JPS5840200B2 - デジタル楽音合成方法 - Google Patents

Description

【発明の詳細な説明】 この発明は、デジタル楽音合成方法に関し、更に詳しく
は、自然さをもった楽音を最／」切ハードウェアで合成
するのに好適なデジタル楽音合成方法に関するものであ
る。

先行技術によると、リードオンリーメモリ（ＲＯＭ）な
どの記憶装置に発生すべき波形を各サンプル点毎の振幅
値又は振幅のインクレメント値の形で記憶しでおいて、
これをサンプル点数Ｎのｆ倍（但し、ｆは発音すべき楽
音の周波数）の周波数で読出すことにより所望のデジタ
ル楽音信号を得るようにした楽音合成方法が提案されて
いる。

このようなデジタル楽音信号ｋｉ、バイナリコードなど
によりデジタル表現されたものであり、適宜押鍵エンベ
ロープを指示するデジタル信号により変調された後Ｄ−
Ａ変換回路を介して対応するアナログ信号に変換され、
増幅され、発音される。

かかる楽音合成方法は、発音したい種々の波形をＲＯＭ
に記憶しておくことにより、所望のデジタル楽音を容易
に得ることができる利点を有する反面、波形記憶のため
のＲＯＭとして大容量のものが必要な上、全体としての
ハードウェア量が多くなる不利益を免れない。

この発明の目的は、デジタル表現の楽音信号を最小のハ
ードウェアで合成しうる新規なデジタル楽音合成方法を
提供することにある。

この発明の他の目的は、デジタル楽音の合成に必要な波
形をＲＯＭに記憶することなく論理演算により形成する
ようにしたデジタル楽音合成方法を提供することにある
。

この発明の更に他の目的は、２乗カーブで近似された正
弦波状波形を音源波形に使用することにより楽音信号を
得るようにしたデジタル楽音合成方法を提供することに
ある。

この発明の特徴の１つは、発音すべき楽音の周波数に応
じて決定された一定の変化率（レート）で増加又は減少
する各位相（又はサンプル点）毎の振幅値を規定する位
相入力に対して２乗演算及び座標変換操作を加えること
により、２乗カーブで近似された正弦波状デジタル楽音
信号を得るようにした点に存する。

押鍵エンベロープをデジタル的に表現するデジタルエン
ベロープ入力を正弦波状デジタル楽音信号に乗算するこ
とにより、鍵操作をシミュレートした形での発音が可能
になる。

この発明の他の特徴によれば、位相入力に対する２乗演
算と、デジタルエンベロープ入力及びデジタル楽音信号
の乗算とが共通のシリアル乗算回路において実行される
。

このことは、波形記憶のためのＲＯＭの使用を排したこ
とと相俟って、ハードウェアの低減に有効であるのみな
らず、システム全体の高速化にも有意義である。

以下、添付図面に示す実施例について、この発明を詳述
する。

第１図は、この発明の一実施例によるデジタル電子楽器
を示す系統ブロック図である。

鍵スィッチ回路１０は、鍵盤の多数の鍵にそれぞれ対応
する多数Ｑ鍵スイッチを含んでいる。

音高・鍵状態検知装置１１は、鍵スイツチ回路１０内の
多数の鍵スィッチを走査して鍵データＫを収集し、この
鍵データＫに基づいて鍵コード信号ＫＣ及び鍵状態信号
ＫＳを発生する。

鍵コードは各ノート（音高）毎に別々に定められ、各ノ
ート（音高）に対応して合鍵に割当てられており、特定
の鍵が押されると、その鍵（すなわちその鍵に対応する
ノート）を指示する鍵コード信号ＫＣが検知装置１１か
ら発生され、これと同時にその鍵のオン状態を指示する
鍵状態信号ＫＳが発生される。

位相合成装置１２は、送られてくる鍵コード信号ＫＣに
基づいて特定の楽音の周波数と対応関係にあるデジタル
位相人力θを発生する。

デジタル位相人力θは、発音すべき楽音の周波数に応じ
て決定された一定の変化率で増大（場合によっては減少
してもよい）する各位相毎の振幅を規定するものであり
、ＲＯＭを使用する型の従来装置におけるアドレス入力
に相当する。

一方、鍵状態信号ＫＳは、鍵の押された時点と、はなさ
れた時点と、それら時点間の持続時間とを指示するもの
であり、エンベロープ合成装置１３に加えられる。

この合成装置１３は、信号ＫＳに基づきデジタル表現の
エンベロープ信号Ｅを合成するもので、デジタルエンベ
ローフ罵号Ｅ＆−Ｊ各サンプル点毎の振幅を、振幅値又
はインクレメント値でデジタル的に表現したものとして
得られる。

楽音合成装置１４は、デジタル位相人力θに２乗演算と
座標変換操作とを加えることによりデジタル楽音信号を
合成するとともに、その楽音信号にエンベロープ信号Ｅ
を乗算して振幅変調されたデジタル楽音信号Ｖを出力す
る。

楽音信号■はＤ−Ａ変換装置１５により対応するアナロ
グ信号に変換され、出力増幅器１６で噌幅され、電気−
音響変換器１７を介して楽音として発音される。

上記構成において、鍵スィッチ回路１０、検知装置１１
．Ｄ−Ａ変換装置１５、出力増幅器１６、電気−音響変
換器１７などは、それ自体先行技術に属する普通のもの
を使用でき且つ当業者に自明なものであるので詳細な説
明は省略する。

そこで、次に、位相合成装置１２、エンベロープ合成装
置１３、楽音合成装置１４の各々についてその基本的構
成及び動作を順次説明する。

まず、第２図及び第３図を参照して位相合成の原理につ
いて説明する。

便宜上、位相人力θのインクレメントが各々４θ１及び
Ａｇ２（−２Ｊθ１）である２つの場合について考える
。

位相θは時間τ毎に一定量Ａθ１又はＡｇ２ずつ増加す
るから、これをバイナリコードでデジタル表現した場合
、そのデジタル位相人力θは、各位相（又はサンフル点
）毎に一定量ずつ増大する振幅を規定するものとして解
釈しうろことが明らかである。

このようなデジタル位相人力θは、例比ばＡｇ３゜Ａｇ
２に対応した振幅インクレメントをＲＯＭに記憶してお
いてこれを順次読出しては演算する動作を反復すること
により容易に得られ、その具体的ハードウェア構成につ
いては後述する。

ところで、デジタル位相人力θは、波形記憶ＲＯＭから
波形データを読出す場合に使用されるアドレス入力に相
当することは先にも言及したが、この実施例において重
要なことは、デジタル位相人力θが単なるアドレス入力
としてではなく、発音すべき楽音の周波数と特定の関係
をもった信号として合成され、後続の楽音合成に供され
るということである。

この点に関し、更に言及すると、一方の位相人力θ１は
その位相インクレメントがＡｇ３であり、ｔ＝１２ｒで
θ＝πに達するのに対し、破線で示される他方の位相人
力θ２を凱その位相インクレメントが２Ａθ１でありｔ
＝６τでθ−πに達する。

従って、かような２つの位相人力θ１５θ２をそれぞれ
アドレス入力又は変数入力として用いて波形記憶ＲＯＭ
から正弦波形を読出す場合を考えると、第３図に示すよ
うに、サンプル点毎に振幅ＡＭのデータを位相人力θ１
で読む場合は波形出力Ｗ１が得られ、且つθ２で読む場
合はＷ２が得られる。

読出波形Ｗ１の周波数ｆＷｌは、Ｗ２の周波数’Ｗ２と
ｆｗ８−ｆｗ□／２となる。

以上のように、位相インクレメントの定めた方如何によ
ってＲＯＭから読出される波形の周波数が変化すること
がわかる。

従って、位相増大の量を発音すべき楽音の周波数に応じ
て決定しておけば発音すべき楽音の周波数に対応した周
波数のデジタル読出波形をもつ楽音信号が得られること
になる。

この発明では、アドレス入力により波形記憶ＲＯＭを読
む代りに、アドレス人力に相当する位相入力に論理演算
を加えて２乗カーブで近似された正弦波を得るようにし
ているが、位相インクレメントを楽音との関係で上記の
ように特定しておくことにより近似正弦波の周波数が楽
音のそれに対応したものとして得られることは前述した
ＲＯＭ読出しの場合と同様である。

なお、第２図に関し前述したように、デジタル位相人力
θは、各位相（又はサンプル点）毎に一定量ずつ増大す
る振幅を規定するものとして解釈しうるのであるから、
この発明の実施にあたっては、後述の座標変換操作を適
宜行うことを条件に、一定量ずつ減少する振幅を規定す
るデジタル位相人力θも場合によっては使用しうる。

さて、次に第４図を参照して、エンベロープ波形合成の
原理を説明する。

鍵状態信号ＫＳは、前述のように、鍵のオン開始時点ｔ
ｏｎ、オン終了（オフ開始）時点ｔｏｆｆ １及びその
間のオン持続時間Ｔｋを指示する。

エンベロープ合成にあたっては、エンベロープ記憶ＲＯ
Ｍに第４図に示すような各サンプル点毎の振幅インクレ
メントＡＥ１゜ＡＥ２を記憶しておいて、オン開始時点
ｔｏｎから一定期間（アタック期間Ｔａ）中はＪＥＩを
反復的に読出し積算して振幅値Ｅ。

に到達し、オン持続期間Ｔｋからアタック期間Ｔａを差
引いたサスティン期間Ｔｓ中は振幅値Ｅ。

を維持し、オフ開始時点ｔｏｆｆ から一定期間（デ
ィケイ期間Ｔｄ ）中はＪＥ２を反復的に読出してＥ。

から減算する。このような処理により第４図に例示する
ようなエンベロープ波形を合成することができる。

ここで、第５図及び第６図を参照して上述の位相合成の
原理及びエンベロープ合成の原理にそれぞれしたがう装
置の概略を説明する。

第５図（東第１図のシステムで使用されうる位相合成装
置１２の一例を示すものである。

アドレス入力として６ビツトの鍵コード信号ＫＣを受信
するＲＯＭ２０は、合鍵（各楽音）に対応した位相イン
クレメントＡθを指示する８ビツト６４ワードのデータ
を記憶しており、鍵コード信号ＫＣの指示に応じて、鍵
に対応した楽音の周波数を特定する位相インクレメント
を出力するものである。

ＲＯＭ２０の８ビツトパラレル出力端には、クロックパ
ルスＹ１６を各々の一方の入力端に受取る８つのＡＮＤ
ゲートを含むゲート回路２１における各ＡＮＤゲートの
他方の入力端がそれぞれ接続されており、ゲート回路２
１を介してＲＯＭから読出された位相インクレメントデ
ータＪθは並直変換用の８ビツトシフトレジスタ２２の
パラレル入力端に入力され、そのシフトレジスタ２２か
らクロックパルスφによりビットシリアルに出力される
ようになっている。

シリアル位相インクレメントデータｊθはついで、アダ
ー２３に入力され、次段の８ビツトシフトレジスタ２４
からのシリアル帰還データθと加算される。

加算データθ＋Ａθは、クロックパルスφで調時される
シフトレジスタ２４を介して位相人力θとして次段の楽
音合成装置１４へ送出される。

第５図の装置は、特定の鍵が押されたとき、その鍵に対
応した鍵コード信号ＫＣの指示により、その鍵の楽音の
周波数に対応した位相インクレメントデータＪθ（６４
ワードのうちのあるワード）をＲＯＭ２０かも出力して
シリアルデータに変換し、当該シリアル位相インクレメ
ントデータＪθをアダー２３−シフトレジスタ２４の巡
回ループでクロックパルスφに同期して反復的に積算し
、先に第２及び第３図に関して言及したような位相人力
θを合成するように動作する。

押される鍵が変われば、鍵コードＫＣも変り、別の楽音
周波数に対応した位相インクレメントデータＡθが同様
なやり方で位相人力θとして合成される。

第６図は、第１図のシステムで利用可能なエンベロープ
合成装置１３の一形式を例示するものである。

各々８ビツトの２〜３ワードのエンベロープインクレメ
ントデータはＲＯＭ３０にストアされ、アドレス入力と
しての例えば３ビツトの鍵状態信号ＫＳの指示に応じて
読出される。

８ビツトのパラレル出力端には先に述べたと同様な８つ
のＡＮＤゲートを含むゲート回路３１が配置され、クロ
ックパルスＹ１６によりパラレルインクレメントデータ
の読出タイミングがコントロールされている。

読出データは、並直変換用の８ビツトシフトレジスタ３
２のパラレル入力端に加えられ、クロックパルスφに同
期してシリアル出力端からシリアルインクレメントデー
タ」Ｅとして読出される。

シリアルインクレメントデータＡＥは、アダー／サブト
ラクタ３３と８ビツトシフトレジスタ３４とで一巡路を
構成した巡回ループで反復的に加算又は減算されて、第
４図に例示したようなデジタルエンベロープ信号Ｅが合
成され、このエンベロープ信号Ｅは次段の楽音合成装置
１４にクロックパルスφに同期して伝送される。

なお、アダー／サブトラクタ３３で加算がなされるのは
アタック期間中Ｔａであり、減算がなされるのはディケ
イ期間中Ｔｄであって、サスティン期間Ｔｓ中はそのい
ずれの処理もなされない。

サスティン期間Ｔｓ中は第４図に示したような振幅Ｅ。

を示すデータが反復的に出力される。

次に、第７ａ乃至第７ｆ図を参照して、２乗演算及び座
標変換による近似正弦波合成のための一連の過程を説明
する。

これらの図において、横軸は０〜２πの位相を第■〜第
■象限の各々について示しており、縦軸は振幅を１に正
規化して示している。

位相入力又は変数入力は、最上位ピット （ＭＳＢ）をサイン（符号）ピットとする２の補数表現
によるバイナリコードからなっている。

このように、使用する位相入力はデジタル量であり、ア
ナログ又は連続量でないのであるが、説明の便宜上、第
７ａ〜第７ｆ図においては位相変化につれて振幅が連続
的に変化するものとして説明する。

この前提において、第７ａ図では、位相入力がＡ。

Ｂなる一定傾斜の直線として示されている。

この右上りの直線は、各位相毎の振幅が一定の変化率で
増加していることを示す。

直線Ａ、Ｂで近似的に表現された位相入力は、第７ｂ図
に示すように、その第■及び第■象限のデータについて
だげ１の補数がとられ座標変換がなされる。

この処理によって直線Ａは直線Ａ１及びＡ２に、直線Ｂ
は直線Ｂ１及びＢ２にそれぞれ示されるように変化する
ことになる。

第１及び第■象限の判定は位相人力バイナリコードの左
から２番目のビット、すなわち第２最上位ビット（ＳＭ
ＳＢ）が「０」であることをチェックすることによりな
される。

次に、ＭＳＢ及び５Ｍ５Ｂを「０」にし、振幅の絶対値
が抽出される。

第７ｃ図は、直線Ａ３゜Ａ４ 、Ｂ３ 、Ｂ４のつなが
りによって振幅の絶対値の変化を示している。

振幅の絶対値はついで、２倍される。

このときの振幅変化は第７ｄ図の直線Ａ５．Ａ６．ＢＳ
。

Ｂ６によって示される。

この過程は、２乗カーフによる正弦波の近似の度合いを
増すために実行されるものである。

第７ｃ図の過程と第７ｄ図の過程はその実行順序がたが
いに逆になってもよく、実際、後述の例では逆にされて
いる。

ここで、２倍された振幅の絶対値を２乗することにより
、第７ｅ図において曲線Ａ７ 、 Ａ８ 。

Ｂ７ 、Ｂ８により示されるような振幅変化を得る。

さらに、第７ｆ図に示すように、第■及び第■象限のデ
ータについては１の補数をとるとともに第■及び第■象
限のデータについてはＭＳＢを「１」にすることにより
第７ｅ図のカーブに座標変換をほどこし、それによって
２乗カーブＡ９゜Ａ１０．Ｂ９．ＢＩＤで近似された１
周期分の正弦波状波形を得る。

上述の２乗演算及び座標変換操作による波形合成原理は
、次に述べる楽音合成において有効に利用されるもので
ある。

さて、第８図、第９図及び第１０図は、楽音合成装置１
４の詳細を示すものである。

この楽音合成装置１４は、入力回路、シリアル乗算回路
、及び出力回路をその主要な構成部分としてそなえてお
り、各々の回路はそれぞれ第８図、第９図、及び第１０
図に示されている。

これらの回路は、いずれも２の補数表現によるデータを
扱うように設計されている。

また、これらの回路で使用されるクロックパルスは第１
２ａ図に示されるようなものであり後で詳述される。

第８図に示される入力回路は、ビットシリアルをデジタ
ル位相人力θと、ビットシリアルなデジタルエンベロー
プ入力Ｅとを受取り、前者に所定の座標変換操作及び絶
対値抽出操作を加えた後、両人力を交互にシリアルに組
合せてシリアルマルチプリカント入力ＭＣＩＮとして次
段のシリアル乗算回路に送出するものである。

位相人力θ及びエンベロープ人力Ｅをそれぞれ一方の入
力端に受取るＡＮＤゲート４０，４２＋東ゲート４０が
その他方の入力端にクロックパルスＹ１〜８を直接受取
り、ゲート４２がその他方の入力端にＹ１〜８をインバ
ータ４１を介して受取っているので、交互に入力θ、Ｅ
を通過させる。

ＡＮＤゲート４０．４２０出力を受取るＯＲゲート４３
は、入力θ、Ｅが交互に組合されたシリアル入力ＩＮを
、クロックパルスφで調時された遅延用８ビツトシフト
レジスタ４４に導く。

シフトレジスタ４４からのシリアル出力ＯＵＴは、ＡＮ
Ｄゲート５６の１つの入力端に加えられるとともに、こ
れと並列的にインバータ５２を介してＡＮＤゲート５５
０１つの入力端に加えられ、さらにこれらと並列的にＡ
ＮＤゲート６４０１つの入力端に加えられる。

クロックパルスＹ１〜８は、それぞれインバータ５１．
５４を介して３人力ＡＮＤケート５５゜５６の他の１つ
の入力端にそれぞれ加えられており、これらＡＮＤゲー
）５５，５６０それぞれ残りの入力端にはゲート５５側
ではインバータ５３を介し、ゲート５６側ではインバー
タを介さずに制御人力θＩＨがそれぞれ印加されている
。

制御人力θ７Ｈは、クロックパルスＹ９のタイミングで
２ビツトタイム遅延シリアル入力ＩＮ（＋２）の第２最
上位ピッ）ＳＭＳＢをサンプルホールドするラッチ回路
４５により発生される。

ラッチ回路４５は、後述するラッチ回路４６゜４８．５
０と同様、サンプリング用電界効果トランジスタＦＥＴ
と、そのソース及び接地点間に接続されたデータストア
用コンデンサＣとをそなえている。

ＡＮＤゲート５５，５６の出力はＯＲゲート５７によっ
てＯＲされ、そのＯＲ出出力性、クロックパルスφで調
時される１ビツトタイム遅延フリツプフロツプ５８に入
力される。

このフリップフロップ５８からの１ビツトタイム遅延出
力Ｘ（＋１ ）を一方の入力端に受取るＯＲゲート６０
の他方の入力端には、クロックパルスＹ９のタイミング
で「１」を導入するＡＮＤゲート５９の出力が加えられ
、ＯＲゲート６０は最下位ビットに「１」が加わった遅
延出力Ｘ（＋１）を３人力ＡＮＤゲート６３０１つの入
力端に供給する。

ＡＮＤゲート６３の他の２つの入力端には、それぞれク
ロックパルスＹ１６ 、Ｙｌ〜８を受取るインバータ６
１，６２がそれぞれ接続されている。

ＡＮＤゲート６３の出力θＭＣＩ Ｎ及びＡＮＤゲート
６４の出力ＥＭＣＩＮは２人力ＯＲゲート６５のそれぞ
れの入力端に導かれ、ＯＲゲート６５は、マルチプリカ
ント入力ＭＣＩ Ｎを次段のシリアル乗算回路のために
発生する。

マルチプリカント入力ＭＣＩＮは、クロックパルスＹ１
〜８がＡＮＤゲート６３にはインバータ６２を介し、Ａ
ＮＤゲート６４にはインバータを介さずにそれぞれ加わ
っているために、位相マルチプリカント入力θＭＣＩＮ
とエンベロープマルチプリカント入力ＥＭＣＩＮとを交
互にシリアルに連続させたものとして得られる。

ここで、シフトレジスタ４４のシリアル出力ＯＵＴから
位相人力θを抽出してそれに座標変換操作をほどこす一
連の回路に言及するに位相人力θはシリアル出力ＯＵＴ
からＹ１〜８の反転タイミングでＡＮＤゲー）５５．５
６で抽出される。

制御人力θＩＨが「１」であれば（すなわち位相人力θ
の５Ｍ５Ｂ＝１の場合であり、これは入力データが第■
及び第■象限に関するものであることを意味する）、Ｏ
Ｒ出出力性は８ビット位相人力θがＡＮＤゲート５６を
介して出力される。

これに対し、制御人力θ７Ｈが「０」であれば（すなわ
ち、位相人力θの５Ｍ５Ｂ−ｒＯＪの場合であり、これ
は入力データが第■及び第■象限に関するものであるこ
とを意味する）、ＯＲ出出力性はインバータ５２により
反転された８ビット位相人力θがＡＮＤゲート５５を介
して出力される。

この反転位相出力Ｔは、換言すれば第■及び第■象限に
関するデータについて１の補数をとったものである。

このようにＯＲ出出力性何の変換も受げない第■及び第
■象限データと、１の補数変換を受けた第■及び第■象
限データとからなるものであり、かかるＯＲ出出力性形
成過程は第７ｂ図の過程に対応する。

ＯＲ出出力性、この後、シフター用フリップフロップ５
８で１ビツトタイム遅延した出力ｘ（＋ｉ ）となる。

この出力Ｘ（＋１）の形成過程は、第７ｄ図について説
明した過程に対応する。

この出力Ｘ（＋１ ）は、入力Ｘを２倍したものと等価
であり、ＯＲゲート６０でＬＳＢに「１」を加えられた
後、ＡＮＤゲート６３においてさらにその５Ｍ５Ｂが、
Ｙ１〜８の反転タイミングでインバータ６１からのクロ
ックパルスＹ１６によってマスクされる。

結局、シフテッド出力Ｘ（＋１）はそのＭＳＢｆＪ′−
Ｙ１〜８で阻止され、その５Ｍ５ＢｆＪＺＹ１６でマス
クされるため、ＡＮＤゲート６３を通った後ではＬＳＢ
に「ｌ」が付加された絶対値データのみとなっている。

このような絶対値データ形成過程は、先に第７０図につ
いて説明されたものに対応する。

結局、位相マルチプリカント入力θＭＣＩＮは、各位相
毎の振幅の絶対値を指示するデータからなっていること
になる。

なお、絶対値データのＬＳＢを「１」にしたのは、得ら
れるカーブの正弦波への近（，１を増すためである。

マルチプリカント入力ＭＣＩＮは、かかる絶対値指示デ
ータからなる位相マルチプリカント入力θＭＣＩＮと、
ＡＮＤゲー１６４で抽出されるエンベロープマルチプリ
カント入力ＥＭＣＩＮとを交互にシリアルに組合せたも
のからなるものとして次段のシリアル乗算回路に加えら
れる。

シリアル乗算回路について説明する前に、第８図に示さ
れる他の制御入力θ８Ｈ（＋１６）の形成に関して若干
述べておく。

制御入力θ８Ｈ（＋１６）は、第１０図の回路において
プロダクト出力Ｐの帰還タイミングを制御するのに使用
されるものであり、１ビツト遅延シリアル入力ＩＮ（＋
１）の最上位ビットＭＳＢをクロックパルスＹ９のタイ
ミングでラッチ回路４６によりラッチして得た出力θ８
Ｈを１６ビツトタイム遅延させたものである。

１６ビツトタイムの遅延は、入出力側にそれぞれバッフ
ァ４７，４９を有しクロックパルスＹ１でコントロール
さｉｎ、；６第２（７）ラッチ回路４８により８ビツト
タイムの遅延出力θ８Ｈ（＋８）を得た後、その出力を
更にクロックパルスＹ９でコントロールされる第３のラ
ッチ回路５０に通すことにより得られる。

第９図を参照してシリアル乗算回路を詳細に説明する。

このシリアル乗算回路は、いずれも２の補数表現による
マルチプリカント入力ＭＣＩＮ及びマルチプライヤ入力
ＭＰＩＮをビットシリアルに受取って所定の乗算処理を
ほどこし、２の補数表現によるプロダクト出力Ｐをビッ
トシリアルに出力するものであり、直並変換用シフトレ
ジスタ７０、ラッチ回路８０、部分積・部分和・部分キ
ャリイ演算回路９０、マルチプライヤ入力回路９０ａ、
加算出力回路９９、及び有効桁ストア回路１００を含ん
で成る。

ＣＵ１〜ＣＵ８は、回路ユニットを示し、ＣＵ２〜ＣＵ
６の部分には、ＣＤＩ又はＣＤ７と同様な回路ユニット
が５個同様に接続されている。

マルチプリカント入力ＭＣＩＮをその最下位ビットから
順次に受取るとともに一方でビットパラレルに出力し他
方でビットシリアルに出力する直並変換・遅延用シフト
レジスタ７０は、複数の相互に縦続接続されたフリップ
フロップ７１，７２・・・・・・・・・７８からなり、
各フリップノロツブ７１〜７８はそのデータ人力りに入
力されるデータに１ビツトタイムの遅延を与えて出力Ｑ
に出力するようにクロックパルスφで調時されている。

１ビツトタイムづつの時間的へだたりをもつ出力ＭＣＩ
Ｎ（＋１ ）、ＭＣＩＮ（＋２）・・−・・・・・・Ｍ
ＣＩＮ（＋８）はビットパラレルなマルチプリカント入
力を形成し、ラッチ回路８０によりサンプル・ホールド
される。

ラッチ回路８０は、ラッチユニット８１，８２・・・・
・・・・・８８により構成されており、各ラッチユニッ
ト８１〜８８は前述したようなサンプリング用電界効果
トランジスタＦＥＴ及びデータストア用コンデンサＣの
組合せからなっている。

サンプル・ホールド出力、すなわちラッチ出力は、各ビ
ット毎にＭＣＩ、ＭＣ２・・−・・・・・・ＭＣ８とし
て示されており、ＭＣＩが最下位ビット（ＬＳＢ）、Ｍ
Ｃ８が最上位ビット（ＭＳＢ）で且つサイン（符号）ビ
ットである。

マルチプライヤ入力ＭＰ Ｉ Ｎはマルチプライヤ入力
回路９０ａに順次下位ビットから加えられ、クロックパ
ルスＹ８＋１６の指示により最上位サインビットＭＰＳ
とそれ以下のビットＭＰ１〜７とに区分されて演算回路
９０に印加されるようになっている。

入力回路９０ａは図示の如く、２つのＡＮＤゲートと１
つのインバータとを含み、各ＡＮＤゲートの一方の入力
端にはマルチプライヤ入力ＭＰＩＮが入力されている。

クロックパルスＹ８＋１６は、一方のＡＮＤゲートの他
方の入力端にはインバータを介して加えられ、他方のＡ
ＮＤゲートの他方の入力端にはインバータを介さずその
まま加えられている。

一方のＡＮＤゲートからはマルチプライヤピッ）ＭＰ１
〜７が出力され、他方のＡＮＤゲートからはマルチプラ
イヤサインピッ）ＭＰＳが出力される。

部分積・部分和・部分キャリイ演算回路９０は、一方で
パラレルマルチプリカント入力（ラッチ出力）ＭＣ１〜
ＭＣ７，ＭＣ８を受取り、他方でマルチプライヤ入力Ｍ
Ｐ１〜７．ＭＰＳを受取って、部分和出力Ｓ１．Ｓ２・
・・・・・・・・Ｓ８、部分キャリイ出力Ｃｙ２・・・
・・・・・・Ｃｙ９を発生するものであり、求めるべき
有効桁数と等しい８つの演算ユニツ）９１，９２・・・
・・・・・・９８を含んでいる。

各々の演算ユニットは、その主要構成要素としてそれぞ
れフルアダー９１ａ、９２ａ・・・・・・・・・９８ａ
を有し、各フルアダーの一方の入力Ａには部分積入力Ａ
Ｉ、Ａ２・・・・・・・・・Ａ８がそれぞれ加えられて
いる。

最上位桁用のフルアダー９８ａの入力Ｂにはクロックパ
ルス￥１＋９のタイミングでマルチプリカントサインピ
ッ）ＭＣ８が部分積として加わり、フルアダー９１ａ〜
９７ａの入力Ｂにはそれぞれ前段のフルアダー９２ａ〜
９８ａからの部分和出力８２〜Ｓ８がそれぞれクロック
パルスＹ１＋９の反転タイミングでＢ１〜Ｂ７として加
わるようになっている。

各フルアダー９１ａ〜９８ａの和出力Ｓにはクロックφ
で調時されて入力り一出力Ｑ間に１ビツトタイムの遅延
を与えるフリップフロップがそれぞれ接続されており、
キャリイ出力ＣＯとキャリイ入力ＣＩとの間にも同様な
遅延フリップフロップによる１ビツトタイム遅延が与え
られている。

部分積入力Ａ１〜ＡＩは、ＭＣＩ、ＭＣ２・・・・・・
・・・ＭＣ７をＭＰ１〜７によりそれぞれＡＮＤ演算し
たものと、ＭＣＬＭＣ２・・・・・・・・・ＭＣ７をＭ
ＰＳによりそれぞれＡＮＤ演算したものとの論理和とし
て与えられ、部分積入力Ａ８はＭＣ８をクロックパルス
Ｙ８＋１６でＡＮＤしたものと、ＭＣ８をＭＰ１〜７で
ＡＮＤしたものと、ＭＣ８との論理和として与えられる
。

加算出力回路９９は、演算回路９０からのデータと、後
述する有効桁ストア回路１００からの読出データと加算
人力ＡＤとを加算してシリアルプロダクト出力Ｐを形成
するためのものであり、その主要構成要素としてフルア
ダー９９ａを含んでいる。

フルアダー９９ａの一方の入力Ａには、ＭＰＳを１ビツ
トタイム遅延フリツプフロツプで遅延させた部分積とし
ての出力ＭＰＳ（＋１）と、有効桁ストア回路１００か
らの部分キャリイ出力との論理和からなる部分キャリイ
入力ＰＣが加えられ、他方の入力Ｂには、有効桁におけ
る最下位桁データＳ１とクロックパルスＹ１＋９とをＡ
ＮＤした部分和出力ＧＳ１と、有効桁ストア回路１００
からの部分和出力との論理和からなる部分和入力ＰＳが
加えられている。

フルアダー９９ａのキャリイ出力ＣＯとキャリイ入力Ｃ
Ｉとの間には、１ビツトタイム遅延フリツプフロツプが
接続されており、このフリップフロップからの遅延デー
タは前述の各演算ユニットにおけると同様にクロックパ
ルスＹ１千９の反転タイミングで抽出されキャリイ入力
ＣＩに加わるようになっている。

キャリイ入力ＣＩにはＯＲゲートが配置されており、上
記Ｙ１千９と遅延データとのＡＮＤ出力と、後述の加算
人力ＡＤとの論理和からなるキャリイデータＣｙを与え
る。

プロダクト出力Ｐは、フルアダー９９ａの和出力Ｓから
得られる。

有効桁ストア回路１００は、演算回路９０が演算した部
分和及び部分キャリイの有効桁に相当するデータをビッ
トパラレルに同時的に読込み、一時的にストアするもの
で、そのデータは、ビットシリアルに読出されて前述の
加算出力回路９９に加えられる。

ストア回路１００は、有効桁数より１つ少ない７つのス
トアユニラ）１０２，１０３・・・・・・・・・１０８
からなり、それぞれのユニット１０２〜１０８にはクロ
ックパルスφで調時される部分キャリイスドア用フリッ
プフロップ１０２ａ。

１０３ａ・・−・・・・・・１０８ａがそれぞれ設けら
れるとともに、同様なりロックφで調時される部分和ス
トア用フリップフロップ１０２ｂ、１０３ｂ・・・・・
・・・・１０８がそれぞれ設けられている。

フリップフロップ１０２ａの入力りには、クロックパル
スＹ１＋９と部分キャリイＣｙ２とをＡＮＤしたものＧ
Ｃ２と、前段のストアユニット１０３における対応する
フリップフロップ（図示せず）の出力との論理和か加え
られるとともに、フリップフロップ１０２ｂの入力りに
は、部分和出力Ｓ２とクロックパルスＹ１＋９とをＡＮ
ＤしたものＧＳ２と、前段のストアユニット１０３にお
ける対応するフリップフロップの出力との論理和か加え
られ、このような構成はストアユニット１０３〜１０８
まで同様である。

但し、最上位桁用のストアユニット１０８においては前
段のストアユニットとなるものがないので、それぞれＧ
Ｃ８及びＧＳ８が加えられている以外の各ＯＲゲートの
入力端には「Ｏ」入力が加えられている点が特別な構成
になっている。

ストア回路１００は、演算回路９０のユニット９１〜９
８に所望の有効桁のデータがそろった時点で、その有効
桁における最下位桁のデータ（部分和）Ｓｌが加算出力
回路９９に転送されるのに同期して、対応する演算ユニ
ットからストアユニット１０２〜１０８へ部分和・部分
キャリイデータをビットパラレルに同時的に送出し、そ
のデータを最下位ビットから先にビットシリアルに読出
し、加算出力回路９９へ転送する。

尚、演算回路９０はデータをストアユニット１００に送
出する際、その内部のデータは全てクリアされる。

楽音合成装置のもう一つの構成部分である出力回路は第
１０図に示されている。

第１０図の回路において、一方の入力端にクロックパル
スＹ１〜８を受取るＡＮＤゲート１２２の他方の入力側
にはプロダクト出力Ｐが入力され、このゲート１２２か
ら合成楽音信号■が取出されるようになっている。

フルアダー９９ａのキャリイ入力ＣＩへＯＲゲートを介
して導かれる加算人力ＡＤは、第８図に関して述べた制
御入力θ８Ｈ（＋１６）と、クロックパルス￥９とを受
取る２人力ＡＮＤゲート１２１によって発生される。

この加算入力の目的は、プロダクト出力を形成する際に
、第■及び第■象限のデータのＬＳＨに「１」を付加す
ることであり、それによって２乗カーブによる正弦波の
近似の度合いを増すことにある。

第９図に示されたシフトレジスタ７０からのシリアルマ
ルチプリカント出力ＭＣＯＵＴ（ＭＣＩＮ（＋８））は
、一方の入力端にクロックパルスＹ１〜８を受取るＡＮ
Ｄゲート１１０の他方の入力端に加えられる。

ＡＮＤゲート１１０の出力ＣＭＰは、クロックパルスＹ
１〜８がインバータ１１１を介して一方の入力端に加え
られているＡＮＤゲート１１２の出力ＲＭＰとともにＯ
Ｒゲート１１３に加えられている。

ＯＲゲート１１３は、クロックパルスＹ１〜８の反転・
非反転交互のタイミングで発生される出力ＣＭＰ及びＲ
ＭＰをシリアルに組合せた形のマルチプライヤ入力ＭＰ
ＩＮを前述のマルチプライヤ入力回路９０ａへ供給する
。

従って、前述のシリアル乗算回路においてはマルチプリ
カントとマルチプライヤとが同じ乗算、つまり２乗演算
（これは、第７ｅ図の処理に対応する）がなされる。

先にも述べたように、この発明では２乗演算と座標変換
操作とを利用して楽音周波数と関連をもった近似正弦波
を合成することが１つの特徴である。

そして、もう１つの特徴は、得られた近似正弦波にエン
ベロープ入力を乗算することであり、特にその乗算を２
乗演算に使用したハードウェア（シリアル乗算回路）を
用いて行うことである。

この後者の乗算処理を実行するために、第１０図の回路
ではフロダクト出力Ｐ、詳しくは２乗出力をマルチプラ
イヤ入力としてシリアル乗算回路の入力側へ帰還するよ
うになっている。

その帰還にあたっては、帰還路に座標変換手段（これは
、第７ｆ図の処理に対応する処理を実行するためのもの
である。

）を設け、２乗カーブで近似された正弦波データが形成
されるようになっている。

具体的にいうと、プロダクト出力Ｐは、一方でインバー
タ１１６を介して３人力ＡＮＤゲート１１７０１つの入
力端に加えられ、他方でインバータを介さずに２人力Ａ
ＮＤゲート１１８の一方の入力端に加えられている。

匍１１１１人力θ８Ｈ（＋１６）は、前述したよ−うに
位相人力θのＭＳＢを１６ビツトタイム遅延させたもの
であり、第■及び第■象限データに関して「１」であり
、第■及び第■象限データについては「Ｏ、ｊＴ−ある
。

θ８Ｈ（＋１６）はインバータ１１５を介してＡＮＤゲ
ート１１７に与えられるとともに、インバータを介さず
にＡＮＤゲート１１９に与えられている。

クロックパルスＹ１６もインバータ１１４を介してＡＮ
Ｄゲート１１７に加えられ且つインバータを介さずにＡ
ＮＤゲート１１９に加えられている。

ＡＮＤゲート１１７，１１８，１１９の出力θＮ、θＰ
。

θＳＧは３人力ＯＲゲート１２０の各入力端にそれぞれ
入力されている。

ＯＲゲート１２０の出力は前述のＡＮＤゲート１１２に
おいてクロックパルスＹ１〜８の反転タイミングで近似
正弦波帰還出力ＲＭＰとして抽出されるようになってい
る。

出力ＲＭＰは、０８Ｈ（＋１６ ）−ｒｏ １のときは
クロックＹ１６の反転タイミングにおいてθＮ−Ｐとな
り、θ８Ｈ（−Ｈ６）−ｒ Ｉ ＪのときはθＰ＝Ｐと
なり、且つＹ１６の反転タイミングでθＰのＭＳＢにθ
５Ｇ−ｒＩＪを付加したものである。

結局、ＯＲゲート１１３の出力、すなわちマルチプライ
ヤ入力は、Ｙ１〜８のタイミングに応じてＣＭＰ＝ＭＣ
ＯＵＴと、ＰＭＰ−θＮ又はθＰ＋θＳＧとを交互にシ
リアルに組合せたものとなる。

楽音合成装置の動作例を全体として説明する前に、第１
１ａ及び第１１ｂ図を参照して近似正弦波合成動作につ
いて説明する。

前述した楽音合成装置は２の補数表現による８ビツトデ
ータな扱うよう設計されていたのである、これから述べ
る例では簡単のための２の補数表現によるビットデータ
の論理操作によって近似正弦波を合成する場合をとりあ
げる。

データのビット数が増すと量子化ノイズが減少し、近似
の度合いも増すが、近似正弦波合成の原理そのものには
特に変わるところがない。

第１１ａ図において、Ｉ、ＩＩ、ＩＩＩ、ＩＶは第７ａ
〜第７ｆ図について説明した象限の番号を示し、ＳＰは
ザンプル点番号を示す。

この例では６４個のサンプル点に関しそれぞれの振幅Ａ
Ｍを合成すべく意図されている。

デジタル位相人力θＩＮは、２の補数表現による６ビツ
トバイナリコードからなるもので前述の位相人力θに対
応するものである。

位相人力θＩＮの上位２ビツトは第１象限では「００」
、第■象限では「０１」、第■象限では「１０」、第１
Ｖ象限では「１１」である。

第１１ａ図に示すような位相人力θＩＮは、アナログ的
には第７ａ図に示したように表現されるものであり、第
８図に示したような入力回路において、第■及び第■象
限のデータ（下位４ビツト）について１の補数がとられ
る。

この過程は第７ｂ図について説明したものに対応する。

これらのデータは全ての象限において２倍され（この処
理は第７ｄ図のものに対応し、処理後のデータは第８図
のｘ（＋ｉ ）に相当する）、しかる後ＬＳＢに「１」
を付加される。

これまでの処理を受けた結果として得られるのが、中間
信号ＭＳ１である。

この後、中間信号ＭＳＩからＭＳＢを除くために第７ｃ
図に示したような絶対値抽出操作がほどこされる。

５ビツトの絶対値データ（第８図のＸ’（＋１）相当の
もの）はついで、第９図に示したものと類似のシリアル
乗算回路にマルチプリカント入力ＭＣＩＮとして加えら
れるとともにマルチプライヤ入力ＭＰＩＮとしても加え
られることによって２乗される。

この過程は第７ｅ図に関して説明した過程に対応する。

２乗の結果として得られる中間信号は第１１ａ図のＭＳ
２に示されるようなものとなるが、この中間信号ＭＳ２
から上位有効桁の６ビツトテータＥＤのみを抽出する。

このような有効桁データの取出しは、第９図に示したよ
うなシリアル乗算回路を６ビツトデータ用に構成してお
くことによって自動的になされる。

このような有効桁データの出力過程において、第９図及
び第１０図で加算人力ＡＤに関して言及したように第■
及び第■象限の有効桁データのＬＳＢに「１」を加える
。

第■及び第■象限に関しＬＳＨに「１」が付加された２
乗有効桁データはプロダクト出力として第１０図の回路
に導かれ、第■及び第■象限のデータについては１の補
数がとられ、第■及び第■象限のデータについてはその
ＭＳＢに「１」が付加される。

この過程は第７ｆ図で説明したものに対応する。

この結果、第１１ａ図に示すような波形出力ＷＯＵＴを
得ることができる。

この波形出力は第１０図の回路でいうと、ＯＲゲート１
２０の出力に相当する。

波形出力ＷＯＵＴを１０進数で表現したのが振幅ＡＭで
あり、第１１ｂ図には、サンプル点ＳＰとの関係におい
て振幅ＡＭの変化が示されている。

第１１ｂ図は位相でπ／２まで（第１象限分）の波形を
構成する各サンプル点毎の振幅をすべて示しているが、
第■〜第■象限については部分的に省略されている。

第１１ｂ図によれば、波形出力ＷＯＵＴが２乗カーブで
近似された正弦波を指示するデジタル出力であることは
容易に理解される。

ここで、第１２ａ乃至第１２ｈ図を参照して第８乃至第
１０図に関し前述した楽音合成装置の全体としての動作
例を説明する。

第１２ａ図は、使用されるいくつかのクロックパルスを
例示しており、クロックパルスφは１μｓの周期の矩形
波パルス列からなっている。

この１周期は１ビツトタイムの期間に相当する。

クロックパルスＹ１は１６μｓの周期をもつ１ビツトタ
イム幅の矩形波パルス列からなっている。

Ｙ１〜８は、１６μｓの周期をもつ８μＳ（８ビツトタ
イム）幅の矩形波パルス列からなり、Ｙ９はＹｌを９ビ
ツトタイム遅延させたパルス列である。

Ｙ１千９及びＹ８＋１６はいずれも、８μｓの周期をも
つ１ビツトタイム幅の矩形波パルス列からなるが、前者
より後者の方が１ビツトタイムだけ位相が進んだもので
ある。

Ｙｌ６は、Ｙｌと同様なパルス列からなるが、それより
も１ビツトタイムだけ位相が進んでいる。

Ｙは、上述のような各クロックパルス間のタイミング関
係をわかりやすくするために１６ビツトタイム毎にクロ
ックタイミングを期間ＴＩ、Ｔ２．Ｔ３・・・・・・・
・・に区切って図式的に表現したものである。

各期間は８ビツトタイムの前半と８ビツトタイムの後半
からなっている。

このようなタイムベースＹとの関連において各クロック
をみると、クロックＹ１は第１ビツトタイム目を指示し
、Ｙ１〜８は第１〜第８ビツトタイム目を指示し、Ｙ９
は第９ビツトタイム目を指示し、Ｙ１千９は第１及び第
９ビツトタイム目を指示し、Ｙ８＋１６は第８及び第１
６ビツトタイム目を指示し、Ｙ１６は第１６ビツトタイ
ム目を指示しているのがわかる。

タイムベースＹは、第１２ａ〜第１２ｈ図に適宜引用さ
れる。

第１２ｂ図に示すように、デジタル位相人力θ及びデジ
タルエンベロープ人力Ｅはいずれも２の補数表現による
８ビツトのデータθ１〜θ８゜Ｅ１〜Ｅ７．ＥＳ（サイ
ンビット）からそれぞれ成っており、第１期間Ｔ１の前
半からシリアルに第８図の入力回路に入力される。

シリアル入力ＩＮは図示の如く、第１期間Ｔ１の前半で
は位相データθ１〜θ８を含み、後半ではエンベロープ
データＥ１〜Ｅ７．ＥＳを含むようになっており、この
操作は、クロックＹ１〜８のゲー）４０，４２に対する
コントロールによりなされている。

シフトレジスタ４４による遅延出力ＩＮ（＋１）。

ＩＮ（＋２ ）、０ＴＪＴ （＝ＩＮ（＋８ ））は図
示の如きタイミング関係になる。

第１２ｂ図にはまた、クロックＹ９に応じて出力ＩＮ（
＋１）のＭＳＢをサンプル・ホールドした出力θ８Ｈ１
及びそれをそれぞれ８ビツトタイム、１６ビツトタイム
遅延させた出力θ８Ｈ（＋８）。

θ８Ｈ（＋１６ ）も示されている。

第１２ｃ図には、出力ＩＮ（＋２）の５Ｍ５Ｂをラッチ
回路４５によりラッチした出力θγＨが示されている。

ＯＲゲート５７の出力Ｘは、θ７Ｈが「１」か「０」か
に応じて（すなわち第■及び第■象限データか、第■及
び第■象限データかに応じて）、第１期間Ｔ１の後半に
θかθとして得られる。

出力Ｘの各ビットはＸ１〜Ｘ８で示されている。

出力Ｘをフリップフロップ５８により１ビツトタイム遅
延させた出力ｘ（＋ｉ ）はそのＬＳＨに「１」を付加
されてＸ’（＋１）となり、ＡＮＤゲート６３を介して
５Ｍ５Ｂ（−Ｃ８）がマスクされて位相マルチプリカン
ト入力θＭＣＩ Ｎとなる。

エンベロープマルチプリカント入力ＥＭＣＩＮはＡＮＤ
ゲート６３，６４、ＯＲゲート６５を含む回路において
、θＭＣＩＮと交互にシリアルに結合され、マルチプリ
カント入力ＭＣＩＮとなるのがわかる。

第１２ｃ図によると、座標変換を受けた位相データθＭ
ＣＩＮが最初にＭＣＩＮとしてシリアル乗算回路（第９
図）に入るのは第１期間Ｔ１の後半であり、以後エンベ
ロープデータＥ１〜Ｅ８と交互に連続的にマルチプリカ
ント入力ＭＣＩ Ｎが入力されるのがわかる。

第１２ｄ図をみると、シフトレジスタ７０において、遅
延されたマルチプリカント入力 ＭＣＩＮ（＋１）、ＭＣＩＮ（＋２）・・・・・・・・
・ＭＣＩＮ（＋８ ）＝ＭＣＯＵＴが示されるとともに
、パラレルマルチプリカントビット（ラッチ出力）ＭＣ
１〜ＭＣ７、ＭＣＳが示されている。

ＣＭＰは、シリアルマルチプリカント出力ＭＣ０ＵＴを
第１０図の回路においてＹ１〜８でＡＮＩ）した出力で
ある。

マルチプライヤ入力ＭＰＩＮは、第２期間Ｔ２の前半に
は出力ＣＭＰのデータＣ１〜Ｃ８を含み、その後半には
出力ＲＭＰのデータＲ１〜Ｒ８を含むように、第１０図
のＡＮＤゲート１１０，１１２、ＯＲゲート１１３によ
りシリアルに組合されたものである。

第９図のマルチプライヤ入力回路９０ａにて区分された
マルチプライヤピッ）ＭＰ１〜７と、マルチプライヤサ
インビットＭＰＳとは第１２ｅ図に示されている。

ＰＰは部分積入力を示し、第９図の回路のフルアダー９
１ａ〜９８ａの入力Ａ１〜Ａ ８ 、Ｂ ８に加えられ
るデータである。

なお、データＡ１〜Ａ７．Ａ８の内容を表現するために
使用されている「・」印及び「＋」印はそれぞれＡＮＤ
及びＯＲを示す。

各演算ユニット９１〜９８から出力される部分和出力８
１〜Ｓ８と、有効桁データとしてストア回路１００にス
トアされるべく並列送出されたデータＧＳ１〜ＧＳ８と
が第１２ｆ図に示されている。

ここで、部分和データＳ１におけるＰＳ１〜ＰＳ８＆礼
タイミングＹ１〜Ｙ８又はＹ９〜Ｙ１６のときにフルア
ダー９１ａから和出力Ｓとして順次に送出される８ピツ
）Ｐ３１〜ＰＳ８を和出力Ｓ遅延用のフリップフロップ
を介して取出すことにより得られるものである。

また、タイミングＹ１又はＹ９において演算ユニット９
２・・・・・・・・−９７，９８の各フルアダーから和
出力Ｓとして送出される１ビツトをそれぞれＰＳ２・・
・・・・・・・ＰＳ７．ＰＳ８とすると、上記したと同
様にして部分和データ５２（ＰＳ２〜ＰＳ）・・・・・
・・・・５７（ＰＳ７〜ＰＳ１４）、５８（ＰＳ８〜Ｐ
Ｓ１５）か得られる。

この場合、有効桁データとなるのはＰＳ８〜ＰＳ１５の
データであることがわかる。

有効桁データのＬＳＢであるｐＳ８が加算出力回路９９
へ転送されるのに同期して上位桁データＰＳ９〜ＰＳ
１５のストア回路１００への並列送出がなされ同時に各
演算ユニットの内部がクリアされる。

このため、各演算ユニット９１〜９８は直ちに次の組の
マルチプリカント−マルチプライヤ入力についての演算
を実行できる。

従って、ハードウェアの効果的使用が可能になり、演算
速度も向上される。

なお、第１２ｅ図及び第１２ｆ図を見ると、第２期間Ｔ
２の前半には波形形成のためのデータＣ１〜Ｃ８の２乗
演算ＣＸＣに関して部分和データが形成され、その後半
には２乗演算ＣＸＣの積Ｒ（Ｒ１−Ｒ８）とエンベロー
プデータＥ（Ｅｉ 〜ＥＳ）との乗算ＥＸＲに関して部
分和データが形成されることがわかる。

第１２ｇ図は、フルアダー９９ａに入力されるビットシ
リアルな部分和データＰＳと、各演算ユニット９１〜９
８における部分キャリイデータＣｙ２〜Ｃｙ９と、部分
積としてのマルチプライヤサインビット ＭＰＳ（＋１）と、パラレルにストアされるキャリイデ
ータＧＣ２〜ＧＣ８と、フルアダー９９ａにシリアルに
転送される部分キャリイデータＰＣとがタイムベースＹ
との関連において示されている。

ここで、部分キャリイデータＣｙ２におけるＰＣ２〜Ｐ
Ｃ９は、タイミング￥１〜Ｙ８又はＹ９〜Ｙ１６のとき
にフルアダー９１ａからキャリイ出力ＣＯとして順次に
送出される８ビツトＰＣ２〜ＰＣ９をキャリイ出力ＣＯ
遅延用のフリラフフロップを介して取出すことにより得
られるものである。

また、タイミングＹ１又はＹ９において演算ユニット９
２・・・・・・・・・９７，９８の各フルアダーからキ
ャリイ出力ＣＯとして送出される１ビツトをそれぞれＰ
Ｃ３・・・・・・・・・ＰＣ８，ＰＣ９とすると、上記
したと同様にして部分キャリイデータＣｙ３（ＰＣ３〜
ｐｃｉｏ）・・・・・・・・・Ｃｙ８（ＰＣ８〜ＰＣ１
５）、Ｃｙ ９（ＰＣ９〜ｐＣ１６）が得られる。

部分和データＰＳと部分キャリイデータＰＣとキャリイ
データＣｙとを加算出力回路９９のフルアダー９９ａに
加えることにより得られるプロダクト出力Ｐは、キャリ
イデータＣｙとともに第１２ｈ図に示されている。

すなわち、プロダクト出力Ｐにおける順次のビットＰＳ
−Ｐ１５は、部分和データＰＳ８〜ｐＳ１５と部分キャ
リイデータＰＰ８，ＰＣ９〜ＰＣ１ ５とを対応するビ
ット毎に順次加算して得られるもので、ｐ１５はサイン
ビットである。

また、キャリイデータｃｙの順次のビットθ８，ｃｙ９
〜ｃｙ １ ５は加算人力ＡＤを受取るＯＲゲートから
フルアダー９９ａにキャリイ入力ＣＩとして供給される
もので、キャリイデータＣｙのＬＳＢにはＹ９のタイミ
ングでθ８（第■及び第■象限のみ「１」）が付加され
ているのがわかる。

第２期間Ｔ２の後半には、第１０図の回路においてプロ
ダクト出力Ｐのマルチプライヤ入力ＭＣＩＮへの帰還が
なされ、帰還出力ＲＭＰは、各ピッ）Ｒ１〜ＲＳ＝θＮ
、又はθＰ＋θＳＧとなるようにコントロールされてい
る。

第１２ｈ図に示されるように、第３期間Ｔ３の前半には
、クロックＹ１〜８及びプロダクト出力Ｐを受取るＡＮ
Ｄゲート１２２から、合成楽音信号Ｖが出力される。

楽音信号■は、２乗演算ＣｙＣのｆＪｊＲにエンベロー
プ入力Ｅを乗じた８ビツトのデータｖ１〜■８からなる
ものである。

楽音信号Ｖは第１図に示したようにＤ−Ａ変換装置１５
によりアナログ変換され、増幅器１６により増幅され、
スピーカなどの音響変換器１７により音響出力に変換さ
れる。

なお、上述したようなデジタル楽音合成系列を複数組設
けるとともに、各系列から得られる異なるデジタル楽音
信号を混合することにより所望の音色の楽音を発生させ
るようにすることは当業者に明らかである。

以上、この発明を好ましい実施例について詳述してきた
が、この発明によれば、次のような優れた作用効果が得
られる。

（１）波形合成は、波形記憶用ＲＯＭを用いず論理演算
により実行されるので、ハードウェアが少なくてすむ。

（２）２乗演算と、２乗結果及びエンベロープデータの
乗算とを共通のシリアル乗算回路で実行するようにした
ので、上ｉＱｉ）の点と相俟ってハードウェアの効率的
使用が可能になり、使用ハードウェア量の低減に有効で
ある。

（３）２乗カーブで近似された波形は、 のような関数形式で表現され、実質的に正弦波に近いこ
とがわかる。

（４）これらの近似正弦波を複数個それぞれ適宜の振幅
で発生させ組合せることにより任意音色の楽音を発生さ
せることが容易にできる。

【図面の簡単な説明】 第１図は、この発明を実施するためのデジタル電子楽器
を示すブロック図、第２図は、位相合成の原理を説明す
るためのグラフ、第３図は、波形発生の原理を説明する
ためのグラフ、第４図は、エンベロープ合成の原理を説
明するためのグラフ、第５図は、第２図に示される位相
合成の原理にしたがう位相合成装置を示すブロック図、
第６図は、第４図に示されるエンベロープ合成の原理に
したがうエンベロープ合成装置を示すブロック図、第７
ａ〜第１ｆ図は、２乗演算を使用して近似正弦波を合成
する方法の一例を示すグラフ、第８図は、この発明の一
実施例によるデジタル楽音合成装置における入力回路を
示すロジックダイアグラム、第９図は、上記楽音合成装
置におけるシリアル乗算回路を示すロジックダイアグラ
ム、第１０図は、上記楽音合成装置における出力回路を
示すロジックダイアグラム、第１１ａ及び第１１ｂ図は
、この発明の原理にしたがう波形合成の一例を示すそれ
ぞれバイナリ信号表及びデジタル波形図、第１２ａ乃至
第１２ｈ図は、第８乃至第１０図の回路の動作を説明す
るためのタイムチャートである。 符号の説明、１４・・・・・・デジタル楽音合成装置、
４４・・・・・・遅延用シフトレジスタ、７０・−・・
・・直往変換・遅延用シフトレジスタ、８０・・−・・
・ラッチ回路、９０・・・・・・演算回路、１００・・
・・・・有効桁ストア回路、θ・・・・・・位相入力、
Ｅ・・・・・・エンベロープ入力、ＭＣＩＮ・・・・・
・マルチプリカント入力、ＭＰＩＮ・−・・・・マルチ
プライヤ入力、Ｐ・・・・・・プロダクト出力、■・・
・・・−楽音信号。

Claims (1)

1. 【特許請求の範囲】 １ （匈 発音すべき楽音の周波数に応じて決定された
   ほぼ一定の変化率で変化する各位相毎の振幅を示すよう
   にデジタル位相入力を順次に発生する過程と、 （ｂ） 前記各位相入力毎に振幅の符号を調べること
   により各位相の属する象限を検知する過程と、（ｅ）
   前記各位相入力毎に振幅の絶対値を抽出する過程と、 （ｄ） 抽出された絶対値を２乗する過程と、（ｅ）
   検知された第１及び第２象限又は第３及び第４象限
   について２乗値を座標変換して２乗カーブで近似された
   正弦波状のデジタル楽音信号を得る過程と を含むデジタル楽音合成方法。