CN1975754A - 一种四象限乘法电路 - Google Patents
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Abstract
本发明公开了一种四象限乘法电路。本发明将抽取滤波后的两路数字信号在同步信号的调制下，并/串转换为一路输入信号之后，仅通过一个由移位单元、第一缓存单元、第二缓存单元、第三缓存单元、第四缓存单元、加法器构成的高通滤波器，对合并后的输入信号进行滤波处理，衰减信号中的直流偏置，然后通过串行乘法器计算输入信号中包括的两路信号的四象限乘积，相对于现有技术中采用两个高通滤波器和多位元乘法器的四象限乘法电路节省了电路成本。而且，本发明中高通滤波器的寄存器只保存输入和输出结果，在满足允许将该滤波器旁路的同时，还因为寄存器中没有存储多余的中间结果，而使得实现本发明的高通滤波器能够达到面积最优。
Description
技术领域
本发明涉及数字电路技术，特别涉及一种四象限乘法电路。
背景技术
四象限乘法是指：将两个时变信号相乘，产生一个实时的四象限乘积。图1为现有技术中实现四象限乘法的电路结构示意图。如图1所示，四象限乘法电路通常包括：两个高通滤波器(HPF1和HPF2)和一个多位元乘法器。
信号1和信号2分别经两个调制器(M1和M2)和两个一级低通滤波器(LPF11和LPF12)后，转换为两路多位元的数字信号，并输入到四象限乘法电路。M1和M2、LPF11和LPF12主要起到抽取滤波的作用。
四象限乘法电路中的HPF1和HPF2分别接收LPF11和LPF12输出的多位元信号1和信号2，对接收到的两路信号进行高通滤波，消除信号中的部分直流偏量，并将处理后的信号1和信号2输出给多位元乘法器；多位元乘法器对接收到的两路多位元信号进行乘法运算，并输出得到的四象限乘积。多位元乘法器输出的四象限乘积还可以经一个二级低通滤波器(LPF2)进行低通滤波处理，实现高频量化噪声的衰减，然后再输出。
其中，M1和M2、LPF11和LPF12、HPF1和HPF2、多位元乘法器以及LPF2，均在同步信号的控制下对接收到的信号进行相应处理。
四象限乘法电路可以用于电能计量、电流有效值计算等多个技术领域。
例如，四象限乘法电路用于电能计量时，信号1和信号2分别为电流信号和电压信号，多位元乘法器得到的四象限乘积则可以根据外部或者电路中旁路开关输出的旁路控制信号，直接或通过LPF2间接输出给用于电能计量的能量累加单元，即实现了由M1和M2、LPF11和LPF12、四象限乘法电路以及能量累加单元构成的电能计量电路。
再例如，四象限乘法电路用于电流有效值的计算时，信号1和信号2则均为电流信号，多位元乘法器得到的四象限乘积则可以根据外部或者电路中旁路开关输出的旁路控制信号，直接或者通过LPF2间接输出给用于计算平方根的运算单元，即实现了由M1和M2、LPF11和LPF12、四象限乘法电路以及平方根运算单元构成的电流有效值计算电路。
然而，要实现上述四象限乘法电路，就需要两套滤波器，电路成本较高。
发明内容
有鉴于此，本发明的一个主要目的在于，提供一种四象限乘法电路，能够降低电路成本。
根据上述的一个主要目的，本发明提供了一种四象限乘法电路，包括：移位单元、第一缓存单元、第二缓存单元、第三缓存单元、第四缓存单元、加法器和串行乘法器；
将经抽取滤波处理后输入的两路信号转换为交替输出的一路信号，
所述移位单元，用于接收当前输入信号，并将接收到的信号在同一个同步信号的周期内左移K位输出给所述加法器；
所述第一缓存单元，用于接收并存储当前输入信号，并将上一个同步信号的周期内接收并存储的所述输入信号输出给所述第二缓存单元；
所述第二缓存单元，用于接收并存储所述第一缓存单元输出的信号，并将上一个同步信号的周期内接收并存储的信号左移K位后，输出给所述加法器；
所述第三缓存单元，用于接收并存储所述加法器输出的信号，将上一个同步信号的周期内接收并存储的信号右移K位后输出给所述串行乘法器，将上一个同步信号的周期内接收并存储的信号输出给所述第四缓存单元；
所述第四缓存单元，用于接收并存储所述第三缓存单元输出的信号，将上一个同步信号的周期内接收并存储的信号右移K位后输出给所述串行乘法器，将上一个同步信号的周期内接收并存储的信号与预先存储的滤波系数相乘后输出给所述加法器；
所述加法器，用于计算所述移位单元输出的信号与所述第四缓存单元输出的信号的和，以及所述和与所述第二缓存单元输出的信号的差，并在同一个同步信号的周期内将计算得到的信号输出给所述第三缓存单元；
所述串行乘法器，用于计算所述第三缓存单元输出的信号与所述第四缓存单元输出的信号的四象限乘积并输出。
所述转换为：在同步信号的调制下，将所述两路信号并/串转换为交替输出的一路信号。
所述第一缓存单元为第一寄存器，所述第二缓存单元包括：第二寄存器和左移单元；
所述第二寄存器，用于接收并存储所述第一缓存单元输出的信号，并将上一个同步信号的周期内接收并存储的信号输出给所述左移单元；
所述左移单元，用于接收所述第二寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内左移K位输出给所述加法器。
所述第三缓存单元包括：第三寄存器和第一右移单元；
所述第三寄存器，用于接收并存储所述加法器输出的信号，将上一个同步信号的周期内接收并存储的信号输出给所述第一右移单元和所述第四缓存单元；
所述第一右移单元，用于接收所述第二寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内右移K位输出给所述串行乘法器。
所述第四缓存单元包括：第四寄存器、第二右移单元和滤波系数乘法器；
所述第四寄存器，用于接收并存储所述第三缓存单元输出的信号，将上一个同步信号的周期内接收并存储的信号输出给所述第二右移单元和所述滤波系数乘法器；
所述第二右移单元，用于接收所述第四寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内右移K位输出给所述串行乘法器；
所述滤波系数乘法器，用于接收所述第四寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内与预先存储的滤波系数相乘后输出给所述加法器。
所述滤波系数乘法器预先存储的滤波系数为：2的K次方与1相减得到的差，与2的K次方的商。
所述串行乘法器包括：异或模块、第一绝对值模块、第二绝对值模块、左移寄存模块、右移寄存模块、第一选择模块、累加模块和计数模块；
所述异或模块，用于接收所述第三缓存单元输出的信号的符号位和所述第四缓存单元输出的信号的符号位；对接收到的两个符号位进行异或运算，并将异或运算结果作为乘积符号位输出；
所述计数模块，用于对接收到的频率为同步信号K倍的时钟信号累加计数，当累加计数结果等于K时，进行内部清零，并向左移寄存模块、右移寄存模块和累加模块输出溢出信号；
所述第一绝对值模块，用于接收所述第三缓存单元输出的信号的数据位，求该数据位的绝对值，并输出给右移寄存模块；
所述右移寄存模块，用于接收并存储第一绝对值模块输出的数据位绝对值；在频率为同步信号K倍的时钟信号控制下，对存储的数据位绝对值进行右移操作，并将最低比特位输出给第一选择模块；根据计数模块输出的溢出信号，进行内部清零；
所述第二绝对值模块，用于接收所述第四缓存单元输出的信号的数据位，求该数据位的绝对值，并输出给左移寄存模块；
所述左移寄存模块，用于接收并存储第二绝对值模块输出的数据位绝对值；在频率为同步信号K倍的时钟信号控制下，对存储的数据位绝对值进行左移操作，并将左移操作后的数据位绝对值输出给第一选择模块；根据计数模块输出的溢出信号，进行内部清零；
所述第一选择模块，用于如果右移模块输出的最低比特位为1，则将左移模块输出的数据位绝对值输出给累加模块；如果右移模块输出的最低比特位为0，则向累加模块输出0；
所述累加模块，用于对第一选择模块输出的信号进行累加运算，并输出累加运算结果；根据计数模块输出的溢出信号进行内部清零。
所述串行乘法器进一步包括：数据转换模块和第二选择模块；
所述数据转换模块，用于对累加模块输出的数据取反加1，将处理后的数据输出给第二选择模块；
所述第二选择模块，如果异或模块输出的乘积符号位为0，则将累加模块输出的数据作为乘积数据位输出；如果异或模块输出的乘积符号位为1，则将数据转换模块输出的数据作为乘积数据位输出。
所述串行乘法器进一步包括全零判断模块和第三选择模块；
所述全零判断模块，用于对累加模块输出的数据进行按位求或运算，当运算结果为0时，通知第三选择模块，当前的数据位全为0；
所述第三选择模块，用于在当前数据位全为0时，将0作为乘积符号位输出，否则，输出来自异或模块的乘积符号位。
该电路进一步包括：第一选择器和第二选择器；
所述第一选择器，用于在来自外部的旁路控制信号为1/0时，将所述第三缓存单元输出的信号输出给所述串行乘法器；在在来自外部的旁路控制信号为0/1时，将所述第一缓存单元的输出的信号输出给所述串行乘法器；
所述第二选择器，用于在来自外部的旁路控制信号为1/0时，将所述第四缓存单元输出的信号输出给所述串行乘法器；在来自外部的旁路控制信号为0/1时，将所述第二缓存单元的输出的信号输出给所述串行乘法器。
由此可见，将抽取滤波后的两路数字信号并/串转换为一路输入信号之后，仅通过一个高通滤波器对合并后的输入信号进行滤波处理，衰减信号中的直流偏置，然后通过串行乘法器计算输入信号中包括的两路信号的四象限乘积，相对于现有技术中采用两个高通滤波器和多位元乘法器的四象限乘法电路节省了电路成本。
而且，本发明中高通滤波器的寄存器只保存输入和输出结果，在满足允许将该滤波器旁路的同时，还因为寄存器中没有存储多余的中间结果，而使得实现本发明的高通滤波器能够达到面积最优。
附图说明
图1为现有技术中实现四象限乘法的电路结构示意图。
图2为本发明中四象限乘法电路输入信号的示意图。
图3为本发明中四象限乘法电路的示例性结构图。
图4为本发明实施例中四象限乘法电路的结构图。
图5为本发明实施例中四象限乘法电路中串行乘法器的结构图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明的基本思想是：将抽取滤波后的两路时变数字信号在同步信号的调制下，并/串转换为一路输入信号之后，通过一个高通滤波器对合并后的输入信号进行滤波处理，衰减信号中的直流偏置，然后通过串行乘法器计算输入信号中包括的两路信号的四象限乘积。
图2为本发明中四象限乘法电路输入信号的示意图。如图2所示，本发明中的四象限乘法电路接收到的输入信号，是由两路时变数字信号，信号1和信号2，通过并/串转换并经同步信号的调制得到的一路信号。由于信号1和信号2在并/串转换时，还经过同步信号的调制，因此，得到的一路输入信号是由两路信号按照同步信号的频率交替构成的。
其中，在同步信号调制下的并/串转换可以通过任意一种现有并/串转换方法或电路来实现。例如，抽取滤波后的信号1和信号2的输入频率为同步信号频率的1/2，对同步信号计数，并利用缓存器1和缓存器2分别存储当前接收到的信号1和信号2，在同步信号的计数结果为奇数时输出缓存器1中的信号1，在同步信号的计数结果为偶数时输出缓存器2中的信号2，即实现了按照同步信号的频率交替输出信号1和信号2的一路信号。
图3为本发明中四象限乘法电路的示例性结构图。如图3所示，本发明中的包括：移位单元、缓存单元1、缓存单元2、缓存单元3、缓存单元4、加法器和串行乘法器，该电路中的所有单元均在同步信号的控制下对接收到的信号进行相应处理。
移位单元，接收当前的如图2所示的输入信号，并将接收到的信号在同一个同步信号的周期内左移K位输出给加法器，K为大于0的正整数；
缓存单元1，接收并存储当前接收到的如图2所示的输入信号，并将上一个同步信号的周期内接收并存储的输入信号输出给缓存单元2；
缓存单元2，接收并存储缓存单元1输出的信号，并将上一个同步信号的周期内接收并存储的信号左移K位后，输出给加法器；
缓存单元3，接收并存储加法器输出的信号，将上一个同步信号的周期内接收并存储的信号右移K位后输出给串行乘法器，将上一个同步信号的周期内接收并存储的信号输出给缓存单元4；
缓存单元4，接收并存储缓存单元3输出的信号，将上一个同步信号的周期内接收并存储的信号右移K位后输出给串行乘法器，将上一个同步信号的周期内接收并存储的信号与预先存储的滤波系数相乘后输出给加法器；
其中，缓存单元1～缓存单元4均是将接收到的信号缓存一个同步信号的周期后再输出，因此，缓存单元1～缓存单元4中分别存储着信号1/信号2、信号2/信号1、信号1/信号2、信号2/信号1，4个缓存单元也是根据同步信号交替地输出信号1和信号2；缓存单元1和缓存单元3中虽然均存储着信号1/信号2，但两者不是同一同步信号的周期内的信号1/信号2，且位宽也不相同，缓存单元2和缓存单元4也是如此；缓存单元4中存储的滤波系数可以为：(2K-1)/2K；
加法器，计算移位单元输出的信号与缓存单元4输出的信号的和，并计算所述和与缓存单元2输出的信号的差，然后在同一个同步信号的周期内将计算得到的信号输出给缓存单元3，此时输出的信号为高通滤波后的信号1/信号2；
串行乘法器，计算缓存单元3输出的信号与缓存单元4输出的信号的四象限乘积并输出。
由于缓存单元3和缓存单元4交替输出信号1/信号2，因此，串行乘法器在每一个同步信号的周期接收到的信号必定为一个信号1和一个信号2。
上述电路中，移位单元、缓存单元1～缓存单元4和加法器，等效于一个高通滤波器，实现了对输入信号中的信号1和信号2的高通滤波，消除了信号1和信号2中的部分直流偏量，再由串行乘法器对信号1和信号2进行乘法运算，即可得到信号1和信号2的四象限乘积。
如果本发明的四象限乘法电路用于电能计量，则信号1和信号2分别为电流信号和电压信号，电路中的串行乘法器将得到的四象限乘积则直接或间接输出给用于电能计量的能量累加单元。
如果本发明的四象限乘法电路用于电流有效值的计算，则信号1和信号2则均为电流信号，电路中的串行乘法器将得到的四象限乘积则直接或间接输出给用于计算平方根的运算单元。
下面，结合具体实施例，以四象限乘法电路用于电能计量为例，对本发明中的四象限乘法电路进行详细说明。
图4为本发明实施例中四象限乘法电路的结构图。如图4所示，本实施例中的四象限乘法电路包括：寄存器1～寄存器4、左移单元1、左移单元2、右移单元1、右移单元2、滤波系数乘法器、加法器和串行乘法器。
本实施例中，抽取滤波后得到的两路数字信号，即信号1和信号2，分别为：位宽为10比特的电流信号Ii和位宽为10比特的Vi，两路信号通过并/串转换并经同步信号的调制，得到一路由Ii和Vi按照同步信号的频率交替构成的输入信号Ii/Vi，并输入到本实施例中的四象限乘法电路；本实施例中的同步信号也可以作为电能计量的同步信号。
左移单元1，等效于如图3所示的四象限乘法电路中的移位单元，在同步信号的控制下，接收输入信号Ii/Vi，并将接收到的信号在同一个同步信号的周期内左移10位，得到位宽为20比特的Ii/Vi，输出给加法器。
寄存器1，等效于如图3所示的四象限乘法电路中的缓存单元1，在同步信号的控制下，接收并存储位宽为10比特的输入信号Ii/Vi，并将上一个同步信号的周期内接收并存储的位宽为10比特的输入信号Vi/Ii输出给寄存器2。
寄存器2，在同步信号的控制下，接收并存储寄存器1输出的位宽为10比特的信号Vi/Ii，并将上一个同步信号的周期内接收并存储的位宽为10比特的信号Ii/Vi输出给左移单元2。
左移单元2，在同步信号的控制下，将接收到的位宽为10比特的信号Ii/Vi在同一同步信号的周期内左移10位，得到位宽为20比特的信号Ii/Vi，输出给加法器。
本实施例中的寄存器2和左移单元2等效于如图3所示的四象限乘法电路中的缓存单元2。
加法器，在同步信号的控制下，计算移位单元输出的信号Ii/Vi与滤波系数乘法器输出的信号的和，与左移单元2输出的信号Ii/Vi的差，得到位宽为20比特的信号Io/Vo，实现对Ii/Vi的高通滤波，并在同一个同步信号的周期内将计算得到的位宽为20比特的信号Io/Vo输出给寄存器3。
寄存器3，在同步信号的控制下，接收并存储加法器输出的位宽为20比特的信号Io/Vo，将上一个同步信号的周期内接收并存储的位宽为20比特的信号Vo/Io输出给右移单元1和寄存器4。
右移单元1，在同步信号的控制下，将接收到的位宽为20比特的信号Vo/Io在同一同步信号的周期内右移10位，得到位宽为10比特的信号Vo/Io，输出给串行乘法器。
本实施例中的寄存器3和右移单元1等效于如图3所示的四象限乘法电路中的缓存单元3。
寄存器4，在同步信号的控制下，接收并存储寄存器3输出的位宽为20比特的信号Vo/Io，将上一个同步信号的周期内接收并存储的位宽为20比特的信号Io/Vo输出给右移单元2和滤波系数乘法器。
右移单元2，在同步信号的控制下，将接收到的位宽为20比特的信号Io/Vo在同一同步信号的周期内右移10位，得到位宽为10比特的信号Io/Vo，输出给串行乘法器。
滤波系数乘法器，在同步信号的控制下，接收寄存器4输出的位宽为20比特的信号Io/Vo，并将接收到的位宽为20比特的信号Io/Vo在同一个同步信号的周期内与预先存储的滤波系数，相乘后输出给加法器。其中，本实施例中的滤波系数为：(210-1)/210＝1023/1024。
本实施例中，寄存器4、右移单元2和滤波系数乘法器等效于如图3所示的四象限乘法电路中的缓存单元4。
串行乘法器，在同步信号的控制下，计算右移单元1输出的信号与右移单元2输出的信号的四象限乘积，并输出给用于电能计量的能量累加单元。
本实施例的四象限乘法电路中的寄存器1～寄存器4、左移单元1、左移单元2、右移单元1、右移单元2、加法器和滤波系数乘法器等效于一个高通滤波器。但是，在实际的电能计量中，也有可能不需要对输入信号进行高通滤波，即直接计算输入信号中的电压和电流的四象限乘积。因此，本实施例中的四象限乘法电路中，还可以包括选择器1和选择器2。
其中，选择器1，接收右移单元1输出的位宽为10比特的信号Vo/Io，和寄存器1输出的位宽为10比特的输入信号Vi/Ii；根据外部输入的旁路控制信号，选择将接收到的Vo/Io或者Vi/Ii输出给串行乘法器。例如，当旁路控制信号为0时，表示需要高通滤波，即将Vo/Io输出给串行乘法器；当旁路控制信号为1时，表示不需要高通滤波，即将Vi/Ii输出给串行乘法器。
选择器2，接收右移单元2输出的位宽为10比特的信号Io/Vo，和寄存器2输出的位宽为10比特的输入信号Ii/Vi；采用与选择器1相同的控制方式，选择将接收到的Io/Vo或者Ii/Vi输出给串行乘法器。
图5为本发明实施例中四象限乘法电路中串行乘法器的结构图。如图5所示，本实施例中四象限乘法电路的串行乘法器包括：绝对值模块1、绝对值模块2、左移寄存模块、右移寄存模块、选择模块1、选择模块2、累加模块、数据转换模块、异或模块和计数模块。
以当前同步信号的周期内，右移单元1输出位宽为10比特的电流信号Io、右移单元2输出位宽为10比特的电压信号Vo为例；如果四象限乘法电路中包括选择器1和选择器2，则这2个选择器选择输出的信号为高通滤波后的信号Io/Vo。
异或模块，接收右移单元1或者选择器1输出的电流信号Io的最高位，即Io的符号位；接收右移单元2或者选择器2输出的电压信号Vo的最高位，即Vo的符号位；对Io的符号位和Vo的符号位进行异或运算，并将异或运算结果作为乘积符号位输出给选择模块2和用于电能计量的能量累加单元。
计数模块，对接收到的频率为同步信号10倍的时钟信号累加计数，当累加计数结果等于输入信号位宽时，进行内部清零，并向左移寄存模块、右移寄存模块和累加模块输出溢出信号。
其中，由于输入信号的位宽为10位，因此，为保证在一个同步信号的周期内完成Io和Vo的乘法运算，时钟信号的频率应为同步信号的10倍；计数模块产生的溢出信号与四象限乘法电路中的同步信号同步；时钟信号可以由电路中的晶振提供，也可以按照现有方法通过对同步信号倍频产生。
绝对值模块1，接收右移单元1或者选择器1输出的电流信号Io的低9位，即Io的数据位，求Io数据位的绝对值，并输出给右移寄存模块。
右移寄存模块，位宽至少为输入信号的位宽，接收并存储绝对值模块1输出的Io数据位绝对值；在频率为同步信号10倍的时钟信号控制下，对存储的Io数据位绝对值进行右移操作，并将最低比特位输出给选择模块1，即每到来一个时钟信号右移1位，并将右移后的最低比特位输出给选择模块1；根据计数模块输出的溢出信号，进行内部清零。
绝对值模块2，接收右移单元2或者选择器2输出的电流信号Vo的低9位，即Vo的数据位，求Vo数据位的绝对值，并输出给左移寄存模块。
左移寄存模块，位宽至少为输入信号位宽的2倍，接收并存储绝对值模块2输出的Vo数据位绝对值；在频率为同步信号10倍的时钟信号控制下，对存储的Vo数据位绝对值进行左移操作，并将左移操作后的数据位绝对值输出给选择模块1，即每到来一个时钟信号左移1位，并将左移后的数据位绝对值输出给选择模块1；根据计数模块输出的溢出信号，进行内部清零。
选择模块1，如果右移模块输出的最低比特位为1，则将左移模块输出的数据位输出给累加模块；如果右移模块输出的最低比特位为0，则向累加模块输出0。
累加模块，接收选择模块1输出的信号，并对接收到的信号进行累加运算；将累加结果输出给数据转换模块和选择模块2；根据计数模块输出的溢出信号进行内部清零。
数据转换模块，对累加模块输出的数据取反加1，将处理后的数据输出给选择模块2。
选择模块2，如果异或模块输出的乘积符号位为0，则将累加模块输出的数据作为乘积数据位输出给用于电能计量的能量累加单元；如果异或模块输出的乘积符号位为1，则将数据转换模块输出的数据作为乘积数据位输出给用于电能计量的能量累加单元。
虽然累加模块、数据转换模块和选择模块2实时输出数据，但用于电能计量的能量累加单元能够根据同步信号确认接收到的数据有效，即同步信号到来时接收到的数据有效，其余时刻接收到的数据为无效数据；累加模块、数据转换模块和选择模块2也可以在同步信号的控制下输出数据。
在实际应用中，有可能出现数据位全为0，而符号位为1，即-0，这将会影响后续电能计量的精度。因此，为了避免输出-0，本实施例中的串行乘法器还包括全0判断模块和选择模块3。
其中，全0判断模块，对累加模块输出的数据进行按位求或运算，当运算结果为0时，通知选择模块3，当前的数据位全为0。选择模块3在当前数据位全为0时，将0作为乘积符号位输出给用于电能计量的能量累加单元；当数据位不全为0时，将异或模块输出的乘积符号位输出给用于电能计量的能量累加单元。
本实施例中，寄存器1和寄存器2只保存Ii和Vi，寄存器3和寄存器4只保存Io和Vo，4个寄存器中没有存储多余的中间结果，而使得本实施例中的高通滤波器能够达到面积最优；寄存器1和寄存器2、寄存器3和寄存器4也可以分别通过两个先进先出存储器(FIFO)来实现；本实施例中的串行乘法器只采用移位运算和加法运算，因而成本相对较低，串行乘法器也可以为任意一种现有的串行乘法器。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换以及改进等，均应包含在本发明的保护范围之内。
Claims (10)
1、一种四象限乘法电路，其特征在于，所述四象限乘法电路包括：移位单元、第一缓存单元、第二缓存单元、第三缓存单元、第四缓存单元、加法器和串行乘法器；
将经抽取滤波处理后输入的两路信号转换为交替输出的一路信号，
所述移位单元，用于接收当前输入信号，并将接收到的信号在同一个同步信号的周期内左移K位输出给所述加法器；
所述第一缓存单元，用于接收并存储当前输入信号，并将上一个同步信号的周期内接收并存储的所述输入信号输出给所述第二缓存单元；
所述第二缓存单元，用于接收并存储所述第一缓存单元输出的信号，并将上一个同步信号的周期内接收并存储的信号左移K位后，输出给所述加法器；
所述第三缓存单元，用于接收并存储所述加法器输出的信号，将上一个同步信号的周期内接收并存储的信号右移K位后输出给所述串行乘法器，将上一个同步信号的周期内接收并存储的信号输出给所述第四缓存单元；
所述第四缓存单元，用于接收并存储所述第三缓存单元输出的信号，将上一个同步信号的周期内接收并存储的信号右移K位后输出给所述串行乘法器，将上一个同步信号的周期内接收并存储的信号与预先存储的滤波系数相乘后输出给所述加法器；
所述加法器，用于计算所述移位单元输出的信号与所述第四缓存单元输出的信号的和，以及所述和与所述第二缓存单元输出的信号的差，并在同一个同步信号的周期内将计算得到的信号输出给所述第三缓存单元；
所述串行乘法器，用于计算所述第三缓存单元输出的信号与所述第四缓存单元输出的信号的四象限乘积并输出。
2、如权利要求1所述的电路，其特征在于，所述转换为：在同步信号的调制下，将所述两路信号并/串转换为交替输出的一路信号。
3、如权利要求1或2所述的电路，其特征在于，所述第一缓存单元为第一寄存器，所述第二缓存单元包括：第二寄存器和左移单元；
所述第二寄存器，用于接收并存储所述第一缓存单元输出的信号，并将上一个同步信号的周期内接收并存储的信号输出给所述左移单元；
所述左移单元，用于接收所述第二寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内左移K位输出给所述加法器。
4、如权利要求1或2所述的电路，其特征在于，所述第三缓存单元包括：第三寄存器和第一右移单元；
所述第三寄存器，用于接收并存储所述加法器输出的信号，将上一个同步信号的周期内接收并存储的信号输出给所述第一右移单元和所述第四缓存单元；
所述第一右移单元，用于接收所述第二寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内右移K位输出给所述串行乘法器。
5、如权利要求1或2所述的电路，其特征在于，所述第四缓存单元包括：第四寄存器、第二右移单元和滤波系数乘法器；
所述第四寄存器，用于接收并存储所述第三缓存单元输出的信号，将上一个同步信号的周期内接收并存储的信号输出给所述第二右移单元和所述滤波系数乘法器；
所述第二右移单元，用于接收所述第四寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内右移K位输出给所述串行乘法器；
所述滤波系数乘法器，用于接收所述第四寄存器输出的信号，并将接收到的信号在同一个同步信号的周期内与预先存储的滤波系数相乘后输出给所述加法器。
6、如权利要求5所述的电路，其特征在于，所述滤波系数乘法器预先存储的滤波系数为：2的K次方与1相减得到的差，与2的K次方的商。
7、如权利要求1或2所述的电路，其特征在于，所述串行乘法器包括：异或模块、第一绝对值模块、第二绝对值模块、左移寄存模块、右移寄存模块、第一选择模块、累加模块和计数模块；
所述异或模块，用于接收所述第三缓存单元输出的信号的符号位和所述第四缓存单元输出的信号的符号位；对接收到的两个符号位进行异或运算，并将异或运算结果作为乘积符号位输出；
所述计数模块，用于对接收到的频率为同步信号K倍的时钟信号累加计数，当累加计数结果等于K时，进行内部清零，并向左移寄存模块、右移寄存模块和累加模块输出溢出信号；
所述第一绝对值模块，用于接收所述第三缓存单元输出的信号的数据位，求该数据位的绝对值，并输出给右移寄存模块；
所述右移寄存模块，用于接收并存储第一绝对值模块输出的数据位绝对值；在频率为同步信号K倍的时钟信号控制下，对存储的数据位绝对值进行右移操作，并将最低比特位输出给第一选择模块；根据计数模块输出的溢出信号，进行内部清零；
所述第二绝对值模块，用于接收所述第四缓存单元输出的信号的数据位，求该数据位的绝对值，并输出给左移寄存模块；
所述左移寄存模块，用于接收并存储第二绝对值模块输出的数据位绝对值；在频率为同步信号K倍的时钟信号控制下，对存储的数据位绝对值进行左移操作，并将左移操作后的数据位绝对值输出给第一选择模块；根据计数模块输出的溢出信号，进行内部清零；
所述第一选择模块，用于如果右移模块输出的最低比特位为1，则将左移模块输出的数据位绝对值输出给累加模块；如果右移模块输出的最低比特位为0，则向累加模块输出0；
所述累加模块，用于对第一选择模块输出的信号进行累加运算，并输出累加运算结果；根据计数模块输出的溢出信号进行内部清零。
8、如权利要求7所述的电路，其特征在于，所述串行乘法器进一步包括：数据转换模块和第二选择模块；
所述数据转换模块，用于对累加模块输出的数据取反加1，将处理后的数据输出给第二选择模块；
所述第二选择模块，如果异或模块输出的乘积符号位为0，则将累加模块输出的数据作为乘积数据位输出；如果异或模块输出的乘积符号位为1，则将数据转换模块输出的数据作为乘积数据位输出。
9、如权利要求7或8所述的电路，其特征在于，所述串行乘法器进一步包括全零判断模块和第三选择模块；
所述全零判断模块，用于对累加模块输出的数据进行按位求或运算，当运算结果为0时，通知第三选择模块，当前的数据位全为0；
所述第三选择模块，用于在当前数据位全为0时，将0作为乘积符号位输出，否则，输出来自异或模块的乘积符号位。
10、如权利要求1或2所述的电路，其特征在于，该电路进一步包括：第一选择器和第二选择器；
所述第一选择器，用于在来自外部的旁路控制信号为1/0时，将所述第三缓存单元输出的信号输出给所述串行乘法器；在在来自外部的旁路控制信号为0/1时，将所述第一缓存单元的输出的信号输出给所述串行乘法器；
所述第二选择器，用于在来自外部的旁路控制信号为1/0时，将所述第四缓存单元输出的信号输出给所述串行乘法器；在来自外部的旁路控制信号为0/1时，将所述第二缓存单元的输出的信号输出给所述串行乘法器。
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