CN1525642A

CN1525642A - 可重新配置的有限脉冲响应滤波器

Info

Publication number: CN1525642A
Application number: CNA031277306A
Authority: CN
Inventors: �I־��; 闕志达; 陈冠宏
Original assignee: MediaTek Inc
Current assignee: Wang Zhongguang; MediaTek Inc
Priority date: 2003-03-02
Filing date: 2003-08-08
Publication date: 2004-09-01
Anticipated expiration: 2023-08-08
Also published as: TWI263402B; TW200418264A; US7277479B2; US20040170223A1; CN100336300C

Abstract

一种有限脉冲响应滤波器由一串数字处理单元形成。每一数字处理单元包括一寄存器、一多任务器及一系数乘法器。寄存器储存并延迟一数字输入讯号。多任务器具多个连接至一输入点及寄存器的一输出端的输入端，以及一连接至一后级数字处理单元的输出端。系数乘法器连接至寄存器的输出端并将输入讯号乘上一系数或一系数的部分。一群数字处理单元的多任务器系经设定，而使各数字处理单元的延迟单元储存数字讯号的相同部分，以处理该串系数中的单一个系数。一加法器加总数字处理单元的输出，并输出一经过滤后的数字讯号。

Description

可重新配置的有限脉冲响应滤波器

技术领域

本发明涉及一种数字讯号处理机制，特别是涉及一种具有可重新配置(reconfigurable)能力的数字有限脉冲响应(Finite Impulse Response，FIR)滤波器。

背景技术

有限脉冲响应(Finite Impulse Response，FIR)滤波器是数字通讯系统的一重要组件，业界一直致力于改善其滤波效能、减少硬件装置以及增进操作速度。除此之外，因为通讯系统对于集成化以及可重新配置能力的需求，软件无线电通讯系统开始获得注意，例如J.Mitola在“The Software RadioArchitecture，”IEEE Communications Magazine，vol.33，pp.26-38，May 1995，或是E.Buracchini在“The Software Radio Concept，”IEEE CommunicationsMagazine，vol.38，pp.138-143，Sept.2000，当中所提。为此，可重新配置的功能已成为未来滤波器设计的重要因素。

有限脉冲响应滤波器可用来执行多种工作，例如匹配滤波、噪声隔绝、信道等化。也因此多种结构及实行方法被提出来，以加速和简化滤波器。然而，对于近来激增的有线及无线通讯标准，传统硬件结构已不适合未来通讯需求。另一方面，因为对可用于多种通讯标准的可重新配置通讯系统有强烈的需求，全世界有大量的研究人员投入软件无线电通讯系统的研发。依此种趋势看来，滤波器的结构设计必须考虑其系数重设和可重新配置的功能。

一个典型的N个系数有限脉冲响应滤波器如下所述：

y [n] = Σ_{i = 0}^{N - 1} h_{i} \cdot x [n - i]

(式1)

其中，

y[n]为一过滤后的数字讯号，n为该讯号的元素的一指数(index of elements)；

h_i为一滤波系数；且

x为一过滤前的数字讯号。

众所周知，标准化有号位(canonical signed digit，CSD)表示法可被用来减少一数字有限脉冲响应滤波器的复杂度，例如R.M.Hewlitt和E.S.Swartzlantler Jr.在“Canonical Signed Digit Representation for FIR Digital Filters”，Proc.of IEEE Workshop on Signal Processing Systems，2000，pp.416-426，中；M.Tamada和A.Nishihara在“High-Speed FIR Digital Filter with CSD CoefficientsImplemented on FPGA”，Proc.of the ASP-DAC，2001，pp.7-8，中；以及Y.M.Hasan、L.J.Karem、M.Falkinburg、A.Helwig和M.Ronning在“Canonic SignedDigit Chebyshev FIR Filter Design”，IEEE Signal Processing Letters，vol.8，pp.167-169，June 2001，中所述。将滤波器系数使用CSD表示法编码可减少部分乘积的数目，进而在硬件制作上节省硅晶圆使用面积及减低功率消耗。因此此技术已被广泛应用于具有固定系数的有限脉冲响应滤波器。根据CSD表示法：

h_{i} = Σ_{k = 0}^{M_{i} - 1} d_{i, k} \cdot 2^{- Pk}

(式2)

因此，

y [n] = Σ_{i = 0}^{N - 1} Σ_{k = 0}^{M_{i} - 1} d_{i, k} \cdot 2^{{- p}_{k}} \cdot x [n - i]

(式3)

其中，

d_i，k为数值{1，0，-1}中的一元素；

p_k为数值{0，...，L}中的一元素，L+1为系数的长度；而

M_i为h_i中非零数字的数目。

当CSD表示法用于实现可重设系数的有限脉冲响应滤波器(programmable FIR filter)时，每一滤波器系数的功能可藉由相同数目的可重设定CSD来实现。然而，对大部分滤波器而言，只有少数系数需要极高的精确度。若是所有系数皆制作成高精确度的话，将会浪费宝贵的硬件资源。为了简化硬件，可重设系数有限脉冲响应滤波器通常限制每个系数可允许的非零CSD数目，如T.Zhangwen、Z.Zhanpeng、Z.Jie和M.Hao在“A High-Speed，Programmable，CSD Coefficient FIR Filter，”in Proc.of 4th InternationalConference on ASIC，2001，pp.397-400，以及K.T.Hong、S.D.Yi和K.M.Chung在“A High-Speed Programmable FIR Digital Filter Using Switching Arrays，”in Proc.of IEEE Asia Pacific Conference on Circuits and Systems，1996，pp.492-495，中所述。但是，此项限制可能减低系数的准确性和影响滤波器的频率响应，也可能因大部分系数使用多于所需的CSD而导致成本增加。一使用CSD系数的可重新配置有限脉冲响应滤波器曾被提出，如K.Y.Khoo、A.Kwentus和A.N.Willson Jr.在“A Programmable FIR Digital Filter Using CSDCoefficients，”IEEE Journal of Solid-State Circuits，vol.31，pp.869-874，June 1996，中所述。此实行方法包含一个32-系数的线性相位滤波器，其每一系数具有二个非零CSD。额外的非零CSD可被分配至特定的滤波器的系数，以使有限脉冲响应滤波器可重新配置。然而，在此方法中某些运算资源仍然未被运用到，也使得关键延迟路径(critical delay path)在某些情况下相当地长。

目前可重新配置有限脉冲响应滤波器的另一种应用方法由Willson，Jr.etal.在美国专利5,479,363中所揭露。请参考图1，图1出了示美国专利5,479,363中一滤波器。该滤波器由多个p-tap70a-f所组成，其中各个p-tap包含有单级系数乘法器(tap coefficient multiplier)74a-f、加法器78a-f、延迟单元(寄存器)77a-f，以及用来过滤线路72上数字数据的延迟分流线路(delay bypass line)75a-f。若每一p-tap70a-f有一二CSD系数乘法器，分流线路75a-f可被选择性的连接至特定延迟单元77a-f，用以合并一个以上的p-tap以实现一系数，如此可以有效地增加系数的准确度。如图1所示，分流线路75b被使用并绕过对应的寄存器77b，而使得一四CSD系数得以以乘法器74b、74c和加法器78b、78c来实现，而一六CSD系数亦可以类似方式来加以实施。然而，图1的滤波器的主要缺点在于关键延迟路径取决于系数的准确性。例如在四位系数中，关键延迟路径包含有乘法器74b以及二个加法器78b、78c，而六位系数有较长的关键延迟路径(其包含一乘法器及三个加法器)。因此，此种有限脉冲响应滤波器的关键延迟路径会受其系数准确度所影响，故其操作效率会因而缓慢、无效率，且在某些程度上无法预期。

一般来说，已知可重新配置有限脉冲响应滤波器因为其设计弹性、速度、系数准确度范围以及关键延迟路径是否固定等特性皆会影响其硬件复杂度，故其设计相当困难。

发明内容

因此本发明的主要目的在于提供一种具有高设计弹性、可重新配置的有限脉冲响应滤波器，其系数数目及每一系数中非零位的数目可被任意指定，且其关键延迟路径不受系数准确度影响。

总括来说，本发明提供一种数字处理单元(digit processing unit，DPU)，以处理一CSD系数。该数字处理单元包含有一寄存器、一多任务器、一系数乘法器和一加法器。该寄存器连接一输入点，并被用来储存和延迟一数字输入讯号。该多任务器具有输入端连接至该输入点及该寄存器的输出端，该多任务器的一输出端连接至一第二数字处理单元。该系数乘法器连接至该寄存器的输出端，并将数字输入讯号乘上一CSD系数后输出其乘积。该加法器连接至该系数乘法器，并将该乘积加上其它数字处理单元的输出乘积，而该加法器的输出会是过滤后的数字讯号的一要素。

依照本发明的一较佳实施例，串接多个数字处理单元以形成一有限脉冲响应滤波器，而且一群数字处理单元的多任务器系经过设定，而使得各该数字处理单元的该延迟单元储存该数字讯号的相同部分，且该群数字处理单元会处理该串系数中的单一个系数。此外，多个数字处理单元的加法器被合并在一个单一最佳化加法器内。

本发明还提供一方法，该方法是根据一连串系数所定义的运作功能来过滤一数字输入讯号。该方法先连续接收一连串相同长度组件的数字输入讯号，然后将同时接收到的数字讯号的每一组件同时乘上一连串系数中的对应系数，之后加上相乘之后的乘积再输出加总之后的乘积作为过滤后的数字讯号。

本发明的一优点在于乘法器允许在同一个有限脉冲响应滤波器中，组合多个数字处理单元来处理具有大范围准确性的系数。

本发明的另一优点在于其关键延迟路径取决于一个系数乘法器和一个最佳化组合加法器，而且不受处理单一系数的数字处理单元的数量影响，亦即，系数准确性或位数目不影响到关键延迟路径。

本发明的另一优点在于有限脉冲响应滤波器可被轻易地设定为一匹配滤波器、一脉冲成形滤波器或是其它滤波器。

本发明的另一优点在于有限脉冲响应滤波器具有可扩充性(scalability)、模块性及可串接性，以便于使用在VLSI的设计中。

附图说明

图1为已知多系数可重新配置滤波器的功能方块图；

图2为依据本发明实施的数字处理单元的功能方块图；

图3为本发明较佳实施例的数字处理单元的功能方块图；

图4为包含图3数字处理单元的有限脉冲响应滤波器的功能方块图；

图5为另一根据本发明实施的处理组件的功能方块图；和

图6为表示被乘数与零位和正位的对应关系表。

附图符号说明

70a-f 滤波器 74a-f 单级系数乘法器

75a-f 延迟分流线路 77a-f、12、32、44、54寄存器

78a-f、18、42、52加法器 72 线路

10、30 数字处理单元 14、34 多任务器

16、36 乘法器 20 加法器输入端

37 移位器 38 SIPO寄存器数组

40 有限脉冲响应滤波器 50 处理组件

56 正负号延伸产生器

具体实施方式

请参考图2，图2为根据本发明实施例的一数字处理单元10的功能方块图。数字处理单元10可以连接一串多阶结构(例如数字处理单元)以形成一滤波器，例如一般数字讯号处理应用的有限脉冲响应滤波器。数字处理单元10包含一延迟单元，如一寄存器12，用来储存并延迟一数字输入讯号(图2中标示为“数据输入”)，以及一多任务器14，用来选择数字处理单元10的输出是数字输入讯号或是寄存器12输出的延迟数字讯号。系数乘法器16连接于寄存器12的一输出端，用来将寄存器12的输出数据乘上一滤波系数或一部分滤波系数，再将乘积输出至一加法器18。加法器18将该乘积与连接在加法器输入端20的前级数字处理单元的输出相加后输出，而其输出会被送至下一级数字处理单元，或当数字处理单元10为最后一级时，被当成为一滤波器的输出。

系数乘法器16被设计成处理滤波系数的一组单位的标准化有号位(canonical signed digit，CSD)，而使用CSD的优点如前所述即不再赘述。CSD的单位可以是一单一CSD。当滤波系数包含一单一CSD时，乘法器16被设成接收来自寄存器12的输入，因此乘法器16会延迟其输出至下一阶的数字处理单元，而其中此下一阶数字处理单元会处理另一个滤波系数。然而，当系数的CSD表示法包含有二个CSD时，乘法器16被设定成用来组合数字处理单元10和下一阶数字处理单元，并藉由传送未经延迟的数字输入讯号来组合，而使得二个系数乘法器处理同一数字输入讯号数据以达到实现二个CSD系数的目的。因此，可藉由单一或是一串数字处理单元10实现一个或多个CSD。

请参考图3，图3为本发明较佳实施例数字处理单元30的功能方块图。数字处理单元30类似数字处理单元10但却包含更多组件以达到最佳化操作。在此较佳实施例中，数字处理单元30被设定成接收8位数据段的数字数据，然后再将其乘上一单一CSD，因此，数字处理单元30有一个14位输出以及一个1位输出。数字处理单元30包含一延迟单元(如一寄存器32)用来储存并延迟一数字输入讯号，以及一多任务器34用来选择数字处理单元10的输出是数字输入讯号或是寄存器32所输出的延迟数字讯号。数字处理单元30还包含一乘法器36，以及一移位器37用来将输入数据乘上一滤波系数的CSD。一串行输入并行输出(serial-in-parallel-out，SIPO)移位寄存器(shiftregister)38被用来处理控制讯号，而此控制讯号可以经由SIPO寄存器38序列式地移位至下一级数字处理单元，且该控制讯号包含一用来设定多任务器32的“config”位、分别用来设定乘法器36的一“zero”位和一“plus”位，以及三个用来控制移位器37的“Shift”位。移位器37和乘法器36所对应的输出“加数”和“正负号”会分别传送到一加法器(未显示)，而串数字处理单元30可使用在一串处理组件(如数字处理单元)之中，以形成一滤波器。

请参照式3及图6，依照被乘数d_i，k、零位(表示一零值)以及正位(表示一正值)来设定乘法器36。移位器37用来求被乘数2^-Pk的值，而三个“Shift”位是系数p_k的二进制表示法。乘法器36和移位器37结合之后可以得到一个单一CSD乘法运算的值，即为式三中的d_i，k·2^-Pk·x[n-i]。

参见图6，乘法器36被用来将输入数据x[n-i]乘上系数d_i，k，其中系数d_i，k可以是1、0和-1。若系数d_i，k为0时，“zero”位将为1而使乘法器36不论何种输入数据皆强制输出0。除此之外，若系数d_i，k为1时，“zero”位将为0、“plus”位将为1，而且乘法器的输出和输入一样。若CSD系数(即d_i，k)为-1时，“plus”位将为0且输出会等于输入数据之一的补码。在形成2的补码运算中所需的“1”可由乘法器36加入，或是如本实施例，当数字处理单元30被并入至一滤波器时，可先累积之后再累加至一相加过的滤波输出。

移位器37被用来将乘法器36的输出d_i，k x[n-i]乘上2^-Pk，其中系数p_k的范围由0到7。在本发明较佳实施例中，移位器37执行一个向左移位运算并展开7位的乘法器输出数据，除了最大有效位(most significant bit，MSB)之外，藉由将输入向左移位(7-p_k)个位，将其展开为一个14位的输出。若系数d_i，k为1或0，“0”将会填满最小有效位(least significant bit，LSB)；若系数d_i，k为-1，“1”将会填满最小有效位。

参照图4，图4为一个使用一串数字处理单元30所组成的可重新配置有限脉冲响应滤波器40的功能方块图。有限脉冲响应滤波器40包含一串对应数字处理单元30的加法器42，以及一个寄存器44，用来储存前述乘法器36形成2补码时所需累计的“1”的输出。加法器42由数字处理单元30接收对应的正负号和加数讯号，并输出一过滤后的数字讯号，其中每一加法器42处理一部份总数。一预先设计的控制讯号经由数字处理单元30的SIPO寄存器38被序列式的汇入滤波器40，多任务器34会连结相邻的数字处理单元30，并根据其需要的CSD系数来设定乘法器36和移位器37。因此，CSD表示系数的大小及准确性，仅受到数字处理单元30组合数目的影响，这个结果使得有限脉冲响应滤波器40可被设定成用来处理一数字输入讯号。

请参考图5，图5显示根据本发明的一个可重新配置的有限脉冲响应滤波器的处理组件50。处理组件50的结构近似有限脉冲响应滤波器40，但是处理组件50已被最佳化，以减少潜在因素并使IC制造更有效率。处理组件50包括一串数字处理单元30、一个组合的加法器52、一寄存器54以及一正负号延伸产生器56。因为数字处理单元30的输出与加法器52累计总和的精确度的差异，需要正负号延伸产生器56基于数字处理单元30的正负号输出，来产生正负号延伸位。寄存器54会储存Acc讯号(数字处理单元30中负数CSD的数目)，以进行数字处理单元30中的乘法器36所需的2的补码运算。加法器52会加总数字处理单元30的加数输出、正负号延伸产生器56的输出以及寄存器54的累计总和，并且输出一个过滤后的数字讯号。处理组件50被以已知的流水线(pipeline)排列方法来加以组合，例如同时串接多个处理组件50。

当加法器52的累计总和的位长度大于每一数字处理单元30的加数输出时，则需要使用正负号延伸产生器56。此外，为了省电，数字处理单元30的正负号延伸位需个别地操控，而不是将数字处理单元30的加数延伸至加法器52的位长度。正负号延伸产生器56会依据数字处理单元30的正负号讯号，并经由检查正负号讯号的非负数数目与对应正负号延伸位的总合之间的关系，来计算出正负号延伸位的总数。

假设在处理组件50中的每一个数字处理单元30皆使用8位滤波系数来处理8位数据，以产生一个15位输出(如图3中的一个14位加数讯号以及一个1位正负号讯号)，并假设滤波器输出如同Acc一样为24位宽度，则正负号延伸产生器56的输出为10位。正负号延伸产生器56包含一多任务器，当有任何数字处理单元30的正负号讯号为1时，则其7个MSB输出为1111111，而当没有任何的正负号讯号为1时，则其输出是0000000。正负号延伸产生器56设定三个LSB的值，以使其等于正负数讯号中非负数的数目的二进制表示法的三个LSB。因此在这个例子中，一个10位正负号延伸讯号会由正负号延伸产生器56输出至加法器52。

延续上述的例子，加法器52会加总八个数字处理单元30的八个14位加数讯号、寄存器54上的一个24位累计总和以及10位正负号延伸讯号。加法器52包含五个二层排列的14位全加器数组，用来将在寄存器54上的累计总和的14个LSB以及8个加数讯号，压缩成四个14位讯号。会有二层的保留进位(carry-save)加法器被用来加总寄存器54上的十个MSB、正负号延伸讯号以及上述四个14位讯号。加法器52还包括一ELM加法器，用来减少关键路径延迟并计算最后总和，如T.P.Kelliher、R.M.Owens、M.J.Irwin以及T.T.Hwang在“ELM-A Fast Addition Algorithm Discovered by a Program，”IEEE Transactionson Computers，vol.41，pp.1181-1184，Sept.1992，中所述。

在图3及图5中可看到，无论为了表达一滤波系数而使用了多少个CSD或多少个数字处理单元，处理组件50的关键路径都只有包含一个系数乘法器(乘法器36和移位器37)以及一个加法器52。图4中的有限脉冲响应滤波器40也是一个实例，有限脉冲响应滤波器40是由以流水线方法排列的数个处理组件50所串联而成。故可确切地说，本发明的关键路径与滤波系数无关。

在实际的应用上，本发明可用单多晶硅层四金属层(single polyquadruple-metal)0.35微米制程的CMOS来实行。依照上述使用八个数字处理单元30来处理8位讯号数据的例子，经量测结果显示所制造出来的芯片在2.5V供应电压及86MHz运作时钟下操作时，其消耗功率为16.5mW。

相较于已知的有限脉冲响应滤波器，本发明的有限脉冲响应滤波器的数字处理单元具有一个包含一系数乘法器及一最佳化组合加法器的关键延迟路径，该关键延迟路径与系数准确性或位数目无关。此外，本发明的数字处理单元可被组合，用来处理在同样可重新配置的有限脉冲响应滤波器或处理单元中具有大范围准确性的系数，而且此种有限脉冲响应滤波器因具有可扩充性、模块性及可串接性可便于使用在VLSI设计中。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims

1.一种数字处理单元，用来处理一有限脉冲响应滤波器中的系数，该有限脉冲响应滤波器具有一预定数目的该数字处理单元，且其是根据一串系数所定义的滤波函数来过滤在一输入点所接收的一数字输入讯号，该数字处理单元包含：

一延迟单元，连接于该输入点，用来储存和延迟该数字输入讯号；

一多任务器，其具有一第一输入端、一第二输入端以及一输出端，而该第一输入端连接于该输入点，该第二输入端连接于该延迟单元的一输出端，该输出端连接一第二数字处理单元；

一系数乘法器，连接于该延迟单元输出端，用来将该数字输入讯号乘上一系数或一系数的部分并输出一乘积；以及

一加法器，连接于该系数乘法器，用来将该乘积加上其它数字处理单元的乘积，以输出由该有限脉冲响应滤波器所过滤后而输出的该数字讯号的一部分。

2.如权利要求1所述的数字处理单元，其中所述系数是以标准化有号位来表示。

3.如权利要求2所述的数字处理单元，其中该系数乘法器包含：

一乘法器，用来将该数字输入讯号乘上1、0或-1；以及

一移位器，藉由移位该乘法器的乘积结果，来实现乘上二的乘幂效果；

其中该乘法器和该移位器依据该系数的一标准化有号位来操作。

4.如权利要求3所述的数字处理单元，其还包含一串行输入并行输出移位寄存器，该串行输入并行输出移位寄存器可串行地接收控制讯号，并输出控制讯号至该乘法器、该移位器及该多任务器。

5.如权利要求1所述的数字处理单元，其中该延迟单元为一寄存器。

6.一种有限脉冲响应滤波器，其是根据一串系数所定义的函数来过滤一数字输入讯号，该有限脉冲响应滤波器包含：

一串相连的数字处理单元，其一第一数字处理单元接收该数字输入讯号，而每一数字处理单元包含有：

一延迟单元，用来自该有限脉冲响应滤波器的一输入端或由其前级的数字处理单元接收该数字输入讯号，以储存并延迟该数字输入讯号；

一多任务器，用以选择由该延迟单元所延迟的一延迟数字输入讯号或选择未经该延迟单元延迟的一未延迟数字输入讯号，该多任务器包含有一输出端，连接于其下一级数字处理单元的一延迟单元及一多任务器；以及

一系数乘法器，连接该延迟单元的输出端，用以将该数字输入讯号乘上一系数并输出一乘积；以及

一加法器，连接该系数乘法器，用以累加所述系数乘法器的乘积，而该加法器会输出由该有限脉冲响应滤波器所过滤后的该数字讯号；

其中一群数字处理单元的多任务器经过设定，而使得各该数字处理单元的该延迟单元储存该数字讯号的相同部分，且该群数字处理单元会处理该串系数中的单一个系数。

7.如权利要求6所述的有限脉冲响应滤波器，其中所述系数以标准化有号位来表示。

8.如权利要求7所述的有限脉冲响应滤波器，其中每一系数乘法器包含：

一乘法器，用以将该数字输入讯号乘上1、0或-1；以及

一移位器，藉由移位该乘法器的乘积结果，来实现二的乘幂效果；

其中该乘法器和该移位器系依据该对应系数的一对应标准化有号位来操作。

9.如权利要求8所述的有限脉冲响应滤波器，其中每一数字处理单元还包含一串行输入并行输出移位寄存器，该串行输入并行输出移位寄存器可串行地接收控制讯号，并输出控制讯号至该乘法器、该移位器及该多任务器。

10.如权利要求8所述的有限脉冲响应滤波器，其中该加法器还包含一第二寄存器以及一正负号延伸产生器，该第二寄存器是用来储存经由执行2的补码运算而由所述系数乘法器所决定的负数乘积的一数目，而该正负号延伸产生器是用来补偿所述系数乘法器的乘积的正负号。

11.如权利要求6所述的有限脉冲响应滤波器，其中该加法器包含对应于该串数字处理单元的一串部分总和加法器，其中一第一部份总和加法器连接至一对应的系数乘法器，而其它的部份总和加法器连接至一前级部份总和加法器以及一对应的系数乘法器。

12.如权利要求6所述的有限脉冲响应滤波器，其中该延迟单元为一寄存器。

13.一种处理组件，其是根据由一串系数所定义的一函数来过滤一数字输入讯号，该处理组件包含：

一串相连的数字处理单元，其第一数字处理单元会接收该数字输入讯号，而每一数字处理单元包含有：

一延迟单元，由该处理单元的一输入端或由其前级数字处理单元，接收该数字输入讯号，以储存并延迟该数字输入讯号；

一多任务器，用以选择由该延迟单元所延迟的一延迟数字输入讯号或选择未经该延迟单元延迟的一未延迟数字输入讯号，该多任务器包含有一输出端，连接于其下一级数字处理单元的一延迟单元及一多任务器；

一串行输入并行输出移位寄存器，其可串行地接收控制讯号并输出控制讯号至该系数乘法器和该多任务器；

一加法器，连接于所述系数乘法器，用以累加所述系数乘法器的乘积，其中该加法器输出由该处理组件所过滤后而输出的该数字讯号的一部分；

一第二寄存器，连接于该加法器，用以储存经该加法器执行2的补码运算而由所述系数乘法器决定的负数乘积的一数目；以及

一正负号延伸产生器，连接于该加法器，用来产生所述系数乘法器的乘积的正负号延伸位；

其中一群数字处理单元的多任务器经过设定，而使得各该数字处理单元的该延迟单元储存该数字讯号的相同部分，且该群数字处理单元处理该串系数中的单一个系数。

14.如权利要求13所述的处理组件，其中所述系数以标准化有号位来表示。

15.如权利要求14所述的处理组件，其中每一系数乘法器包含：

一乘法器，用以将该数字输入讯号乘上1、0或-1；以及

一移位器，藉由移位该乘法器的乘积结果，来达成乘上二的乘幂效果；

其中该乘法器和该移位器系依据该对应的系数的一对应标准化有号位来操作。

16.如权利要求13所述的处理组件，其中该延迟单元为一寄存器。

17.一种根据一串系数所定义的滤波函数来过滤一数字输入讯号的方法，该方法包括：

连续接收数字输入讯号，以作为一串具相同长度的组件；

将所连续接收到的数字讯号的每一组件同时乘上该串系数中的一对应系数；

加上经该乘法运算后所得的乘积；以及

输出经该乘法运算后所得的乘积的总和，来作为该数字输入讯号经滤波后的数字讯号。

18.如权利要求17所述的方法，该方法是藉由一有限脉冲响应滤波器来执行，该有限脉冲响应滤波器包括有一移位寄存器、一多任务器、一串乘法器及移位器、一加法器以及一串行输入并行输出移位寄存器，该移位寄存器用来连续地接收该数字输入讯号，该多任务器用来绕过该移位寄存器中的寄存器，以将所述系数定义为标准化有号位，该串乘法器及移位器用来同时相乘所连续接收到的该数字讯号的每一组件，该加法器用来累加经乘法运算后所得的乘积，该串行输入并行输出移位寄存器则是用以设定该多任务器、该乘法器以及该移位器。