CN108616265B - 一种基于五模余数基的rns dwt滤波器组的电路结构 - Google Patents

Abstract

本发明请求保护一种基于五模余数基的RNS DWT滤波器组的电路结构，所选用的余数基为{2ⁿ‑1,2ⁿ,2ⁿ+1,2^n‑1‑1,2ⁿ⁺¹‑1}。本发明采用的是五模余数基，这样不仅能够提供更大的系统动态范围，使得系统的适用性更加广泛，并且缩小了每个子滤波通道的运算位宽，提升了运算效率。本发明中的前向转换器可直接输出模2ⁿ+1转换的消1形式，从而避免了模2ⁿ+1子滤波通道中的数值转换，降低了电路的硬件资源消耗。子滤波通道中的模2ⁿ‑1加法器采用三位前缀运算单元，可实现三个前缀运算对的同时运算。可实现对大位宽输入数据的处理，同时可提升系统的整体运行速度。

Description

一种基于五模余数基的RNS DWT滤波器组的电路结构

技术领域

本发明属于数字信号处理领域，更具体涉及一种RNS DWT滤波器组的设计，其主要使用在图像匹配、图像分割、图像滤波和图像压缩等方面。

背景技术

离散小波变换(DWT)被广泛应用于信号及图像处理、数字通信等领域。在图像压缩标准JPEG2000中，DWT取代传统离散余弦变换(DCT)实现压缩编码能够得到更好的图像质量和更高的压缩比。DWT滤波器组可以由有限脉冲响应(FIR)滤波器构成。余数系统(RNS)作为一个无权的数字系统，具有无进位、并行运算及容错等特性。在RNS中，数据运算被分为多个并行的通道，每个通道相互独立且通道之间无进位。因此位宽较大的数据可以被分解为多个小位宽数据进行运算，从而提升了系统的运算速率，减小了芯片关键路径时延。基于RNS的DWT滤波器组在进行乘加运算时将传统的多位数的复杂运算用多个并行的较少位数的简单运算来实现，使得整个系统具有高速、低功耗和低复杂度的特点。

已有RNS DWT滤波器组大多采用三模余数基{2ⁿ-1,2ⁿ,2ⁿ+1}，其系统动态范围为3n+1位。子滤波通道中的模2ⁿ-1加法器通常利用多个加法器级联选择器的普通模加法器结构实现，或是通过并行前缀结构实现，运算速度有所限制。

发明内容

本发明旨在解决以上现有技术的问题。提出了一种提高RNS DWT滤波器组的处理速度的方法。本发明的技术方案如下：

一种基于五模余数基的RNS DWT滤波器组的电路结构，其包括：前向转换器、滤波部分和后向转换器，所述前向转换器的输入端与输入信号相连接，所述前向转换器的输出端与滤波部分的输入端相连接，所述滤波部分的输出端与后向转换器的输入端相连接，所述后向转换器的输出端输出信号；所述前向转换器的主要功能是将二进制的输入转换为余数表达形式，并将输出作为滤波部分的输入；所述滤波部分中共包含五个并行的子滤波通道，每一个滤波通道均为模分量下完整的DWT滤波器组，滤波部分的输出还需经过后向转换器由余数形式转换为二进制形式作为最终的输出结果，所述DWT滤波器组采用五模余数基，所述五模余数基为{2ⁿ-1,2ⁿ,2ⁿ+1,2^n-1-1,2ⁿ⁺¹-1}。

进一步的，所述子滤波通道中的DWT滤波器由四个有限脉冲响应(FIR)滤波器构成，每个FIR滤波器包含了模加法器、模乘法器以及延迟单元模块，所述模加法器用于对数据进行累加操作，并对求和结果取模；模乘法器用于对数据执行乘法运算，并对所得乘积进行取模；延迟单元模块可实现对数据进行延时输出。在滤波器的一个抽头中，模加法器的一个输入为上一抽头的输出，另一个输入为模乘法器的输出，模加法器的输出则作为延迟单元的输入。

进一步的，前向转换器的结构由进位保留加法器树和模加法器构成，其中模2ⁿ+1转换的输出结果为消1形式，即对输出结果X进行减1操作，表示为x_zX'＝x_zx_n-1'x_n-2'…x₁'x₀'，其中x_z表示0指示位，X'为X的消1表示。

进一步的，所述进位保留加法器树结构中还需要加入一个修正量COR＝q-S_ISCSA-S₀-1即可得到消1形式的余数输出，其中q表示进位保留加法树的输入个数，S_ISCSA表示反相端回进位保留加法器的个数，S₀表示进位保留加法器树输入为0的个数。

进一步的，所述基于三位前缀运算单元的模2ⁿ-1加法的运算公式如下：

或者

其中A表示位宽为n位的被加数，B表示位宽为n位的加数，c_out表示进位输出。

进一步的，所述具有0的唯一表示的三位前缀运算单元的进位输出表达式为：

c_i＝g_a+p_a·g_b+p_a·p_b·(g_c+p_c) (8)，

其中g_a表示第a位的进位产生信号，p_a表示第a位的进位传播信号；g_b表示第b位的进位产生信号，p_b表示第b位的进位传播信号；g_c表示第c位的进位产生信号，p_c表示第c位的进位传播信号。

进一步的，所述后向转换器的结构包括模加法器和模乘法器。滤波部分的各个输出与余数基各分量的模倒数相乘，然后通过模加法器进行累加求和，最终得到二进制形式的输出。

本发明的优点及有益效果如下：

本发明提出了一种基于五模余数基{2ⁿ-1,2ⁿ,2ⁿ+1,2^n-1-1,2ⁿ⁺¹-1}的RNS DWT滤波器组的设计。该设计在RNS的基础上，采用五模余数基{2ⁿ-1,2ⁿ,2ⁿ+1,2^n-1-1,2ⁿ⁺¹-1}，增大了系统的动态范围，同时在前向转换器中直接得到模2ⁿ+1转换的消1形式的余数输出，避免了后续运算中的数值转换。此外，在模2ⁿ-1类型加法器中采用三位前缀运算单元，提高了模加法器的计算速度。

本发明中前向转换器的模2ⁿ+1转换可直接输出消1形式的余数，避免了模2ⁿ+1子滤波通道中的消1数值转换。所有模2ⁿ-1类型加法器均采用的三位前缀运算单元，能够加快计算速度，从而提升整个滤波器组的性能。同时，采用该五模余数基，可有效扩大整个系统的动态范围，使之能够处理更大位宽的数据，更加符合复杂的数据运算复杂度高的DSP系统设计的需要。与常规RNS DWT滤波器相比较，本发明所设计的RNS DWT滤波器组在速度上具有明显优势，且能够对输入位宽较大的系统进行处理。

附图说明

图1是本发明提供优选实施例的RNS DWT滤波器组的系统框图

图2本发明中前向转换器结构图

图3本发明中基于三位前缀运算单元的模2⁸-1加法器结构图，图3a表示模2⁸-1加法器结构图，图3b表示加法器结构图中前缀运算模块的逻辑运算，图3c表示预处理阶段和求和阶段的逻辑运算。

图4本发明中RNS DWT滤波器组modelsim仿真图

图5本发明中RNS DWT滤波器组滤波前后波形图

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。

本发明解决上述技术问题的技术方案是：

如图1所示为本发明中的RNS DWT滤波器组系统框图。从图中可以看出整个结构共分为三个部分：前向转换器、滤波部分和后向转换器。前向转换器的主要功能是将二进制的输入转换为余数表达形式，并将输出作为滤波部分的输入。根据本发明所选用的五模余数基{2ⁿ-1,2ⁿ,2ⁿ+1,2^n-1-1,2ⁿ⁺¹-1}，在滤波部分中共包含五个并行的子滤波通道，每一个滤波通道均为模分量下完整的DWT滤波器组。滤波部分的输出还需经过后向转换器由余数形式转换为二进制形式作为最终的输出结果。

图2为本发明中前向转换器结构图。

0指示位的计算公式如(1)所示。

模2ⁿ+1转换的计算公式如下：

利用公式

将负数转换为正数，模2ⁿ+1转换实质是多输入模加法运算。将所有分量利用消1形式表示，则X对2ⁿ+1取模过程如公式(3)所示。

利用公式(3)可以构建反相端回进位的进位保留加法器树结构实现模2ⁿ+1转换。由于在加法器树中用取反代替减法操作，其所得到的结果比实际运算结果大1，而消1表示的使用也影响着最终结果，因此加法器树结构中还需要加入一个修正量COR＝q-S_ISCSA-S₀-1即可得到消1形式的余数输出。

图3为基于三位前缀运算单元的模2⁸-1加法器结构图。

模2ⁿ-1加法的运算公式如下：

或者

因此三位前缀运算对同时计算的公式如(5)所示。

一个n-bit模2ⁿ-1加法器的进位表达式为：

为了保证输出的单’0’表示，三位前缀运算单元的进位可表示为：

由于p_a·p_b·p_c＝P_n-1,0，因此具有0的唯一表示的三位前缀运算单元的进位输出表达式为：

c_i＝g_a+p_a·g_b+p_a·p_b·(g_c+p_c) (8)

同一般并行前缀模2⁸-1加法器结构相比，本发明中的模加法器仅需两个前缀级就可完成加法计算，而一般结构中包含3个前缀运算级，因此系统的运行速度得到了提升。

图4为本发明中RNS DWT滤波器组在modelsim中的仿真结果图。滤波器组的输入数据及系数的位宽为16-bit，输出位宽为24-bit，系统时钟频率为100MHZ。输入是由matlab产生的5MHz叠加高斯白噪声的正弦波数据。通过ISE 14.7在virtex-5器件上对本发明中RNSDWT滤波器组进行综合，并通过modelsim仿真得到输出数据。

图5为本发明中RNS DWT滤波器组滤波前后波形图。为了更直观地分析输出数据，将图3中modelsim仿真后的输出数据保存为.txt格式，导入到matlab中绘制图形，并与输入信号作比较。图中第一栏为原始5MHz正弦波信号，第二栏为叠加高斯白噪声后的正弦波输入信号，第三栏为经过滤波器组的输出信号。从图4可以看出，本发明中RNS DWT滤波器组实现了滤波功能。

表1为本发明中RNS DWT滤波器组与二进制DWT滤波器组性能参数的对比图。本发明中的RNS DWT滤波器组较二进制DWT滤波器组速度提升了48.5％，功耗降低了61.9％，并且节省了27％的Slice利用率。本发明实现了在扩大系统动态范围的同时，提升了DWT滤波器组的整体性能。

表1

以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (4)

1.一种基于五模余数基的RNSDWT滤波器组的电路结构，其特征在于，包括：前向转换器、滤波部分和后向转换器，所述前向转换器的输入端与输入信号相连接，所述前向转换器的输出端与滤波部分的输入端相连接，所述滤波部分的输出端与后向转换器的输入端相连接，所述后向转换器的输出端输出信号；所述前向转换器的主要功能是将二进制的输入转换为余数表达形式，并将输出作为滤波部分的输入；所述滤波部分中共包含五个并行的子滤波通道，每一个滤波通道均为模分量下完整的DWT滤波器组，滤波部分的输出还需经过后向转换器由余数形式转换为二进制形式作为最终的输出结果，所述DWT滤波器组采用五模余数基，所述五模余数基为{2ⁿ-1,2ⁿ,2ⁿ+1,2^n-1-1,2ⁿ⁺¹-1}；

所述子滤波通道中的DWT滤波器由四个有限脉冲响应FIR滤波器构成，每个FIR滤波器包含了模加法器、模乘法器以及延迟单元模块，所述模加法器用于对数据进行累加操作，并对求和结果取模；模乘法器用于对数据执行乘法运算，并对所得乘积进行取模；延迟单元模块可实现对数据进行延时输出，在滤波器的一个抽头中，模加法器的一个输入为上一抽头的输出，另一个输入为模乘法器的输出，模加法器的输出则作为延迟单元的输入；

模2ⁿ-1加法的运算公式如下：

或者

因此三位前缀运算对同时计算的公式如(5)所示：

一个n-bit模2ⁿ-1加法器的进位表达式为：

为了保证输出的单’0’表示，三位前缀运算单元的进位可表示为：

由于p_a·p_b·p_c＝P_n-1,0，因此具有0的唯一表示的三位前缀运算单元的进位输出表达式为：

c_i＝g_a+p_a·g_b+p_a·p_b·(g_c+p_c) (8)

前向转换器的结构由进位保留加法器树和模加法器构成，其中模2ⁿ+1转换的输出结果为消1形式，即对输出结果X进行减1操作，表示为x_zX'＝x_zx_n-1'x_n-2'…x₁'x₀'，其中x_z表示0指示位，X'为X的消1表示；

所述进位保留加法器树结构中还需要加入一个修正量COR＝q-S_ISCSA-S₀-1即可得到消1形式的余数输出，其中q表示进位保留加法树的输入个数，S_ISCSA表示反相端回进位保留加法器的个数，S₀表示进位保留加法器树输入中0的个数。

2.根据权利要求1所述的基于五模余数基的RNSDWT滤波器组的电路结构，其特征在于，所述基于三位前缀运算单元的模2ⁿ-1加法的运算公式如下：

或者

其中A表示位宽为n位的被加数，B表示位宽为n位的加数，c_out表示进位输出。

3.根据权利要求2所述的基于五模余数基的RNSDWT滤波器组的电路结构，其特征在于，所述具有0的唯一表示的三位前缀运算单元的进位输出表达式为：

c_i＝g_a+p_a·g_b+p_a·p_b·(g_c+p_c) (8)

其中g_a表示第a位的进位产生信号，p_a表示第a位的进位传播信号；g_b表示第b位的进位产生信号，p_b表示第b位的进位传播信号；g_c表示第c位的进位产生信号，p_c表示第c位的进位传播信号。

4.根据权利要求1所述的基于五模余数基的RNSDWT滤波器组的电路结构，其特征在于，所述后向转换器的结构包括模加法器和模乘法器，滤波部分的各个输出与余数基各分量的模倒数相乘，然后通过模加法器进行累加求和，最终得到二进制形式的输出。

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