CN109635233B - 一种小波分解加速电路 - Google Patents

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Abstract

本发明公开了一种小波分解加速电路，包括寄存器和k个分解单元，分解单元包括第一数据输入端口、第二数据输入端口、数据选择信号输入端口、低通滤波参数输入端口、高通滤波参数输入端口、卷积数据输入端口和输出端口，所述分解加速电路的输入端口同时连接所述寄存器的输入端口以及k个分解单元的第一数据输入端口，所述寄存器的输出端口同时连接k个分解单元的第二数据输入端口；分解单元的输出端口连接下一个分解单元的卷积数据输入端口。本发明提供的一种小波分解加速电路，能够有效分担卷积过长时带来的压力，有效提高电路工作频率，有效减少了电路面积和功耗。

Description

一种小波分解加速电路
技术领域
本发明属于数字电路领域，具体涉及一种小波分解加速电路。
背景技术
傅立叶变换的基本思想是使用正余弦函数来表示某个函数，从而将一个时域信号映射到频域上，完成对该信号的频域分析。但正余弦函数的周期性导致了傅立叶变换不能很好的体现该信号在时域上的信息。频域的精确导致了时域的模糊，同样，时域的精确也会导致频域的模糊。小波变换，使用基函数的平移和伸缩表示目标信号，能够同时体现信号在时域和频域上的信息，因此渐渐引起重视。
小波变换被普遍应用于数字信号处理和图像处理中。其主要步骤分为两个步骤，即信号的分解和重构。在信号的分解过程中，存在卷积和降采样等的基本操作。两个基本运算的性能决定了小波运算的性能。在小波计算硬件加速器的设计过程中，需要同时考虑电路计算的速度、功耗、面积等因素，并适当安排计算的流程和时序，以期得到最优的效果。
传统的小波分解硬件计算模块遵循算法设计的思路，通过两组不同的卷积电路分别算出高通和低通滤波后的结果，再经过降采样，获得对应的分解值。不合理的卷积电路将会导致的硬件资源的过渡开销，速度的降低。由于存在降采样，前期卷积过程中得到的大量数据被直接抛弃，这就导致了计算的冗余。同时进行两组不同的卷积计算也导致了电路面积的增大。降采样过程中，也会导致计算时间资源的浪费。因此有必要对小波分解的方法和结构进行调整，完成计算的优化。
小波分解的基本流程如图1所示，输入数据x(n)，分别输入对应低通和高通滤波器，进行卷积运算，完成对应波段信息的滤除。再进行2选1的降采样，完成数据量的缩减。当存在多层的小波分解时，对于降采样后的低通数据依旧进行以上操作，并最终产生新的输出。显然对于不同层次的小波分解，虚线标识出的区域都是共有的重复单元。对该重复单元的优化决定了电路整体的工作性能。
按照算法流程，在卷积后进行降采样，由于直接丢弃了部分数据，导致前期卷积过程中部分运算是冗余的。因此有必要通过技术手段，放弃冗余部分数据的运算，同时合理安排时序，保证每一步的计算密度基本相同。
发明内容
本发明所要解决的技术问题是提供一种小波分解加速电路，能够有效分担卷积过长时带来的压力，有效提高电路工作频率，有效减少了电路面积和功耗。
为了实现上述目的，本发明采用如下技术方案：一种小波分解加速电路，用于对数据进行滤波和分解，并输出分解之后的数据；包括寄存器和k个分解单元，所述分解单元包括第一数据输入端口、第二数据输入端口、数据选择信号输入端口、低通滤波参数输入端口、高通滤波参数输入端口、卷积数据输入端口和输出端口，所述分解加速电路的输入端口同时连接所述寄存器的输入端口以及k个分解单元的第一数据输入端口，用于输入待分解数据x(n)，所述寄存器的输出端口同时连接k个分解单元的第二数据输入端口，用于输入上一时钟周期的寄存数据；所述数据选择信号输入端口输入数据选择信号sel，其中，第k个分解单元对应的卷积数据输入端口的输入数据为0；第1个分解单元输出分解之后的数据，所述分解单元的低通滤波参数输入端口输入低通滤波参数，所述分解单元的高通滤波参数输入端口输入高通滤波参数；所述分解单元的输出端口连接下一个分解单元的卷积数据输入端口；其中，k为小波基的长度，且k为大于等于2的整数。
进一步地，所述分解单元包括奇分解单元和偶分解单元，且所述偶分解单元和奇分解单元交错排列。
进一步地，所述偶分解单元或奇分解单元的数据选择信号输入端口与数据选择信号sel之间连接反向器，另一个分解单元的数据选择信号输入端口直接连接数据选择信号sel。
进一步地，所述分解单元包括第一数据选择器、第二数据选择器、加法器、乘法器和输出寄存器，第一数据选择器和第二数据选择器在所述数据选择信号的控制下，分别选出对应的数据和对应的滤波参数经过所述乘法器进行相乘运算，并与上一个分解单元的输出端口所输出的数据在加法器中进行相加，相加结果存储在输出寄存器中，并作为该分解单元中输出端口的输出数据。
进一步地，所述分解单元中第一数据选择器的第一选择端连接低通滤波参数a，所述第一数据选择器的第二选择端连接高通滤波参数b，所述第二数据选择器的第一选择端连接该分解单元的第一数据输入端口，所述第二数据选择器的第二选择端连接该分解单元的第二数据输入端口，所述分解单元的第一数据选择器和第二数据选择器的使能输入端口直接连接数据选择信号sel或者通过所述反向器连接数据选择信号sel；所述第一数据选择器和第二数据选择器的输出端口连接至所述乘法器的两个输入端口，所述乘法器的输出端口连接所述加法器的第一输入端口，所述第一加法器的第二输入端口连接该分解单元的卷积数据输入端口，所述加法器的输出端口连接输出寄存器的输入端口，所述输出寄存器的输出端口即为该分解单元的输出端口。
进一步地，当所述数据选择信号确定时，所述第一数据选择器和第二数据选择器的第一选择端或第二选择端被同时选择。
进一步地，所述第一数据选择器和第二数据选择器的第一选择端和第二选择端可以互换。
本发明的有益效果为：(1)相比于传统卷积电路，通过优化滤波系数和输入数据流的相对位置，对于每个分解单元只进行一次乘法和一次二数据输入的加法。有效分担了卷积核过长时带来的压力，有效提高电路工作频率。(2)相比于传统卷积电路，其计算延迟得到有效降低，由于在整个过程中，数据输入并未出现传统卷积核的那种多级延迟结构，电路的整体延迟将会有效降低。在本专利中数据输入到输出的延迟为1个时钟周期。(3)相比于传统小波分解电路，由于充分利用了冗余数据对应的计算时间，电路在有效数据输入的所有计算结果都得到的充分使用，使得整个电路的计算能力得到有效释放。去除了一半的加法和乘法电路，有效减少了电路面积和功耗。(4)随着卷积核维度的扩展，本专利所示电路能够有效扩展，对不同长度和不同的小波基表现出良好的适应性。
附图说明
附图1为现有技术中小波分解基本流程图。
附图2为本发明一种小波分解加速电路的基本结构图。
附图3为本发明实施例1中奇分解单元的电路图。
附图4为本发明实施例1中偶分解单元的电路图。
附图5为实施例中长度为3的小波基对应的分解电路。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
如附图2所示，本发明提供的一种小波分解加速电路，包括寄存器和k个分解单元，分解单元包括第一数据输入端口、第二数据输入端口、数据选择信号输入端口、低通滤波参数输入端口、高通滤波参数输入端口、卷积数据输入端口和输出端口，分解加速电路的输入端口同时连接寄存器的输入端口以及k个分解单元的第一数据输入端口，用于输入待分解数据x(n)，寄存器的输出端口同时连接k个分解单元的第二数据输入端口，用于输入上一时钟周期的寄存数据，数据选择信号输入端口输入数据选择信号sel，其中，第k个分解单元对应的卷积数据输入端口的输入数据为0；第1个分解单元的输出端口输出分解之后的数据，第1个分解单元的低通滤波参数输入端口输入低通滤波参数a1，第1个分解单元的高通滤波参数输入端口输入输入高通滤波参数b1；第m个分解单元的输出端口连接第m-1个分解单元的卷积数据输入端口；第m个分解单元的低通滤波参数输入端口输入低通滤波参数am，第m个分解单元的高通滤波参数输入端口输入高通滤波参数bm，其中，k为小波基的长度，m和k均为整数，且2≤k，1＜m≤k。
本发明中第k个分解单元的低通滤波参数输入端口输入低通滤波参数ak，第k个分解单元的高通滤波参数输入端口输入高通滤波参数bk，第k个分解单元的两个数据输入端口分别输入待分解数据x(n)以及寄存器中存储的上一时钟周期的数据，第k个分解单元的数据选择信号输入端口输入数据选择信号sel，第k个分解单元的卷积数据输入端口的输入数据为0，第k个分解单元的输出端口连接第k-1个分解单元的卷积数据输入端口。
同样的，本发明中第1个分解单元的低通滤波参数输入端口输入低通滤波参数a1，第1个分解单元的高通滤波参数输入端口输入输入高通滤波参数b1，第1个分解单元的两个数据输入端口分别输入待分解数据x(n)以及寄存器中存储的上一时钟周期的数据，第1个分解单元的数据选择信号输入端口输入数据选择信号sel，第1个分解单元的卷积数据输入端口连接第2个分解单元的输出端口，第1个分解单元的输出端口输出分解之后的数据。同样的，本发明中从第k-1个分解单元到第2个分解单元对应的低通滤波参数依次为ak-1、ak-2……a3、a2，从第k-1个分解单元到第2个分解单元对应的高通滤波参数依次为bk-1、bk-2……b3、b2。
请继续参阅附图2，本发明中的分解单元包括奇分解单元和偶分解单元，且偶分解单元和奇分解单元交错排列。本发明中奇分解单元和偶分解单元的区别在于：偶分解单元或奇分解单元的数据选择信号输入端口与数据选择信号sel之间连接反向器，另一个分解单元的数据选择信号输入端口直接连接数据选择信号sel。除此之外，奇分解单元和偶分解单元的其他结构相同：分解单元包括第一数据选择器、第二数据选择器、加法器、乘法器和输出寄存器，第一数据选择器和第二数据选择器在数据选择信号的控制下，分别选出对应的数据和对应的滤波参数经过乘法器进行相乘运算，并与上一个分解单元的输出端口所输出的数据在加法器中进行相加，相加结果存储在输出寄存器中，并作为该分解单元中输出端口的输出数据。
具体的，分解单元中第一数据选择器的第一选择端连接低通滤波参数a，第一数据选择器的第二选择端连接高通滤波参数b，第二数据选择器的第一选择端连接该分解单元的第一数据输入端口，第二数据选择器的第二选择端连接该分解单元的第二数据输入端口，分解单元的第一数据选择器和第二数据选择器的使能输入端口直接连接数据选择信号sel或者通过反向器连接数据选择信号sel；第一数据选择器和第二数据选择器的输出端口连接至乘法器的两个输入端口，乘法器的输出端口连接加法器的第一输入端口，第一加法器的第二输入端口连接该分解单元的卷积数据输入端口，加法器的输出端口连接输出寄存器的输入端口，输出寄存器的输出端口即为该分解单元的输出端口。数据选择信号确定时，第一数据选择器和第二数据选择器的第一选择端或第二选择端被同时选择。
值得说明的是，本发明中反向器安装在奇分解单元还是偶分解单元、连接分解加速电路输出端口的是奇分解单元还是偶分解单元、高通滤波参数和低通滤波参数在第一数据选择器中哪个选择端，数据选择信号sel与第一选择端和第二选择端的对应关系均可互换。
本发明中数据选择信号sel为参数和输入数据选择的控制线。且交错排列的偶分解单元和奇分解单元之间相互级联。为保证每一步的卷积运算得到有效分解，减少瞬时计算需求导致的对电路计算性能的冲击。本专利中使得数据链的计算延迟得到有效缩减，整体延迟控制在1个时钟周期之内。由于是流水线结构，前一分解单元计算得到的数据，在到达后一级分解单元后，完成和后一级计算值的累加，这就将卷积过程中，多级数据相加的问题得到解决，在不增加电路逻辑的同时，有效分散了计算，保证的整个电路能够工作在较高的频率下。
本发明中输入数据和其对应的分解单元以及参数的选择在乘法运算之前完成，减少了损耗面积的乘加单元，有效减小了电路面积。上一个分解单元的输出端连接下一个分解单元的卷积数据输入端口，用于分解较长滤波系数下的数据累加运算。
以下以一个具体实施例对本发明进行详细说明：
实施例1
分解加速电路的输出端口连接的分解单元为奇分解单元，且偶分解单元上连接反向器，分解单元中第一数据选择器中第一选择端连接低通滤波参数a，第二选择端连接高通滤波参数b，第二数据选择器中第一选择端连接该分解单元的第一数据输入端口，即输入信号，第二选择端连接该分解单元的第二数据输入端口，即上一时钟周期的寄存数据，数据选择信号为0和1，且sel＝0时，奇分解单元第一数据选择器和第二数据选择器均选择第一选择端；偶分解单元均选择第二选择端。
请参阅附图3，为奇分解单元的电路图，奇分解单元包括第一数据选择器mux1、第二数据选择器mux2、加法器、乘法器和输出寄存器R1，其中，第一数据选择器mux1的第一选择端连接该奇分解单元对应的低通滤波参数a，第一数据选择器mux1的第二选择端连接该奇分解单元对应的高通滤波参数b，第二数据选择器mux2的第一选择端连接该奇分解单元的第一数据输入端口，第二数据选择器mux2的第二选择端连接该奇分解单元的第二数据输入端口，第一数据选择器mux1和第二数据选择器mux2的使能输入端口同时连接数据选择信号sel，用于控制第一数据选择器mux1和第二数据选择器mux2在其对应的两个选择端选择其中一个参与运算，第一数据选择器mux1和第二数据选择器mux2的输出端口连接至第一乘法器的两个输入端口，第一乘法器的输出端口连接第一加法器的第一输入端口，第一加法器的第二输入端口连接该奇分解单元的卷积数据输入端口，第一加法器的输出端口连接第一寄存器的输入端口，输出寄存器R1的输出端口即为该奇分解单元的输出端口。
请参阅附图4，为偶分解单元的电路图，偶分解单元包括第一数据选择器mux1、第二数据选择器mux2、加法器、乘法器、输出寄存器和反向器，其中，第一数据选择器mux1的第一选择端连接该奇分解单元对应的低通滤波参数a，第一数据选择器mux1的第二选择端连接该奇分解单元对应的高通滤波参数b，第二数据选择器mux2的第一选择端连接该奇分解单元的第一数据输入端口，第二数据选择器mux2的第二选择端连接该奇分解单元的第二数据输入端口，反向器的输入端口连接数据选择信号sel，反向器的输出端口同时连接第一数据选择器mux1和第二数据选择器mux2的使能输入端口，数据选择信号sel用于控制第一数据选择器mux1和第二数据选择器mux2在其对应的两个选择端选择其中一个参与运算，第一数据选择器mux1和第二数据选择器mux2的输出端口连接至第一乘法器的两个输入端口，第一乘法器的输出端口连接第一加法器的第一输入端口，第一加法器的第二输入端口连接该奇分解单元的卷积数据输入端口，第一加法器的输出端口连接第一寄存器的输入端口，输出寄存器R1的输出端口即为该奇分解单元的输出端口。
本发明将高通输入数据直接插入低通输入数据中降采样去除的部分，在减少由于有用数据量减少而带来的时钟域变换或存储的问题的同时，充分利用了删除数据部分的冗余计算量。
请继续参阅附图3和4，,本发明中的数据选择信号sel为0和1；当数据选择信号sel为0时，奇分解单元中第一数据选择器和第二数据选择器均选择第一选择端的数据，即第一数据选择器选择低通滤波参数a，第二数据选择器选择输入数据x1；偶分解单元由于反向器的作用，与奇分解单元的选择刚好相反：第一数据选择器和第二数据选择器均选择第二选择端的数据，即第一数据选择器选择高通滤波参数b，第二数据选择器选择第二选择端上一时钟周期的寄存数据x1’。当数据选择信号sel为1时，奇分解单元中第一数据选择器和第二数据选择器均选择第二选择端的数据，即第一数据选择器选择高通滤波参数b，第二数据选择器选择端上一时钟周期的寄存数据x1’；偶分解单元中第一数据选择器和第二数据选择器均选择第一选择端的数据，即第一数据选择器选择低通滤波参数a，第二数据选择器选择第二选择端输入数据x1。
实施例2
请参阅附图5，为本发明小波基长度为3的分解加速电路，第1个分解单元为奇分解单元，第2个分解单元为偶分解单元，第3个分解单元为奇分解单元，其对应的低通滤波参数分别为a3、a2、a1，对应的高通通滤波参数分别为b3、b2、b1，显然的，低通滤波参数a1和高通滤波参数b1更靠近输出端，为了便于说明分解的具体计算过程，附图5中添加关键节点mult1、mult2和mult3及conv1、conv2和conv3分别对应分解单元中的乘积结果和相加结果，第三分解单元为起始端，因此，其卷积数据输入端口的输入数据为0。其具体的分解计算结果如表1所示；现有技术中正常的分解计算是分别对滤波参数为a和b的小波基进行卷积运算，并进行降采样，现有技术中的计算结果如表2所示，可以看出，本发明分解加速电路的计算结果与现有技术中分布进行的卷积运算的结构完全匹配。
表1附图5中的分解加速电路对应的分解计算结果。
time x(n) x(n)*z-1 sel mult3 conv3 mult2 conv2 mult1 conv1
1 x1 0 0 a3*x1 0 b2*0 0 a1*x1 0
2 x2 x1 1 b3*x1 a3*x1+0 a2*x2 b2*0+0 b1*x1 a1*x1+0
3 x3 x2 0 a3*x3 b3*x1+0 b2*x2 a2*x2+a3*x1+0 a1*x3 b1*x1+b2*0+0
4 x4 x3 1 b3*x3 a3*x3+0 a2*x4 b2*x2+b3*x1+0 b1*x3 a1*x3+a2*x2+a3*x1+0
5 x5 x4 0 a3*x5 b3*x3+0 b2*x4 a2*x4+a3*x3+0 a1*x5 b1*x3+b2*x2+b3*x1+0
6 x6 x5 1 b3*x5 a3*x5+0 a2*x6 b2*x4+b3*x3+0 b1*x5 a1*x5+a2*x4+a3*x3+0
7 x7 x6 0 a3*x7 b3*x5+0 b2*x6 a2*x6+a3*x5+0 a1*x7 b1*x5+b2*x4+b3*x3+0
8 x8 x7 1 b3*x7 a3*x7+0 a2*x8 b2*x6+b3*x5+0 b1*x7 a1*x7+a2*x6+a3*x5+0
9 x9 x8 0 a3*x8 b3*x7+0 b2*x8 a2*x8+a3*x7+0 a1*x8 b1*x7+b2*x6+b3*x5+0
表2现有技术中的分解电路对应的分解计算结果。
a滤波器计算结果 b滤波器计算结果 总体结构输出
a1*x1 a1*x1
a1*x2+a2*x1 b1*x1 b1*x1
a1*x3+a2*x2+a3*x1 b1*x2+b2*x1 a1*x3+a2*x2+a3*x1
a1*x4+a2*x3+a3*x2 b1*x3+b2*x2+b3*x1 b1*x3+b2*x2+b3*x1
a1*x5+a2*x4+a3*x3 b1*x4+b2*x3+b3*x2 a1*x5+a2*x4+a3*x3
a1*x6+a2*x5+a3*x4 b1*x5+b2*x4+b3*x3 b1*x5+b2*x4+b3*x3
a1*x7+a2*x6+a3*x5 b1*x6+b2*x5+b3*x4 a1*x7+a2*x6+a3*x5
a1*x8+a2*x7+a3*x6 b1*x7+b2*x6+b3*x5 b1*x7+b2*x6+b3*x5
a1*x9+a2*x8+a3*x7 b1*x8+b2*x7+b3*x6 a1*x9+a2*x8+a3*x7
a1*x10+a2*x9+a3*x8 b1*x9+b2*x8+b3*x7 b1*x9+b2*x8+b3*x7
a1*x11+a2*x10+a3*x9 b1*x10+b2*x9+b3*x8 a1*x11+a2*x10+a3*x9
a1*x12+a2*x11+a3*x10 b1*x11+b2*x10+b3*x9 b1*x11+b2*x10+b3*x9
a1*x13+a2*x12+a3*x11 b1*x12+b2*x11+b3*x10 a1*x13+a2*x12+a3*x11
a1*x14+a2*x13+a3*x12 b1*x13+b2*x12+b3*x11 b1*x13+b2*x12+b3*x11
a1*x15+a2*x14+a3*x13 b1*x14+b2*x13+b3*x12 a1*x15+a2*x14+a3*x13
…… …… ……
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (4)

1.一种小波分解加速电路，用于对数据进行滤波和分解，并输出分解之后的数据；其特征在于，包括寄存器和k个分解单元，所述分解单元包括第一数据输入端口、第二数据输入端口、数据选择信号输入端口、低通滤波参数输入端口、高通滤波参数输入端口、卷积数据输入端口和输出端口，所述分解加速电路的输入端口同时连接所述寄存器的输入端口以及k个分解单元的第一数据输入端口，用于输入待分解数据x(n)，所述寄存器的输出端口同时连接k个分解单元的第二数据输入端口，用于输入上一时钟周期的寄存数据；所述数据选择信号输入端口输入数据选择信号sel，其中，第k个分解单元对应的卷积数据输入端口的输入数据为0；第1个分解单元输出分解之后的数据，所述分解单元的低通滤波参数输入端口输入低通滤波参数，所述分解单元的高通滤波参数输入端口输入高通滤波参数；所述分解单元的输出端口连接下一个分解单元的卷积数据输入端口；其中，k为小波基的长度，且k为大于等于2的整数；
所述分解单元包括奇分解单元和偶分解单元，且所述偶分解单元和奇分解单元交错排列；所述偶分解单元或奇分解单元的数据选择信号输入端口与数据选择信号sel之间连接反向器，另一个分解单元的数据选择信号输入端口直接连接数据选择信号sel；所述分解单元包括第一数据选择器、第二数据选择器、加法器、乘法器和输出寄存器，第一数据选择器和第二数据选择器在所述数据选择信号的控制下，分别选出对应的数据和对应的滤波参数经过所述乘法器进行相乘运算，并与上一个分解单元的输出端口所输出的数据在加法器中进行相加，相加结果存储在输出寄存器中，并作为该分解单元中输出端口的输出数据。
2.根据权利要求1所述的一种小波分解加速电路，其特征在于，所述分解单元中第一数据选择器的第一选择端连接低通滤波参数a，所述第一数据选择器的第二选择端连接高通滤波参数b，所述第二数据选择器的第一选择端连接该分解单元的第一数据输入端口，所述第二数据选择器的第二选择端连接该分解单元的第二数据输入端口，所述分解单元的第一数据选择器和第二数据选择器的使能输入端口直接连接数据选择信号sel或者通过所述反向器连接数据选择信号sel；所述第一数据选择器和第二数据选择器的输出端口连接至所述乘法器的两个输入端口，所述乘法器的输出端口连接所述加法器的第一输入端口，所述加法器的第二输入端口连接该分解单元的卷积数据输入端口，所述加法器的输出端口连接输出寄存器的输入端口，所述输出寄存器的输出端口即为该分解单元的输出端口。
3.根据权利要求2所述的一种小波分解加速电路，其特征在于，当所述数据选择信号确定时，所述第一数据选择器和第二数据选择器的第一选择端或第二选择端被同时选择。
4.根据权利要求2所述的一种小波分解加速电路，其特征在于，所述第一数据选择器和第二数据选择器的第一选择端和第二选择端可以互换。
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