CN1191431A - 符号分割式多重通讯装置 - Google Patents

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益一哉
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Abstract

本发明提供了一种符号分割式多重通信装置,它可与长的扩散符号对应,可在RF、IF带动作,扩散符号容易变更,且消耗电力少。其中相关器使用切换电流方式,利用电流相加运算检测相关。电压/电流转换器将输入信号的电压值转换为电流值。电流触发器可对转换的电流用时钟脉冲的时间序列进行采样和保持。开关矩阵改变电流触发器的输出电流的流动路径。电流加法器可进行开关矩阵的输出电流的加法运算,对输入信号和RN符号取相关。

Description

符号分割式多重通讯装置
本发明涉及频谱扩散通信，特别是涉及可以高速同步，电力消耗低的符号分割式多重通讯装置。
其它的多重通讯方式(FDMA，TDMA)，由于通讯品质会慢慢变坏，因此，对于用户数超过一定时是不允许的，而符号分割式多重通讯方式(CDMA)可以允许符号同步设定，因此，用户数目可以增加。而且，抗干涉性、信号的隐蔽性、抗衰减性也优越，因此，正获得广泛的应用。
CDMA通讯装置，在其发射装置中，将应该发送的基本频带数据乘以扩散符号，再乘以载波电流，从天线发射出去。另外，在接收装置中，设有与发射时的扩散符号相位相同的扩散符号，再使用相关器，取出基本频带数据。
以往，作为相关器已知有滑动相关器，表面声波(SAW)匹配滤波器，数字式大规模集成电路匹配滤波器等。
滑动相关器利用判断回路进行同步导入，该判断回路具有DLL(滞后锁定回路)等，可以比接收信号更快地使扩散符号循环。在滑动相关器中，利用同步检波或以它为标准的方法，去除载波成分，即，输入频率为芯片速率大小的信号。这种滑动相关器具有必须芯片同步，并且在同步捕捉方面时间有欠缺的缺点。它还存在着不能将含有载波成分的接收信号输入滑动相关器中的缺点。
表面声波(SAW)匹配滤波器可以高速的实现芯片同步，即使在射频(RF)，中频(IF)带也可以使用。但是，由于扩散符号要由SAW装置的物理结构决定，因此存在着符号变更困难，难于与长的扩散符号对应的缺点。
数字式大规模集成电路匹配滤波器不需要芯片同步，并且具有扩散信号容易变更的优点，但具有消耗电力大的缺点。因为先前的用CMOS集成电路技术制造的数字式大规模集成电路匹配滤波器的动作速度慢，因此存在着一般只能在基本频带内使用的缺点。
然而，近年来，移动通讯(手提电话等)正在广泛普及。作为这种移动通信用的通讯方式，上述的CDMA(符号分割式多重通讯装置)最引人注目。在这种移动通信中使用的CDMA的相关器，希望能全部满足下列要求。
a.可以与长的扩散符号对应；
b.在射频(RF)，中频(IF)带也能动作；
c.扩散符号具有可编程性；
d.消耗电力少；
e.为匹配滤波器形式。
但是，上述先前的各种相关器都不能完全满足上述的各项要求。
因此，最近开发了利用切换电容器(スイツチドキャパシタ)方式的相关器，并正在进行实用化。这种相关器是对数字式大规模集成电路匹配滤波器的改良，与数字式大规模集成电路匹配滤波器比较，消耗电力仅为约1/10，但存在着动作速度慢(最大为25MHz)，在射频(RF)、中频(IF)带的匹配方面不能使用的缺点。
本发明是在这种背景下产生的，其目的是要提供一种符号分割式多重通讯装置，该装置能与长的扩散符号对应，在RF，IF带上也能动作，扩散符号的变更容易，而且消耗电力少。
本发明提供一种符号分割式多重通讯装置，它具有接收装置，电压-电流转换装置，电流延迟装置、加减法装置和再现装置。该接收装置将电波转换为接收的电气信号；该电压电流转换装置将上述电气信号转换为电流信号；该电流延迟装置利用时钟脉冲的定时，依次读入上述电流信号；该加减法装置根据扩散符号，对上述电流延迟装置的各个输出电流进行加减运算；该再现装置可基于上述加减法装置的输出，再现发射信号。
在上述的符号分割式多重通讯装置中，上述接收装置将接收上述电波的该接收信号转换为中频信号。
另，在上述的符号分割式多重通讯装置中，上述接收装置接收上述电波，将该接收的电波还可转换为基本频带信号。
在上述的符号分割式多重通讯装置中，该上述电流延迟装置由数目为上述扩散符号的芯片(チツプ)数的2倍的电流触发器构成。
在上述的符号分割式多重通讯装置中，上述电流触发器由第一采样/保持回路和第二采样/保持回路串联构成。该第一采样/保持回路利用第一时钟脉冲的上升边，对输入电流采样，而利用上述第一时钟脉冲的下降边，对输入电流进行保持。该第二采样/保持回路利用第二时钟脉冲的上升边，对输入电流采样，而利用上述第二时钟脉冲的下降边，对输入电流进行保持。
在上述的符号分割式多重通讯装置中，上述加减法装置由扩散符号输出装置，开关装置和减法装置构成。该扩散符号输出装置输出上述扩散符号；该开关装置基于上述扩散符号输出装置的输出，分别将上述电流延迟装置的各个输出，与第一或第二电流路径连接，进行电流加法运算；该减法装置将上述第二电流路径的电流，从上述第一电流路径的电流中减去。
在上述的符号分割式多重通讯装置中，上述减法装置由第一、二电流反射镜(カ-レントミラ-)回路串联构成，它将上述第二电流路径的电流供给上述第一电流反射镜回路的输入端，并将上述第一电流路径的电流，供给上述第一电流反射镜回路的输出端和上述第二电流反射镜回路的输入端，再从上述第二电流反射镜回路的输出端获得输出。
在上述的符号分割式多重通讯装置中，上述再现装置由电流电压转换器和解调器构成。该电流电压转换器将上述加减法装置的输出转换为电压信号；该解调器对上述电流-电压转换器的输出进行积分，再现发射信号。
图1为表示根据本发明的一个实施例的符号分割式多重通讯装置的相关器构成的方框图；
图2为表示根据本发明的一个实施例的符号分割式多重通讯装置的构成的方框图；
图3为表示图1的V/IC101的构成的回路图；
图4为表示图1的CDF/F1021的构成的回路图；
图5为表示图1的模拟开关1041的构成的回路图；
图6为表示图1的电流加法器105的构成的回路图；
图7为表示图1的V/IC107的构成的回路图；
图8为表示根据本发明的一个实施例的符号分割式多重通讯装置的动作的时间图；
图9为表示频谱扩散通讯的发射波的时间图；
图10为表示CDF/F动作的时间图；
图11为表示图1的CDF/F的另一构成的回路图；
图12为表示根据本发明的第二个实施例的符号分割式多重通讯装置的构成的方框图；
图13为表示图11所示的CDF/F的动作的时间图；
图14A与图14B为表示本实施例的电流源的具体构成图。
以下，参照附图来说明本发明的一个实施例。图2为表示根据本发明的一个实施例的符号分割式多重通讯装置(接收端)的构成的方框图。在图2中，1为天线，它接收从后面要说明的发射装置中发出的发射波。2为混合器，它将接收的发射波和由局部信号发生器3输出的信号混合，输出IF(中频)信号。4为载波同步检波器，它可对混合器2的输出进行同步检波。
5为相关器，它对由PN(模拟噪声)符号发生器6产生的PN符号和载波同步检波器的输出取相关，输出相关信号。作为这个PN符号，有m序列，Gold序列，正交序列，正交Gold系列，由沃尔什函数产生的正交序列等。7为采用积分器等构成的解调器，它可基于相关器5的输出，对基本频带数据进行解调。
其次，参照图1来说明图2所示的相关器5的构成。这个相关器与以往的相关器不同，它采用切换电流(切换电流匹配滤波器)方式，利用电流相加来检测相关。在图1中，101为V/IC(电压/电流转换器)，它将从端子T1输入的信号Vin的电压值，转换为电流值Iin，从端子T2输出。
图3为表示图1的V/IC101的构成例子的图。在这个图中，OP1为将(-)端子和(+)端子的电压差放大的运算放大器，(+)端子与端子T1连接，(-)端子通过电阻R1接地。M10为将电压转换为电流，通过电阻R1，进行源极接地的n沟道型MOS晶体管，其漏极与端子T2连接，栅极与运算放大器OP1的输出端子连接。本结构称为凹入(シンク)形的V/I转换器，也可使用称为源形的V/I转换器。
其次，图1中，1021，1022…102n(n为自然数)为CDF/F(电流延迟触发器)，它可利用输入至端子T71～T7n的时钟脉冲的定时，对由各个端子T61～T6n输入的电流进行采样，并暂时保持，再利用输入端子T81～T8n的时钟脉冲的定时，从端子T91～T9n和端子T101～T10n输出。
图4为表示图1的CDF/F1021(1022～102n结构也相同)的构成的一个例子的图。这个CDF/F1021由保持电流的采样保持回路SH1和SH2构成。在采样保持回路SH1的构成中，M1为源极接地的n型MOS晶体管，漏极通过恒电流源A1，与电源Vdd连接，栅极与漏极连接，源极接地。M2也同样为源极接地的n型MOS晶体管，其漏极通过恒电流源A2，与电源Vdd连接，栅极通过开关SW1，与n型MOS晶体管M1的栅极连接，源极接地。
上述的n型MOS晶体管为所谓的n沟道MOS场效应管。另外，p型MOS晶体管为p沟道的MOS场效应管。这些n型MOS晶体管和p型MOS晶体管，为当在栅极上加上电压时，在漏极/源极之间几乎没有电流流动的增强型MOS场效应管。也可以使用，当在栅极上不加上电压时，在漏极和源极之间有电流流动的降低型(デプレツシヨン)MOS场效应管，但在这种情况下，会有得不到在第一个实施例中所示的动作特性的缺点。
作为基本构成，在一个采样和保持回路(即图4的采样保持回路SH1)中，恒电流源A1和A2的电流值相同。n型MOS晶体管M1，M2的“栅宽/栅长”相同。另外，在图4的采样保持回路SH2中，恒电流源A3，A4，A5的电流值相同。采样保持回路SH2的n型MOS晶体管M3，M4，M5的“栅宽/栅长比”也相同。这样，采样保持回路SH1的输入电流Iin和采样保持回路SH1的输出电流Is大小的绝对值相等。采样保持回路SH2的输入电流Is，从端子T91输出的输出电流Iout和从端子T101输出的输出电流的大小相等。图1的开关SW1，SW2，可以由n型MOS晶体管构成。当在栅极电压上加上电源电压Vdd时，n型MOS晶体管的漏极/源极处于导通状态(ON)。当栅极电压为零时，源极/漏极处于遮断状态(OFF)。后面所述的图11的开关SW11，SW12，SW21，SW22也与上述开关一样，可以由n型MOS晶体管构成。
这样，当一个CDF/F内的电流值相等时，由于n个CDF/F可以用完全相同的回路构成，因此，回路设计容易。也可以有意识地改变电流源的电流值和各个n型MOS晶体管的“栅宽/栅长比”。但是，这时，由于各个采样保持回路SH1和SH2的输入电流和输出电流的大小，随着电流源的电流值大小和n型MOS晶体管的“栅宽/栅长比”而变化，因此回路设计变得复杂。
开关SW1，当从端子T71输入的时钟脉冲W1为“1”时，接通，当时钟脉冲W1为“0”时，断开，它由MOS晶体管构成。C1表示n型MOS晶体管M2的栅极/源极之间的寄生电容。
当时钟脉冲W1为“1”时，具体地作为电压，加入Vdd。当时钟脉冲W1为“0”时，变为零电位。这样，在开关SW1和SW2由n型MOS晶体管构成的情况下，当时钟脉冲W1为“1”时，开关SW1接通，又当时钟脉冲W1为“0”时，开关SW2断开。
在采样保持回路SH2的构成中，M3为源极接地的n型MOS晶体管，其漏极通过恒电流源A3，与电源Vdd连接，栅极与漏极连接，源极接地。M4为源极接地的n型MOS晶体管，其漏极通过恒电流源A4，与电源Vdd连接，栅极通过开关SW2，与MOS晶体管M3连接，源极接地。M5也同样为源极接地的MOS晶体管，其漏极通过恒电流源A5，与电源Vdd连接，栅极与MOS晶体管M4的栅极连接，源极接地。
开关SW2为当从端子T81输入的时钟脉冲W2为“1”时，接通，而当信号W2为“0”时断开的开关，由MOS晶体管构成。C2表示MOS晶体管M4的栅极和MOS晶体管M5的栅极的寄生电容。
n型MOS晶体管M4的漏极与端子T91连接，n型MOS晶体管M5的漏极与端子T101连接。另外，n型MOS晶体管M2的漏极与n型MOS晶体管M3的漏极连接。
其次，图1的103为开关回路，它是利用通过输入端子T111～T11n的电流路径，从端子T121～T12n输入的信号，切换至端子13或端子14的回路，由模拟开关1041，1042…104n构成。这里，从PN符号发生器6(图2)输出的PN符号加上端子T121～T12n上。
图5为表示图1的模拟开关1041(1042～104n也同一结构)的构成的图。在这个图中，M20为n型MOS晶体管，其漏极与端子T111连接，源极与端子T131连接，栅极与端子T121连接。M21为p型MOS晶体管，其漏极与端子T111连接，源极与端子T141连接，栅极与上述端子T121连接。
模拟开关的端子T131～端子T13n共同连接，再与图1所示的T13连接。另外，模拟开关的端子T141～端子T14n共同连接，再与图1所示的T14连接。
其次，图1的105为电流加法器，它使流入端子T15的电流和将流入端子T16的电流，利用反向装置106反向后的电流相加，将加法的结果输出至输出端子T17。换言之，它将流入端子T16的电流，从流入端子T15的电流中减去，将其结果输出至输出端子T17。
图6为表示图1的电流加法器105的构成例子的图。在这个图中，M30为源极接地的n型MOS晶体管，其漏极通过恒电流源A30，与电源Vdd连接，同时，与端子T16连接，其栅极与漏极连接，源极接地。M31为源极接地的n型MOS晶体管，其漏极通过恒电流源A31，与电源Vdd连接，同时与端子T15连接，栅极与MOS晶体管M30的栅极连接，源极接地。
M32为源极接地的n型MOS晶体管，其漏极通过恒电流源A32，与电源Vdd连接，同时与端子T15连接，栅极与漏极连接，源极接地。M33为源极接地的n型MOS晶体管，其漏极通过恒电流源A33与电源Vdd连接，同时与端子T17连接，栅极与n型MOS晶体管M32的栅极连接，源极接地。这里，恒电流源A30～A34的电流值相同。另外，由上述MOS晶体管M30，M31，恒电流源A30，A31构成的回路，由MOS晶体管M32，M33，恒电流源A32，A33构成的回路分别构成电流反射镜(カ-レントミラ-)回路。
作为基本构成，电流源A30和A31的电流值相等，n型MOS晶体管M30和M31的“栅宽/栅长比”相等。同样，电流源A32和A33的电流值相等，n型MOS晶体管M32和M33的“栅宽/栅长比”相等。这样，可以进行以下所示的动作。
在这样的构成中，当令从端子T16流入的电流为Im时，从端子T15流入MOS晶体管M31的电流也为Im。结果，当令从端子T15流入的总电流为Ip时，从端子T15流入MOS晶体管M32的电流为(Ip-Im)，因而，从输出端子T17向外部方向输出的电流Iout为(Ip-Im)。
在电流源A30和A31的电流值，n型晶体管M30和M31的“栅宽/栅长比”，电流源A32和A33的电流值，n型晶体管M32和M33的“栅宽/栅长比”不相等的情况下，输出电流一般为(αIp-βIm)。式中，α，β为由各个电流源的电流值和各个n型MOS晶体管的“栅宽/栅长比”决定的值。
其次，图1的107为I/VC(电流/电压转换器)，它将从端子T18输入的电流值转换为电压值，从端子T19输出。图7为表示这个I/VC107的构成例子的图。在图7中，OP2为运算放大器，R2为插入运算放大器OP2的(-)端子和输出端之间的电阻。
在以上说明中，使用回路记号作为电流源进行了说明。在实际的回路中，可以利用图14A和14B所示的结构。图14A为取出包含图4，图6，图11的电流源的回路部分的回路，在这个图中，M301为n型MOS晶体管，其源极接地，栅极与漏极连接，另外，漏极通过电流源A30与电源Vdd连接。
图14B为表示图14A所示的电流源A301的具体回路的图。在这个图中，M302为n型MOS晶体管，与图14A所示的M301为同一结构。M303为p型MOS晶体管，其漏极与M302的漏极连接，源极与Vdd连接。在这个构成中，当M303的栅极上加上适当的电压VEE时，p型MOS晶体管M303可作为电流源工作。电流源的电流J由p型MOS晶体管的“栅长”，“栅宽/栅长比”和栅极电压决定。在回路构成后，要控制电流源的电流J的情况下，可通过改变栅极电压VEE进行控制。
其次，参照图1，图2和图8，说明上述一个实施例的动作。图8为表示频谱扩散的发射波的解调处理的图。首先，图2的天线1接收经过频谱扩散调制、再由载波运送的发射波。关于8A所示的接收的发射波，可利用图9来说明。图9为用于说明频谱扩散调制处理流程的波形图。
图9所示的数据组由128个芯片构成。首先，在发送9A所示的基本频带数据“1”的情况下，将9B所示的PN符号和基本频带数据“1”相乘。
这里，PN符号称为模拟噪声符号。作为这个PN符号，已知有m序列符号，Gold符号，正交m序列符号，正交Gold符号，由沃尔什函数产生的正交符号等。特别是，在正交符号的情况下，具有以下的特性。自相关函数在相位差为零时，其相关值为最大值。而互相关函数，在相位差为零时，相关值为零。由于有这个特征，正交符号可说是适用于CDMA通道分割的符号。根据本实施例的相关器5中，利用加在开关矩阵103上的T121～T12n的信号，对于无论怎样的符号都能进行相关操作。
另外，通过经乘法处理扩散调制的9C的信号和9E所示的载波进行乘法处理，可得到9D所示的频谱扩散的发射波。
又，例如，在发送基本频带数据“0”的情况下，扩散调制的数据可得出相对于9C所示的波形相位相反的波形。对与9C相位相反的波形和9E所示的载波进行乘法处理，可得出数据“0”的发射波。
其次，从图2的天线输入的，图8中的8A所示的发射波，在混合器2中，与局部信号发生器3输出的频率信号混合变成频率为载波和上述信号之差的频率的IF(中频)信号。再利用载波同步检波器4对这个IF信号进行检波，转换为基于9B所示的PN符号和基本频带数据的信号。另外，相关器5，对这个载波同步检波器4的输出信号和PN符号发生器6产生的PN符号取相关。这里，PN符号发生器6输出的PN符号，当然与上述的发射时的PN符号是相同的。
其次，详细来说明图1所示的相关器5的动作。首先，从载波同步检波器4输出的扩散调制数据(参见图8中的8B)，从端子T1输入V/IC101中，这个V/IC101将它转换为电流，然后依次地输出至CDF/F1021中。另外，从这个V/IC101输出的电流数据，基于时钟脉冲W1和W2，依次向CDF/F1021～CDF/F102n移位，并读入CDF/F1021～CDF/F102n中。
现在，利用图4和图10，详细说明CDF/F1021～CDF/F102n的动作。图10为表示CDF/F1021动作的时间图。时钟脉冲W2为使时钟脉冲W1相位反转的时钟脉冲。一般，时钟脉冲W1和W2的“1”状态可以为不重叠的状态。
首先，在比图10所示的时刻t1稍微前一点的时刻，从V/IC101流入CDF/F102的电流为10C所示的电流Iin。这个电流Iin从端子T61输入MOS晶体管M1的漏极，当恒电流源A1～A5的电流值分别为J时，流入MOS晶体管M1的电流值为(J+Iin)。
另外，在时刻t1，当10A所示的时钟脉冲W1为“1”，10B所示的时钟脉冲W2为“0”时，通过开关SW1(图4)的关闭，MOS晶体管M1的栅极和MOS晶体管M2的栅极短路。开关SW2打开，MOS晶体管M3的栅极和MOS晶体管M4的栅极变为断开状态。
当开关SW1为“1”时，MOS晶体管M1和M2构成电流反射镜(カ-レントミラ-)回路，而与MOS晶体管M1相同的电流(J+Iin)流入MOS晶体管M2中。这样，从MOS晶体管M2的漏极流入MOS晶体管M3的漏极的电流Is(参见图4)为Is＝-Iin(参见图10中的10D)。MOS晶体管M3的电流为(J-Iin)。另外，这时，MOS晶体管M2的栅极/源极之间的寄生电容C1被充电。上述的过程即为电流采样过程。
其次，当在时刻t2，时钟脉冲W1为“0”，时钟脉冲W2为“1”时，开关SW1打开，MOS晶体管M1的栅极和MOS晶体管M2的栅极处在断开状态。这时，MOS晶体管M2的电流由寄生电容C1保持，因而，电流Is的值也保持为-Iin。这个过程即为电流的保持过程。
另一方面，当在时刻t2，开关SW2关闭时，MOS晶体管M3的栅极和MOS晶体管M4与M5的栅极短路。这样，流入MOS晶体管M4和M5的电流，为与MOS晶体管M3的电流相同的电流(J-Iin)。结果，如10E所示，电流Iout(图4)变为电流Iin，电流Iout则从端子T91输出。从端子T101输出的电流也相同。这时，MOS晶体管M4，M5的栅极/源极之间的寄生电容C2充电。
其次，当在时刻t3，当时钟脉冲W1为“1”，时钟脉冲W2为“0”时，下一个电流数据被读入采样保持回路SH1中。这时，开关SW2为“0”，而输出电流Iout由寄生电容C2保持。
依次进行上述的采样和保持处理，这样就可在CDF/F1021～102n中，依次设置与输入端子T1的PN符号的各个芯片值相对应的电流值。
其次，分别从CDF/F1021～102n输出的电流，由开关回路103集中在电流加法器105的端子T15或端子T16上，即进行电流加法运算。
例如，当令CDF/F的数目为10，PN符号为1111110000时，CDF/F1021～1026的输出电流，通过开关回路103，流入端子T15，而CDF/F1027～10210的输出电流，通过开关回路103，流入端子T16。因此，CDF/F1021～1026的各个输出电流之和的电流流入端子T15，而CDF/F1027～10210的各个输出电流之和的电流流入端子T16。
另外，在电流加法器105中，端子T15的电流和使端子T16的电流反向的电流相加，其结果从端子T17输出。因此，根据上述例子，当在CDF/F1021～10210中设置与PN符号相同的电流数据1111110000时，电流加法器105的输出电流为峰值(参见图8中的8C)，因而，从I/VC107输出峰值电压。
即：当在CDF/F1021～102n中，设置与从PN符号发生器6(图2)输出的PN符号同相位的数据时，图1的相关器5输出正的峰值，而当设置反相位的数据时，输出负的峰值。亦即，利用CDF/F1021～102n接收PN扩散调制的基本频带数据“1”时，输出正的峰值，“0”时，输出负的峰值。另外，这个峰值在解调器7(图2)中进行积分，回复至原来的基本频带数据。
根据上述实施例的电流相加型的相关器5，与使用先前的硅处理(Siプロセス)的CMOS大规模集成电路的数字式匹配滤波器比较，可以得到回路简单化、高速化和消耗电力低的显著效果。以下，表示基于计算机仿真的两者的比较。
       CMOS大规模集成电路      电流加法型
       数字式匹配滤波器          相关器
       (128个芯片，7位)     (128芯片，S/N40dB)①晶体管数加法部          75,770           8*1延迟部          50,176           3,584*2合计            125,946          3,592②最高动作频率    100MHz           4.46千兆赫(GHz)③消耗电力        180mW(100MHz)    202mW(4.46GHz)*1加法部-电流加法器105，*2延迟部-CDF/F1021～102n及开关回路103。
这里，在CMOS大规模集成电路数字式匹配滤波器中，(128个芯片，7位)意味着PN符号的符号长为128芯片，CMOS数字式匹配滤波器前段的A/D转换器的量化位数为7位。采样取双重采样，即：用芯片速率2倍的频率对匹配滤波器的输入信号进行采样。CMOS大规模集成电路数字式匹配滤波器的最高动作频率为100MHz。
这意味着，作为芯片速率，可以进行50兆赫(Mcps)的接收信号的相关操作。CMOS大规模集成电路数字式匹配滤波器的消耗电力为在电源电压1.8V，100MHz的时钟下，动作时消耗的电力。消耗电力与动作时钟频率成比例增加。这里所示的最高动作频率和消耗电力，为使用作为设计规则的0.2μm的CMOS处理时的回路值。
在电流加法型相关器中，(128芯片，S/N40dB)意味着PN符号的符号长为128芯片。采样为双重采样，即：用芯片速率2倍的频率对匹配滤波器的输入信号进行采样。电流加法型相关器的最高动作频率为4.46千兆赫(GHz)。这是回路的截止频率，相当于最高动作时钟频率。
由于是双重采样，最大动作芯片速度为4.46GHz的一半(2.23千兆赫)。作为芯片速率，意味着可进行50兆赫(Mcps)的接收信号的相关操作。在电流加法型相关器的情况下，消耗电力为与相关器的动作时钟频率无关的一定值。这里，动作频率和消耗电力为使用作为设计规则的0.2μm的CMOS处理，动作电源电压为1.0V时的值。
这样，根据上述实施例的相关器，与先前的CMOS大规模集成电路匹配滤波器比较，首先，晶体管数可大幅度减少。结果，在制造大规模集成电路时，大规模集成电路的芯片面积可以做得小，价格可以便宜。另外，先前的匹配滤波器，特别是加法部中必须要有多个晶体管，由于这样，动作速度只能在100MHz以下，射频(RF)和中频(IF)带的匹配不可能。与其相对，上述实施例那样的相关器，由于采用了电流加法运算，加法部回路极其简单，结果，可得到4.46GHz的快速的动作速度，因此，也可能达至RF、IF带的匹配。
又，先前的匹配滤波器，动作频率越高，消耗电力越大。由于这样，假如用1GHz的时钟频率工作，消耗电力可达1.8W。与此相对，上述实施例的相关器，由于使用电流相加运算，频率不会改变电力的消耗，即使在4GHz以上动作，电力消耗也是200mW，这是其优点。另外，在大规模集成电路的情况下，上述实施例的相关器可以用通常标准的大规模集成电路的工艺过程制造，这也是其优点。
在使用利用切换电容的模拟匹配滤波器时，必须将具有非常精密的数值的电容导入大规模集成电路的工艺过程中，而在利用本电流加法型匹配滤波器时，可以利用通常供给所谓ASIC弯曲机(ベンダ-)的标准的Si处理，构成全部回路。
图11为表示图1的CDF/F1021～CDF/F102n的另一构成例子的回路图。在这个图中，M50为源极接地的n型MOS晶体管，其漏极通过恒电流源A51，与电源Vdd连接，栅极通过开关SW12与漏极连接。n型MOS晶体管M50的漏极，通过开关SW11，与端子T16连接。
M51为源极接地的n型MOS晶体管，其漏极通过恒电流源A52与电源Vdd连接，栅极通过开关SW22与漏极连接。n型MOS晶体管M51的漏极通过开关SW21与n型MOS晶体管M50的漏极连接，同时，又与端子T91连接。
M52为源极接地的n型MOS晶体管，其漏极通过恒电流源A53与电源Vdd连接，栅极与n型MOS晶体管M51的栅极连接。n型MOS晶体管M52的漏极与端子T101连接。
下面，参照图13来说明图11所示的CDF/F的动作。令恒电流源A51～A53的电流为J。首先，当在时刻t1，13A所示的时钟脉冲W1为“1”，13B所示的时钟脉冲W2为“0”时，开关SW11一开关SW12关闭，从端子T61输入的13C所示的电流Iin供给n型MOS晶体管M50的漏极。
另外，流入n型MOS晶体管M50的电流为恒电流源A51的供给电流和电流Iin的合计电流以(J+Iin)。
其次，当在时刻t2，时钟脉冲W1为“0”，时钟脉冲W2为“ 1”时，开关SW11，SW12打开，开关SW21，SW22关闭。
这时，利用n型MOS晶体管M50的栅极/源极之间的寄生电容，将晶体管M50的电流保持为(J+Iin)。因此，Is为-Iin。结果，MOS晶体管M51的电流为(J-Iin)。同样，MOS晶体管M52的电流也为(J-Iin)。
其次，当在时刻t3，时钟脉冲W1为“1”，W2为“0”时，开关SW11，SW12，再次关闭，开关SW21，SW22打开。这时，MOS晶体管M51和M52的电流(J-Iin)由其栅极/源极之间的寄生电容保持，结果，作为电流Iout的电流Iin，从恒电流源A52流入端子T91。又，在这时，电流Iin也同样，从MOS晶体管M52的漏极流入端子T101。
采用上述图11的回路时，与上述的图4的回路比较，可以减少恒电流源数目。
图12为表示根据本发明的另一个实施例的符号分割或多重通讯装置(接收端)的构成的方框图。在这个图中，201为天线，它接收从图中没有示出的发射器发出的发射波。202为混合器，它使接收的发射波与局部信号发生器3产生的信号波混合，输出中频(IF)信号。204为与图1所示的相关器5同样构成的相关器，它可对可编程的PN符号发生器205产生的PN符号和IF信号取相关，输出相关信号。206为解调器，它可以输入的相关信号为基础，再现基本频带信号。
另外，也可能作为数字式相关器构成图2所示的相关器5。这时，并列设置M个相关器5，在端子T1之前，量化位数连接M位的A/D转换器，在端子T19后面，连接M位的D/A转换器。
如图12所示那样，当在IF(中频)带使用时，要如下那样进行设计。问题是CDF/F的数目和动作时钟的频率。当令IF频率为fIF，芯片长为N，芯片速率为Cchip，采样系数为Ms时，
CDF/F的数目＝(N×fIF×Ms)÷Cchip式中：采样系数Ms，在双重采样时为2。当令IF频率(fIF)为200MHz，芯片长(N)为128，芯片速率(Cchip)为500Mcps，进行双重采样(Ms＝2)时，CDF/F的数目为：
(128×200(MHz)×2)÷50(Mcps)＝1024
这时，由于是双重采样，因此，必须以200MHz的2倍的400MHz的采样频率进行采样。根据本发明的电流加法型相关器的最高动作时钟频率，由各个CDF/F的动作速度决定。即使CDF/F的段数增加，加法回路对动作频率也没有影响。因此，如上所述，即使CDF/F的数目增加至1024，仍可能在4.46GHz以下高速动作。因此，十分可能用400MHz进行采样。另一方面，使用先前的CMOS大规模集成电路数字式匹配滤波器，即使利用0.2μm的处理，速度受加法回路限制，只能用100MHz采样。
如以上所述，采用本发明可得到下列效果。
(1)能够与长的扩散符号对应；
(2)可以容易变更扩散符号，可编程性优越；
(3)动作速度快，即使在RF、IF带，也能动作；
(4)消耗电力少，适合于作为携带用终端；
(5)在大规模集成电路情况下，不需要特别的工艺过程，利用标准的Si处理，即可以制造大规模集成电路。

Claims (8)

1.一种符号分割式多重通讯装置，其特征是：它具有接收装置，电压-电流转换装置，电流延迟装置，加减法装置和再现装置；该接收装置将电波转换为接收的电气信号；该电压-电流转换装置将上述电气信号转换为电流信号；该电流延迟装置利用时钟脉冲的定时，依次读入上述电流信号；该加减法装置根据扩散符号，对上述电流延迟装置的各个输出电流进行加减运算；该再现装置基于上述加减法装置的输出，再现发射信号。
2.如权利要求1所述的符号分割式多重通讯装置，其特征是，上述接收装置接收上述电波，将该接收的信号转换为中频信号。
3.如权利要求1所述的符号分割式多重通讯装置，其特征是，上述接收装置接收上述电波，将该接收的电波转换为基本频带信号。
4.如权利要求1所述的符号分割式多重通讯装置，其特征是，上述电流延迟装置由数目为上述扩散符号的芯片数的2倍的电流触发器构成。
5.如权利要求4所述的符号分割式多重通讯装置，其特征是，上述电流触发器由第一采样/保持回路和第二采样/保持回路串联构成；该第一采样/保持回路利用第一时钟脉冲的上升边，对输入电流采样，而用上述第一时钟脉冲的下降边，对输入电流进行保持；该第二采样/保持回路利用第二时钟脉冲的上升边，对输入电流采样，而用上述第二时钟脉冲的下降边，对输入电流进行保持。
6.如权利要求1所述的符号分割式多重通讯装置，其特征是，上述加减法装置由扩散符号输出装置，开关装置和减法装置构成；该扩散符号输出装置输出上述扩散符号；该开关装置基于上述扩散符号输出装置的输出，分别将上述电流延迟装置的各个输出，与第一或第二电流路径连接，进行电流相加运算；该减法装置将上述第二电流路径的电流，从上述第一电流路径的电流中减去。
7.如权利要求6所述的符号分割式多重通讯装置，其特征是，上述减法装置将第一、第二电流反射镜回路串联，将上述第二电流路径的电流供给上述第一电流反射镜回路的输入端，将上述第一电流路径的电流供给上述第一电流反射镜回路的输出端和上述第二电流反射镜回路的输入端，从上述第二电流反射镜回路的输出端获得输出。
8.如权利要求1所述的符号分割式多重通讯装置，其特征是，上述再现装置由电流-电压转换器和解调器构成；该电流-电压转换器将上述加减法装置的输出转换为电压信号；该解调器对上述电流-电压转换器的输出进行积分，再现发射信号。
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