KR100261830B1

KR100261830B1 - 부호 분할 다중 통신 장치

Info

Publication number: KR100261830B1
Application number: KR1019980004542A
Authority: KR
Inventors: 가즈오 츠보우치; 가즈야 마스; 야스히토 후지다
Original assignee: 가즈오 츠보우치; 크라리온가부시끼가이샤
Priority date: 1997-02-17
Filing date: 1998-02-16
Publication date: 2000-07-15
Also published as: EP0859471A3; JP3360793B2; DE69816499T2; CN1191431A; JPH10233750A; KR19980071380A; EP0859471A2; TW376595B; EP0859471B1; DE69816499D1; US6333925B1

Abstract

본 발명은 긴 확산부호에 대응할 수 있고, RF, IF대에 있어서 동작시킬 수 있으며, 확산 부호의 변경이 용이하고, 또한 소비 전력이 적은 부호 분할 다중 통신장치를 제공하는 것이다.

도 1에 나타내는 상관기(5)는 종래의 상관기와 달리 스위치드커런트방식을 이용하고 있고, 전류 가산에 의하여 상관을 검출하도록 되어 있다. 101은 V/IC(Voltage/Current Converter)이고, 단자(T1)로부터 입력되는 신호 Vin의 전압치를 전류치(Iin)로 변환한다. CDF/F1021, …, 102n(n은 자연수)는 전류플립플롭이며, V/IC((101))의 변환인 전류Iin을 클록(W1과 W2)에 의해 시계열로 샘플링하여 유지한다. 103은 스위치매트릭스이고, PN 부호의 코드에 의하여 CDF/F1021, …, 102n의 출력 전류가 흐르는 패스를 변경한다. 105는 전류 가산기이며, 스위치매트릭스(103)의 출력 전류의 가산을 행하여 입력신호와 PN부호의 상관을 취한다.

Description

부호분할 다중 통신장치

본 발명은 스펙트럼 확산 통신에 관한 것으로, 특히 고속동기가 가능한 저소비 전력형의 부호분할 다중 통신장치에 관한 것이다.

부호분할 다중 통신방식(CDMA;Code Division Muitiple Access)은 다른 다중 통신방식(FDMA, TDMA)이 어느 일정한 사용자 이상은 허용불가능한 데 대하여 통신 품질이 서서히 열화하기 때문에(Graceful degradation)부호 동기의 설정이 가능한한 허용되며, 사용자수의 증가를 전망할 수 있다. 또 내간섭성, 신호 비익(秘匿), 내페이징성에도 우수하며, 광범위한 이용이 행하여지고 있다.

CDMA통신 장치는 송신장치에 있어서, 송신해야할 베이스 밴드 데이터에 확산부호를 승산하고, 다시 캐리어를 승산하여 안테나에 의해 발신한다. 그리고, 수신 장치에서는 송신시의 확산부호와 동일 위상을 가지는 확산 부호를 준비하고, 상관기를 사용하여 베이스 밴드 데이터를 인출한다.

종래 상관기로서 슬라이딩 상관기, SAW(Surface Acoustic Wave)매치드필터, 디지탈LSI 매치드필터등이 알려져 있다.

슬라이딩 상관기는 확산부호를 수신신호보다 빠르게 순회시키고, DLL(Delay Locked Loop) 등을 가지는 판정회로에 의하여 동기 인입을 행한다. 슬라이딩 상관기에는 동기 검파 또는 그것에 준하는 수단으로 캐리어성분을 제거한 즉 칩레이트정도의 주파수의 신호가 입력된다. 이 슬라이딩 상관기는 칩동기가 필요하며, 또 동기 포착에 시간이 걸리는 단점이 있다. 캐리어성분을 포함한 수신신호를 슬라이딩 상관기에 입력할 수 없는 단점이 있다.

SAW매치드 필터는 고속칩 동기가 가능하며, RF, IF대에 있어서도 사용할 수 있으나, 확산부호가 SAW디바이스의 물리적 패턴에 의하여 결정되기 때문에 부호변경이 곤란하고, 또 긴확산 부호에 대응하기 어려운 단점이 있다.

디지탈 LSI매치드 필터는 칩동기가 불필요하고, 또 확산부호의 변경이 용이한 이점이 있으나, 소비전력이 큰 단점이 있다. 종래의 CMOS집적회로 기술에 의한 디지탈 LSI매치드 필터는 동작 속도가 느리기 때문에 일반적으로 베이스밴드대에서 밖에 이용할 수 없는 단점이 있다.

그런데 최근 이동체 통신(휴대전화등)이 널리 보급되고 있다. 그리고 이 이동체 통신에 이용되는 통신방식으로서 상기한 CDMA가 가장 주목되고 있다. 이 이동체 통신에서 이용되는 CDMA의 상관기는 다음과 같은 요건을 모두 만족하는 것이 바람직하다.

a. 긴 확산부호에 대응할 수 있을 것

b. RF, IF대에서도 동작할 수 있을 것

c. 확산부호의 프로그래머빌리티가 있을 것

d. 소비전력이 적을 것

e. 매치드 필터형식일 것

그러나 상기한 종래의 각 상관기에서는 모두 상기한 각 요건의 모두를 만족할 수는 없다.

그래서 최근, 스위치드 커패시터방식을 이용한 상관기가 개발되어 실용화되고 있다. 이 상관기는 디지탈 LSI매치드 필터를 더욱 개량한 것으로, 디지탈 LSI매치드 필터에 비교하여 소비전력을 약 1/10로 할 수 있으나, 동작 속도가 느리고(최대 25MHz), RF, IF대의 매칭에는 사용할 수 없는 단점이 있다.

본 발명은 이와 같은 배경하에 이루어진 것으로 긴 확산 부호에 대응할 수 있고, RF, IF대에서 동작시킬 수 있어 확산부호의 변경이 용이하고, 또한 소비전력이 적은 부호분할 다중 통신장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 일실시예인 부호분할 다중 통신장치에 있어서의 상관기의 구성을 나타내는 블록도,

도 2는 본 발명의 일실시예에 의한 부호분할 다중 통신장치의 구성을 나타내는 블록도,

도 3은 도 1에 있어서의 V/IC(101)의 구성을 나타내는 회로도,

도 4는 도 1에 있어서의 CDF/F1021의 구성을 나타내는 회로도,

도 5는 도 1에 있어서의 아날로그스위치(1041)의 구성을 나타내는 회로도,

도 6은 도 1에 있어서의 전류 가산기(105)의 구성을 나타내는 회로도,

도 7은 도 1에 있어서의 V/IC(107)의 구성을 나타내는 회로도,

도 8은 본 발명의 일실시예에 의한 부호분할 다중 통신장치의 동작을 나타내는 타이밍챠트,

도 9는 스펙트럼확산 통신의 송신파를 나타내는 타이밍챠트,

도 10은 CDF/F의 동작을 나타내는 타이밍챠트,

도 11은 도 1에 있어서의 CDF/F의 다른 구성을 나타내는 회로도,

도 12는 본 발명의 제 2실시예에 의한 부호분할 다중 통신장치의 구성을 나타내는 블록도,

도 13은 도 11에 나타내는 CDF/F의 동작을 나타내는 타이밍챠트,

도 14는 본 실시예에 있어서의 전류원의 구체적 구성을 나타내는 도이다.

※도면의 주요부분에 대한 부호의 설명

1, 201 : 안테나 2, 202 : 혼합기

33, 203 : 국부 발신기 4 : 캐리어 동기 검파기

5, 204 : 상관기 6, 205 : PN부호 발생기

7, 206 : 복조기 8, 207 : 단자

101 : V/IC 102l ~102n : CDF/F

103 : 스위치 회로 105 : 전류 가산기

107 : I/VC

M1, M2, M3, M4, M5, M10 : n형 MOS트랜지스터

M20, M30, M31, M32, M33 : n형 MOS트랜지스터

M21 : p형 MOS트랜지스터 M50, M51, M52 : n형 MOS트랜지스터

청구항 1에 기재된 발명은 전파를 수신하여 전기신호로 변환하는 수신수단과, 상기 전기신호를 전류 신호로 변환하는 전압·전류 변환수단과, 상기 전류신호를 클록펄스의 타이밍으로 순차 판독하는 전류 지연수단과, 상기 전류 지연수단의 각 출력전류를 확산부호에 따라 가감산하는 가감산수단과, 상기 가감산수단의 출력에 의거하여 송신신호를 재생하는 재생수단을 구비하여 이루어지는 부호분할 다중 통신장치이다.

청구항 2에 기재된 발명은 청구항 1에 기재된 부호분할 다중 통신장치에 있어서, 상기 수신수단이 상기 전파를 수신하여 상기 수신한 신호를 중간 주파수의 신호로 변환하는 것임을 특징으로 한다.

청구항 3에 기재된 발명은 청구항 1에 기재된 부호분할 다중 통신장치에 있어서, 상기 수신수단이 상기 전파를 수신하고 상기 수신한 전파를 베이스밴드신호로 변환하는 것을 특징으로 한다.

청구항 4에 기재된 발명은 청구항 1에 기재된 부호분할 다중 통신장치에 있어서, 상기 전파지연수단을 상기 확산부호의 칩수의 2배수의 전류 플립플롭으로 구성한 것을 특징으로 한다.

청구항 5에 기재된 발명은 청구항 4기재의 부호분할 다중 통신장치에 있어서, 상기 전류플립플롭을 입력전류를 제 1클록펄스의 스타트업에서 샘플하고, 상기 제 1클록펄스의 하강에서 홀드하는 제 1샘플/홀드 회로와 입력 전류를 제 2클록펄스의 스타트업에서 샘플하고, 상기 제 2클록 펄스의 하강에서 홀드하는 2샘플/홀드회로를 시리얼 접속하여 구성한 것을 특징으로 한다.

청구항 6에 기재된 발명은 청구항 1에 기재된 부호분할 다중 통신장치에있어서, 상기 가감산수단을 상기 확산부호를 출력하는 확산부호 출력수단과, 상기 확산부호 출력수단의 출력에 의거하여 상기 전류지연수단의 각 출력을 각각 제 1 또는 제 2전류 경로에 접속하여 전류가산을 행하는 스위치수단과, 상기 제 1전류 경로의 전류에서 상기 제 2전류 경로의 전류를 감산하는 감산수단으로 구성한 것을 특징으로 한다.

청구항 7에 기재된 발명은 청구항 6에 기재된 부호분할 다중 통신장치에 있어서, 상기 감산수단을 제 1, 제 2커런트미러회로를 시리얼접속하여 구성하고, 상기 제 1커런트미러회로의 입력단에 상기 제 2전류 경로의 전류를 공급하고, 상기 제 1커런트미러회로의 출력단 및 상기 제 2커런트미러회로의 입력단에 상기 제 1전류 경로의 전류를 공급하여 상기 제 2커런트미러회로의 출력단에서 출력을 얻도록 한 것을 특징으로 한다.

청구항 8에 기재된 발명은 청구항 1에 기재된 부호분할 다중 통신장치에 있어서, 상기 재생수단을 상기 가감산수단의 출력을 전압신호로 변환하는 전류·전압변환기와, 상기 전류·전압변환기의 출력을 적분하여 송신신호를 재생하는 복조기로 구성한 것을 특징으로 한다.

(실시예)

(1) 실시예의 설명

이하, 도면을 참조하여 본 발명의 일실시예에 관하여 설명한다. 도 2는 본 발명의 일실시예에 의한 부호분할 다중 통신장치(수신측)의 구성을 나타내는 블록도이다. 이 도에서 1은 안테나이고, 후기하는 송신장치로부터의 송신파를 수신한다. 2는 혼합기이고 수신한 송신파와 국부 발진기(3)가 출력하는 신호를 혼합하여 IF(중간주파수)신호를 출력한다. 4는 캐리어동기 검파기이고, 혼합기(2)의 출력을 동기 검파한다.

5는 상관기이고, PN(Pseudorandom Noise)부호 발생기(6)가 발생하는 PN부호와, 캐리어동기 검파기의 출력과의 상관을 취하고, 상관신호를 출력한다. 이 PN부호로서는 m계열, Gold계열, 직교계열, 직교 Gold계열, 월시함수에서 발생하는 직교계열등이 있다. 7은 적분기 등을 이용하여 구성된 복조기이고, 상관기(5)의 출력에 의거하여 베이스밴드 데이터를 복조한다.

다음에 도 1을 참조하여 도 2에 나타내는 상관기(5)의 구성을 설명한다. 이 상관기(5)는 종래의 상관기와 달리, 스위치드 커런트방식을 이용하고 있고(Switched Current Matched Filter), 전류 가산에 의하여 상관을 검출하도록 되어 있다. 도 1에서 101은 V/IC(Voltage/Current Converter)이고, 단자(T1)로부터 입력되는 신호(Vin)의 전압치를 전류치(Iin)로 변환하고, 단자(T2)에서 출력한다.

도 3은 도 1에 있어서의 V/IC(101)의 구성예를 나타내는 도이다. 이 도에서 OP1은 (-)단자와 (+)단자의 전압차를 증폭하는 OP앰프이고, (+)단자가 단자(T1)에 접속되고, (-)단자가 저항(R1)을 개재하여 접지되어 있다. M10은 전압을 전류로 변환하는 저항(R1)을 개재하여 소스접지된 n채널형 MOS트랜지스터이고, 드레인이 단자(T2)에 접속되어 게이트가 OP앰프 1의 출력단자에 접속되어 있다. 본 구성은 싱크형이라 불리우는 V/I컨버터이나, 소스형이라 불리우는 V/I컨버터를 이용하여도 된다.

다음에 도 1에서 1021, 1022, …102n(n은 자연수)는 CDF/F(Current Delay Flip/Plop)이며, 각각의 단자(T6l ~ T6n)로부터 입력하는 전류를 단자(T7l ~ T7n)에 입력되는 클록펄스의 타이밍에서 샘플링하여 일시 보유하고, 단자(T8l ~ T8n)로 입력되는 클록펄스의 타이밍에서 단자(T9l ~ T9n)및 단자(T10l ~ T10n)에서 출력한다.

도 4는 도 1에 있어서의 CDF/F1021(1022 ~ 102n도 동일 구성)의 구성의 일예를 나타내는 도이다. 이 CDF/F1021은 전류를 유지하는 샘플 홀드회로(SH1와 SH2)로 구성되어 있다. 샘플 홀드회로(SH1)의 구성에서 M1은 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A1)을 개재하여 전원(Vdd)에 접속되고, 게이트가 드레인에 접속되어 소스가 접지되어 있다. M2도 마찬가지로 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A2)을 개재하여 전원(Vdd)에 접속되고, 게이트가 스위치(SW1)를 개재하여 n형 MOS트랜지스터(M1)의 게이트에 접속되고 소스가 접지되어 있다.

상기 n형 MOS트랜지스터란 소위 n채널 MOSFET를 말한다. 또 p형 MOS트랜지스터란 p채널 MOSFET를 말한다. 이들 n형 MOS트랜지스터 및 p형 MOS트랜지스터는 게이트에 전압이 인가되지 않을 때, 드레인/소스간에 거의 전류가 흐르지 않는다는 인한스멘트(enhancement)형 MOSFET이다. 게이트에 전압을 인가하지 않을 때 드레인 소스간에 전류가 흐르는 디플레이션형 MOSFET를 이용하여도 좋으나, 이 경우에는 일실시예에서 나타낸 동작 특성이 얻어지지 않는다는 단점이 있다.

기본 구성으로서는 한 개의 샘플 앤드 홀드회로, 즉 도 4의 샘플홀드회로(SH1)에서 정전류원(A1 및 A2)의 전류치는 동일로 한다. n형 MOS트랜지스터(M1, M2)의 「게이트폭/게이트길이 비」는 동일하게 되어 있다. 또 도 4의 샘플 홀드회로(SH2)에서 정전류원(A3, A4, A5)의 전류치는 동일로 한다. 또 샘플 홀드회로(SH2)의 n형 MOS트랜지스터(M3, M4, M5)의 「게이트폭/게이트길이 비」는 동일로 한다. 이와 같이 하면, 샘플 홀드회로(SH1)에서의 입력 전류(Iin)와 샘플 홀드회로(SH1)의 출력 전류(Is)의 크기의 절대치가 같아진다. 또 샘플 홀드회로(SH2)에서의 입력전류(Is)와 단자(T91)로부터의 출력 전류(Iout)와, 단자(T(101))로부터의 출력 전류의 크기가 같아진다. 도 1에서의 스위치(SW1, SW2)는 n형 MOS트랜지스터로 구성할 수 있다. 게이트전압에 전원전압(Vdd)이 인가되었을 때, n형 MOS트랜지스터의 드레인/소스는 도통상태(ON)가 되고, 게이트전압이 0일 때, 소스/드레인은 차단상태(오프)로 된다. 후기하는 도 11에서의 스위치(SW11, SW12, SW21, SW22)도 이것과 동일하게 하여 n형 MOS트랜지스터로 구성할 수 있다.

이와 같이 한 개의 CDF/F 내에서의 전류치를 같게 하면, n개의 CDF/F를 모두 동일 회로로 구성할 수 있기 때문에 회로 설계가 용이하게 된다. 전류원의 전류치나 각 n형 MOS트랜지스터의 「게이트폭/게이트길이 비」를 의식적으로 바꾸어도 좋다. 그러나 그때는 각 샘플 홀드회로(SH1 이나 SH2)에서의 입력전류와 출력전류의 크기가 전류원의 전류치의 크기나 n형 MOS트랜지스터의 「게이트폭/게이트길이 비」에 의하여 변화하기 때문에 회로설계가 복잡하게 된다.

스위치(SW1)는 단자(T71)로부터 입력하는 클록펄프(W1)가 '1'일 때 온하고, 클록펄스(W1)가 '0'일 때 오프하는 스위치이고, MOS트랜지스터로 구성되어 있다. C1은 n형 MOS트랜지스터(M2)의 게이트/소스간의 기생 용량을 나타내고 있다.

클록펄스(W1)가 '1'일 때는 구체적으로 전압으로서 Vdd가 인가된다. 또 클록펄스(W1)가 '0'일때는 영전위로 된다. 이와 같이 하면, 스위치(SW1 및 SW2)가 n형 MOS트랜지스터로 구성되어 있는 경우, 클록펄스(W1)가 '1'일 때 스위치(W1)가 온으로 되고, 한편, 클록펄스(W1)가 '0'일 때 스위치(W2)가 오프로 된다.

샘플 홀드회로(SH2)의 구성에서 M3은 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A3)을 개재하여 전원(Vdd)에 접속되고, 게이트가 드레인과 접속되고, 소스가 접지되어 있다. M4는 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A4)을 개재하여 전원(Vdd)에 접속되고, 게이트가 스위치(SW2)를 개재하여 MOS트랜지스터(M3)에 접속되고, 소스가 접지되어 있다. M5도 마찬가지로 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A5)을 개재하여 전원(Vdd)에 접속되고, 게이트가 MOS트랜지스터(M4)의 게이트에 접속되고, 소스가 접지되어 있다.

스위치(SW2)가 단자(T81)로부터 입력되는 클록펄스(W2)가 '1'일 때 온하고, 신호(W2)가 '0'일 때 오프하는 스위치이며, MOS트랜지스터로 구성되어 있다. C2는 MOS트랜지스터(M4)의 게이트 및 MOS트랜지스터(M5)의 게이트에서의 기생용량을 나타내고 있다.

n형 MOS 트랜지스터(M4)의 드레인은 단자(T91)에 접속되고, n형 MOS트랜지스터(M5)의 드레인은 단자(T101)에 접속되어 있다. 또 n형 MOS트랜지스터(M2)의 드레인과 n형 MOS트랜지스터(M3)의 드레인이 접속되어 있다.

다음에 도 1에서의 103은 스위치회로이고, 단자(T111 ~ T11n)에 입력되는 전류의 경로를 단자(T121 ~ T12n)로부터 입력되는 신호에 의하여 단자(13)또는 단자(14)로 전환하는 회로이고, 아날로그스위치(1041 ~ 1042, …,104n)로 구성되어 있다. 여기서 단자(T121 ~ T12n)에는 PN부호 발생기(6)(도 2)에서 출력되는 PN 부호가 인가된다.

도 5는 도 1에서의 아날로그스위치(1041)(1042 ~ 104n도 동일 구성)의 구성을 나타내는 도이다. 이 도에서 M20은 n형 MOS트랜지스터이고, 드레인이 단자(T111)에 접속되고, 소스가 단자(T131)에 접속되고, 게이트가 단자(T121)에 접속되어 있다. M211은 p형 MOS 트랜지스터이고, 드레인이 단자(T111)에 접속되고, 소스가 단자(T141)에 접속되고, 게이트가 상기한 단자(T121)에 접속되어 있다.

아날로그 스위치의 단자(T131)내지 단자(T13n)는 공통 접속되고, 도 1에 나타내는 T13에 접속된다. 또 아날로그 스위치의 단자(T141) 내지 단자(T14n)는 공통 접속되고, 도 1에 나타내는 T14에 접속된다.

다음에 도 1의 105는 전류가산기이고, 단자(T15)로 유입하는 전류와, 단자(T16)로 유입하는 전류를 반전 수단(106)으로 반전한 전류를 가산하고, 이 가산 결과를 출력 단자(T17)에 출력한다. 환언하면, 단자(T15)로 유입하는 전류에서 단자(T16)로 유입하는 전류를 감산하고, 그 결과를 출력 단자(T17)에 출력한다.

도 6은 도 1에서의 전류 가산기(105)의 구성예를 나타내는 도이다. 이 도에서 M30은 소스 접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A30)을 개재하여 전원(Vdd)에 접속됨과 동시에 단자(T16)에 접속되고, 게이트가 드레인과 접속되고, 소스가 접지되어 있다. M31은 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A31)을 개재하여 전원(Vdd)에 접속됨과 동시에 단자(T15)에 접속되고, 게이트가 MOS트랜지스터(M30)의 게이트에 접속되고, 소스가 접지되어 있다.

M32는 소스 접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A32)을 개재하여 전원(Vdd)과 접속됨과 동시에 단자(T15)에 접속되고, 게이트가 드레인에 접속되고, 소스가 접지되어 있다. M33은 소스 접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A33)을 개재하여 전원(Vdd)에 접속됨과 동시에 단자(T17)에 접속되고, 게이트가 n형 MOS트랜지터(M32)의 게이트에 접속되고, 소스가 접지되어 있다. 여기서 정전류원(A30 ~ A34)의 전류치는 동일하다. 또 상기한 MOS트랜지스터(M30, M31), 정전류원(A30, A31)에 의해 구성되는 회로, 또 MOS트랜지스터(M32, M33), 정전류원(A32, A33)으로 구성되는 회로는 각각 커런트미러회로를 구성하고 있다.

기본 구성으로서는 전류원(A30 과 A31)의 전류치는 같고, n형 MOS트랜지스터(M30 와 M31)와의 「게이트폭/게이트길이 비」는 같게 한다. 마찬가지로 전류원(A32와 A33)의 전류치는 같고, n형 MOS 트랜지스터(M32 와 M33)의 「게이트폭/게이트길이 비」는 같게 한다. 이와 같이 하면, 이하에 나타내는 동작이 행하여진다.

이와 같은 구성에서 현재, 단자(T16)로부터 유입하는 전류를 Im라 하면, 단자(T15)로부터 MOS트랜지스터(M31)로 유입하는 전류도 Im로 된다. 이 결과, 단자(T15)로부터 유입하는 전전류를 Ip라 하면, 단자(T15)로부터 MOS트랜지스터(M32)에 유입하는 전류는 Ip-Im으로 되고 따라서 출력 단자(T17)로부터 외부 방향으로 출력되는 전류(Iout)가 -(Ip-Im)으로 된다.

전류원(A30 과 A31)의 전류치, n형 트랜지스터(M30 과 M31)의 「게이트폭/게이트길이 비」, 전류원(A32 와 A33)의 전류치, n형 트랜지스터(M32 와 M33)의 「게이트폭/게이트길이 비」를 같게 하지 않은 경우, 출력 전류는 일반적으로 “-(αIp-βIm)”으로 된다. 여기서 α,β는 각 전류원의 전류치와 각 n형 MOS트랜지스터의 「게이트폭/게이트길이 비」에 따라 결정되는 값이다.

다음에 도 1의 107은 I/VC(Current/Voltage Converter)이고, 단자(T18)로부터 입력되는 전류치를 전압치로 변환하고, 단자(T19)에서 출력한다. 도 7은 이 I/VC107의 구성예를 나타내는 도이고, 이 도에서 OP2는 OP앰프, R2는 OP앰프(OP2)의 (-)단자와 출력단사이에 삽입된 저항이다.

상기에서는 전류원으로서 회로기호를 이용하여 설명하여 왔다. 실제의 회로에서는 도 14(a)및 14(b)에 나타내는 구성의 것을 이용할 수 있다. 도 14(a)는 도 4, 도 6, 도 11의 전류원을 포함하는 회로부분을 인출한 것이다. 이 도에서 M301은 n형 MOS트랜지스터이고, 소스가 접지되고, 게이트와 드레인이 접속되고, 또한 드레인이 전류원(A301)을 개재하여 전원(Vdd)에 접속되어 있다.

도 14(b)는 도 14(a)에 나타내는 전류원(A301)의 구체적인 회로를 나타내는 도이다. 이 도에서 M302는 n형 MOS트랜지스터이고, 도 14(a)에 나타내는 M301과 동일 구성으로 되어 있다. M303은 p형 MOS트랜지스터이고, 드레인이 M302의 드레인과 접속되고, 소스가 Vdd에 접속되어 있다. 이와 같은 구성에서 M303의 게이트에 적당한 전압(VEE)이 인가되면, p형 MOS트랜지스터(M303)은 전류원으로서 동작한다. 전류원의 전류(J)는 p형 MOS형 트랜지스터의 「게이트길이」, 「게이트폭/게이트길이 비」및 게이트전압으로 결정된다. 회로가 구성된 후 전류원의 전류(J)의 값을 제어하는 경우는 게이트전압(VEE)을 가변함으로써 제어가능하다.

다음에 도 1, 도 2 및 도 8을 참조하여 상기 일실시예의 동작의 설명을 행한다. 도 8은 스펙트럼 확산된 송신파의 복조처리를 나타내는 도이다. 먼저 도 2의 안테나(1)는 스펙트럼확산 변조되고, 또한 반송파에 실린 송신파를 수신한다. 수신한 도 8(a)에 나타내는 송신파에 관하여 도 9를 이용하여 설명한다. 도 9는 스펙트럼 확산 변조의 처리의 흐름을 설명하기 위한 파형도이다.

도 9에 나타내는 데이터패킷은 128칩으로 구성되어 있다. 먼저 도 9a에 나타내는 베이스 밴드 데이터'1'을 송신하는 경우, 도 9b에 나타내는 PN 부호와, 베이스 밴드 데이터'1'의 승산을 행한다.

여기서 PN 부호란 의사잡음 부호의 것을 말하고, 이 PN부호로서는 m계열 부호, Gold부호, 직교 m계열 부호, 직교 Gold부호, 월시함수로부터 생성되는 직교 부호등이 알려져 있다. 특히 직교 부호의 경우, 이하와 같은 특성을 가진다. 자기 상관함수는 위상차가 영일 때 상관치가 최대치가 된다. 또 상호 상관함수는 위상차가 영일 때 상관치가 영이 된다. 이와 같은 특징을 가지고 있기 때문에 직교 부호는 CDMA에서의 채널분할에 적합한 부호라고 할 수 있다. 본 실시예에 의한 상관기(5)에서는 스위치 매트릭스(103)에 가해지는 T121 내지 T12n의 신호에 의하여 어떠한 부호에 대해서도 상관 조작을 행할 수 있다.

그리고 이 승산 처리로 확산 변조된 도 9(c)의 신호와 도 9(e)에 나타내는 반송파를 승산처리함으로써 도 9(d)에 나타내는 스펙트럼 확산된 송신파가 얻어진다.

또 예를 들어 베이스 밴드 데이터 '0'을 송신하는 경우는 확산 변조된 데이터는 도 9(c)에 나타내는 파형에 대하여 역위상의 파형이 얻어진다. 그리고 이 도9(c)와 역위상의 파형과 도 9(e)에 나타내는 반송파와의 승산 처리가 행하여지고, 데이터'0'의 송신파가 작성된다.

다음에 도 2의 안테나(1)로부터 입력된 도 8(a)에 나타내는 송신파는 혼합기(2)에서 국부 발신기(3)가 출력하는 주파수의 신호와 혼합되고, 반송파와 상기 신호와의 차의 주파수인 IF(중간 주파수)신호가 된다. 그리고 캐리어 동기 검파기(4)에 의하여 이 IF신호가 검파되고, 도 9(b)에 나타내는 PN 부호와 베이스 밴드 데이터에 의거하는 신호로 변환된다. 그리고 이 캐리어 동기 검파기(4)의 출력 신호는 상관기(5)에 의하여 PN부호 발생기(6)의 발생하는 PN부호와 상관이 취하여진다. 여기서 PN 부호 발생기(6)가 출력하는 PN부호는 물론, 상기한 송신시에서의 PN부호와 동일하다.

다음에 도 1에 나타내는 상관기(5)의 동작을 상세하게 설명한다. 먼저 캐리어 동기 검파기(4)로부터 출력되는 확산변조된 데이터(도 8(b)참조)는 단자(T1)로부터 V/IC(101)에 입력되고, 이 V/IC(101)에 의하여 전류로 변환되고, CDF/F1021로 순차 출력된다. 그리고 이 V/IC(101)에서 출력된 전류 데이터는 클록펄스(W1 및 W2)에 의거하여 CDF/F1021 ~ CDF/F102n으로 순차 시프트되면서 판독된다.

여기서 도 4 및 도 10을 이용하여 CDF/F1021 ~ 102n의 동작을 상세하게 설명한다. 도 10은 CDF/F1021의 동작을 나타내는 타이밍챠트이고, 클록펄스(W2)는 클록펄스(W1)의 위상을 반전한 클록펄스이다. 일반적으로는 클록펄스(W1 과 W2)는 '1'의 상태가 오버랩하지 않은 상태로 되어 있으면 된다.

먼저 도 10에 나타내는 시각 t1보다 바로 전의 시점에서 V/IC(101)에서 CDF/F1021로 유입하는 전류가 도 10(c)에 나타내는 전류(Iin)였다고 한다. 이 전류(Iin)는 단자(T61)로부터 MOS트랜지스터(M1)의 드레인으로 입력되고, MOS트랜지스터(M1)에 흐르는 전류치는 정전류원(A1 ~ A5)의 전류치를 각각 j라 하면 「J + Iin」이 된다.

그리고 시각(t1)에서 도 10(a)에 나타내는 클록펄스(W1)가 '1'로 되고, 도 10(b)에 나타내는 클록펄스(W2)가 '0'이 되면, 스위치(SW1)(도 4)가 크로즈됨으로써 MOS트랜지스터(M1)의 게이트와 MOS트랜지스터(M2)의 게이트가 단락된다. 또 스위치(SW2)가 오픈이 되고, MOS트랜지스터(M3)의 게이트와, MOS트랜지스터(M4)의 게이트는 분리된 상태로 된다.

그리고 스위치(SW1)가 '1'이 되면, MOS트랜지스터(M1 과 M2)가 커런트미러회로를 구성하고, MOS트랜지스터(M2)에는 MOS트랜지스터(M1)과 동일 전류「J + Iin」가 흐른다. 이로써 MOS트랜지스터(M2)의 드레인측에서 MOS트랜지스터(M3)의 드레인측으로 흐르는 전류(Is)(도 4참조)는 Is=-Iin이 되고(도 10(d)참조), MOS트랜지스터(M3)의 전류가 「J-Iin」가 된다. 또 이때 MOS트랜지스터(M2)의 게이트/소스간의 기생 용량(C1)이 충전된다. 상기한 과정이 전류 샘플링의 과정이다.

다음에 시각 t2 에서 클록펄스(W1)가 '0', 클록펄스(W2)가 '1'이 되면, 스위치(SW1)가 오픈으로 되고, MOS트랜지스터(M1)의 게이트와 MOS트랜지스터(M2)의 게이트가 분리된 상태로 된다. 이때 MOS트랜지스터(M2)의 전류는 기생 용량(C1)에 의하여 유지되고, 따라서 전류(Is)의 값도 「-Iin」으로 유지된다. 이 과정이 전류 홀드의 과정이다.

한편, 시각(t2)에서 스위치(SW2)가 페쇄되면, MOS트랜지스터(M3)의 게이트와 MOS트랜지스터(M4및 M5)의 게이트는 단락된다. 이로써 MOS트랜지스터(M4및 M5)를 흐르는 전류는 MOS트랜지스터(M3)의 전류와 동일 전류「J-Iin」가 된다. 이 결과, 전류(Iout)(도4)는 도 10(e)에 나타내는 바와 같이 전류(Iin)로 되고 이 전류(Iout)가 단자(T91)로부터 출력된다. 단자(T(101))로부터 출력되는 전류도 동일하다. 또 이때 MOS트랜지스터(M4,M5)의 게이트/소스간의 기생 용량(C2)이 충전된다.

다음에 시각(t3)에서 클록펄스(W1)가 '1', 클록펄스(W2)가 '0'이 되면, 다음 전류데이터가 샘플홀드회로(SHI)에 판독된다. 또 이때 스위치(SW2)가 '0'이 되나, 출력전류(Iout)는 기생 용량(C2)에 의하여 유지된다.

상기한 샘플링과 유지와의 처리가 순차 행하여지고, 이로써 단자(T1)에 입력된 PN부호의 각 칩치에 대응하는 전류치가 CDF/F1021 ~ 102n에 순차 세트된다.

다음에 CDF/F1021 ~ 102n으로부터 각각 출력된 전류는 스위치회로(103)에 의하여 전류가산기(105)의 단자(T15)또는 단자(T16)에 모인다. 즉 전류가산이 행하여진다.

현재 예를 들어 CDF/F의 수가 10이고, PN부호가 '1111110000'이었다고 하면, CDF/F1021 ~ 1026의 출력전류가 스위치회로(103)를 개재하여 단자(T15)에 유입하고, CDF/F1027 ~ 10210의 출력전류가 스위치회로(103)를 개재하여 단자(T16)로 유입한다. 따라서 단자(T15)에는 CDF/F1021 ~ 1026의 각 출력전류의 합의 전류가 유입하고, 단자(T16)에는 CDF/F1027 ~ 10210의 각 출력전류의 합의 전류가 유입한다.

그리고 전류가산기(105)에서 단자(T15)의 전류와, 단자(T16)의 전류를 반전한 전류가 가산되고, 그 결과가 단자(T17)로부터 출력된다. 따라서 상기의 예에 의하면, CDF/F1021 ~10210에 PN부호와 동일 전류 데이터'1111110000'가 세트되었을 때 전류가산기(105)의 출력전류가 피크치가 되고(도 8(c)참조), 따라서 I/VC107에서 피크전압이 출력된다.

즉 도 1의 상관기(5)는 PN부호 발생기(6)(도 2)로부터 출력되어 있는 PN부호와 동위상의 데이터가 CDF/F1021 ~ 102n에 세트되었을 때 정의 피크치를 출력하고, 역위상의 데이터가 세트되었을 때 부의 피크치를 출력한다. 즉 PN확산 변조된 베이스 밴드 데이터'1'가 CDF/F1021 ~ 102n에 의하여 수신되었을 때 정의 피크를 출력하고, '0'일 때 부의 피크를 출력한다. 그리고 이 피크치가 복조기(7)(도 2)에서 적분되고, 원래의 베이스 밴드 데이터로 되돌아간다.

(2) 상기 실시예의 효과

상기한 실시예에 의한 전류가산형 상관기(5)는 종래의 Si프로세스를 이용한 CMOS·LSI·디지탈 매치드 필터에 비교하여 회로의 간략화, 고속화, 저소비전력화의 점에서 현저한 효과를 얻을 수 있다. 이하 컴퓨터 시뮬레이션에 의거하는 양자의 비교결과를 나타낸다.

CMOS·LSI·디지탈 전류가산형

매치드 필터 상관기

(128칩·7비트) (128칩· S/N40dB)

(1)트랜지스터수 가산부 75,770 8^*1

지연부 50,176 3,584^*2

합계 125,946 3,592

(2)최고 동작 주파수 100MHz 4.46GHz

(3)소비전력 180mW(100MHz) 202mW(4.46GHz)

*1가산부…전류 가산기(105)

*2지연부…CDF/F1021 ~ 102n 및 스위치회로(103)

여기서 CMOS·LSI디지탈 매치드 필터에 관하여 (128칩·7비트)란 PN부호의 부호길이가 128칩이고, CMOS디지탈 매치드 필터 전단의 A/D컨버터의 양자화 비트수가 7비트인 것을 의미한다. 샘플링은 더블 샘플링으로 하고 있다. 즉 칩레이트의 2배의 주파수로 매치드 필터로의 입력신호를 샘플링하고 있다. CMOS·LSI디지탈 매치드 필터의 최고 동작 주파수는 100MHz였다.

이것은 칩레이트로서 50Mcps(mega chip persecond)의 수신 신호의 상관 조작을 할 수 있음을 의미한다. CMOS·LSI디지탈 매치드 필터의 소비 전력은 전원 전압1.8V, 100MHz의 클록으로 동작시켰을 때의 소비 전력이다. 소비 전력은 동작 클록주파수에 비례하여 증가한다. 또한 여기서 나타낸 최고 동작 주파수 및 소비 전력은 디자인룰 0.2㎛의 CMOS프로세스를 이용하였을 때의 회로의 값이다.

여기서 전류가산형 상관기에 관하여(128칩·S/N 40dB)란 PN부호의 부호길이가 128칩임을 의미한다. 샘플링은 더블 샘플링으로 하고 있다. 즉 칩레이트의 2배의 주파수에서 매치드 필터로의 입력신호를 샘플링하고 있다. 전류가산형 상관기의 최고동작 주파수는 4.46GHz였다. 이것은 회로의 커트오프 주파수이고, 최고동작 클록 주파수에 상당한다.

더블샘플링이기 때문에 최대 동작 칩레이트는 4.46GHz의 절반인 2.23Gcps가 된다. 칩레이트로서 50Mcps(mega chip per second)의 수신신호의 상관 조작을 할 수 있음을 의미한다. 전류 가산형 상관기의 경우, 소비 전력은 상관기의 동작 클록 주파수에 의존하지 않은 일정치이다. 여기서 동작 주파수 및 소비 전력은 디자인룰 0.2㎛의 CMOS프로세스를 이용하여 동작 전원전압을 1.0V로 하였을 때의 값이다.

이와 같이 상기 실시예에 의한 상관기는 종래의 CMOS·LSI·매치드 필터에 비교하여 먼저 트랜지스터수를 대폭 줄일 수 있다. 이 결과, LSI작성시에서 LSI의 칩면적을 작게 할 수 있고 가격을 저렴하게 할 수 있다. 또 종래의 매치드 필터는 특히 가산부에 많은 트랜지스터가 필요하며, 이 때문에 동작 속도가 100MHz까지밖에 얻을 수 없고, RF, IF대의 매칭이 불가능하다. 이것에 대하여 상기 실시에의 상관기는 전류 가산을 이용하고 있기 때문에 가산부의 회로가 극히 간단하며, 이 결과, 4.46GHz라는 빠른 동작 속도를 얻을 수 있고, 이로써 RF, IF대의 매칭을 취하는 것이 가능하게 된다.

또 종래의 매치드 필터는 동작 주파수가 높아질수록 소비 전력이 커진다. 이 때문에 가령 1GHz의 클록 주파수로 동작하였다고 하면 소비 전력이 1.8W이나 된다. 이것에 대하여 상기 실시예의 상관기는 전류 가산을 이용하고 있기 때문에 주파수에 의하여 소비 전력이 변하는 일이 없고 4GHz이상에서 동작시켜도 200mW의 전력 소비로 충분한 이점이 있다. 또한 상기 실시예에 의한 상관기는 LSI화하는 경우, 통상의 스탠다드 LSI프로세스로 작성할 수 있는 이점도 있다.

스위치드 커패시턴스를 이용한 아날로그 매치드 필터에서는 매우 엄밀한 값을 가지는 용량을 LSI프로세스에 도입하지 않으면 안되나, 본 전류가산형 매치드 필터에서는 소위 ASIC벤더가 통상 공급되고 있는 스탠더드 Si프로세스를 이용하여 모든 회로를 구성할 수 있다.

(3) 다른 실시예

도 11은 도 1에서의 CDF/F1021 ~ 102n의 다른 구성예를 나타내는 회로도이다. 이 도에서 M50은 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A51)을 개재하여 전원(Vdd)에 접속되고, 게이트가 스위치(SW12)를 개재하여 드레인에 접속되어 있다. n형 MOS트랜지스터(M50)의 드레인은 스위치(SW11)를 개재하여 단자(T61)에 접속되어 있다.

M51은 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A52)을 개재하여 전원(Vdd)에 접속되고, 게이트가 스위치(SW22)를 개재하여 드레인에 접속되어 있다. n형 MOS트랜지스터(M51)의 드레인은 스위치(SW21)를 개재하여 n형 MOS트랜지스터(M50)의 드레인에 접속됨과 동시에 단자(T91)에 접속되어 있다.

M52는 소스접지의 n형 MOS트랜지스터이고, 드레인이 정전류원(A53)을 개재하여 전원(Vdd)에 접속되고, 게이트가 n형 MOS트랜지스터(M51)의 게이트에 접속되어 있다. n형 MOS트랜지스터의 드레인은 단자(T(101))에 접속되어 있다.

다음에 도 11에 나타내는 CDF/F의 동작을 도 13을 참조하여 설명한다. 또한 정전류원(A51 ~ A53)의 전류를 J라 한다. 먼저 시각(t1)에서 도 13(a)에 나타내는 클록 펄스(W1)가 '1'이 되고, 도 13(b)에 나타내는 클록 펄스(W2)가 '0'이 되면, 스위치(SW11)와 스위치(SW12)가 크로즈되어 단자(T61)로부터 입력되는 도 13(c)에 나타내는 전류(Iin)가 n형 MOS트랜지스터(M50)의 드레인에 공급된다.

그리고 n형 MOS트랜지스터(M50)에 흐르는 전류는 정전류원(A51)의 공급하는 전류와, 전류(Iin)의 합계 전류「J + Iin」으로 된다.

다음에 시각(t2)에서 클록펄스(W1)가 '0'이 되고, 클록펄스(W2)가 '1'이 되면, 스위치(SW11, SW12)가 오픈, 스위치(SW21, SW22)가 크로즈된다.

이때 n형 MOS트랜지스터(M50)의 게이트/소스간 기생 용량에 의하여 트랜지스터(M50)의 전류는 「J + Iin」로 유지되어 있다. 따라서 Is는 「-Iin」이 된다. 그 결과, MOS트랜지스터(M51)의 전류는 「J - Iin」이 된다. 이 결과, MOS트랜지스터(M51)의 전류는 「J - Iin」가 된다. MOS트랜지스터(M52)의 전류도 마찬가지로 「J - Iin」이 된다.

다음에 시각(t3)에서 클록펄스(W1)가 '1' W2가 '0'이 되면, 다시 스위치(SW11, SW12)가 크로즈되고, 스위치(SW21, SW22)가 오픈이 된다. 이때 MOS트랜지스터(M51 및 M52)의 전류「J - Iin」는 그 게이트/소스간의 기생 용량에 의하여 유지되고, 이 결과, 정전류원(A52)에서 단자(T91)로 전류(Iout)로서 전류(Iin)가 흐른다. 또 이때 MOS트랜지스터(M52)의 드레인에서 단자(T101)에도 동일하게 전(Iin)가 흐른다.

상기한 도 11의 회로에 의하면, 상기한 도 4의 회로에 비교하여 정전류원의 수를 줄일 수 있다.

도 12는 본 발명의 다른 실시예에 의한 부호 분할 다중 통신장치(수신측)의 구성을 나타내는 블록도이다. 이 도에서 201은 안테나이고, 도시 생략한 송신기로부터의 송신파를 수신한다. 202는 혼합기이고, 수신한 송신파와, 국부 발진기(3)의 발진하는 신호파를 혼합하고, IF신호를 출력한다. 204는 도 1에 나타내는 상관기(5)와 동일하게 구성된 상관기이고, 프로그라머블한 PN부호 발생기(205)의 발생하는 PN부호와, IF신호와의 상관을 취하고, 상관신호를 출력한다. 206은 복조기이고, 입력된 상관 신호를 기초로 베이스 밴드 신호를 재생한다.

또한 도 2에 나타내는 상관기(5)를 M개 병렬로 설치하고, 단자(T1)전에 양자화 비트수가 M비트의 A/D컨버터를 접속하고, 단자(T19)의 뒤에 M비트D/A컨버터를 접속함으로써 디지탈 상관기로서 구성하는 것도 가능하다.

도 12에 나타내는 바와 같이 IF(Intermediate Freqency)대에서 이용할 때는 이하와 같이 설계를 한다. 문제는 CDF/F 의 수와 동작 클록주파수이다. IF주파수를 fIF, 칩길이를 N, 칩레이트를Cchip, 샘플링계수를 Ms라 하면,

[CDF/F의 수]=(N×fIF×Ms)÷C chip

로 주어진다. 여기서 샘플링 계수(Ms)는 더블 샘플링시는 2가 된다. IF주파수(fIF)를 200MHz, 칩길이(N)를 128, 칩레이트(Cchip)를 50Mcps로서 더블 샘플링(Ms=2)으로 하면, CDF/F의 수는

(128×200[MHz]×2)÷[Mcps]=1024

가 된다.

이 경우, 샘플링 주파수는 더블 샘플링이기 때문에 200MHz의 2배인 400MHz로서 샘플링할 필요가 있다. 본 발명에 의한 전류 가산형 상관기의 최고 동작 블록주파수는 각 CDF/F의 동작 속도로 율속된다. 가산 회로는 CDF/F의 단수가 증가하여도 동작 주파수에 영향을 주지 않는다. 따라서 상기와 같이 CDF/F의 수가 1024로 증가하여도 4.46GHz까지의 고속 동작이 가능하다. 따라서 400MHz에서의 샘플링은 충분히 가능하다. 한편, 종래의 CMOS·LSI디지탈 매치드 필터에서는 가령 0.2㎛프로세스를 이용하여도 가산 회로에서 속도가 율속하고, 100MHz정도에서 밖에 샘플링할 수 없다.

이상 설명한 바와 같이 본 발명에 의하면, 다음의 효과를 얻을 수 있다.

(1) 긴 확산부호에 대응할 수 있다.

(2) 확산 부호의 변경을 용이하게 행할 수 있고, 프로그래머빌리티가 우수하다.

(3) 동작 속도가 빠르고, RF, IF대에서도 동작시킬 수 있다.

(4) 소비 전력이 적어 휴대용 단말로서 적합하다.

(5) LSI화할 경우에 특별 프로세스를 필요로 하지 않고, 스탠더드 Si프로세스에 의해 LSI를 제조할 수 있다.

Claims

전파를 수신하여 전기 신호로 변환하는 수신 수단과,

상기 전기 신호를 전류 신호로 변환하는 전압·전류 변화수단과,

상기 전류신호를 클록펄스의 타이밍으로 순차 판독하는 전류 지연수단과,

상기 전류 지연수단의 각 출력 전류를 확산 부호에 따라 가감산하는 가감산 수단과,

상기 가감산 수단의 출력에 의거하여 송신신호를 재생하는 재생수단을 구비하여 이루어지는 부호분할 다중 통신장치.
제 1항에 있어서,

상기 수신 수단은 상기 전파를 수신하고, 상기 수신한 신호를 중간 주파수의 신호로 변환하는 것을 특징으로 하는 부호분할 다중 통신장치.
제 1항에 있어서,

상기 수신 수단은 상기 전파를 수신하고, 상기 수신한 전파를 베이스 밴드신호로 변환하는 것을 특징으로 하는 부호분할 다중 통신장치.
제 1항에 있어서,

상기 전류 지연수단은 상기 확산부호의 칩수의 2배수인 전류플립플롭으로 구성되어 있는 것을 특징으로 하는 부호분할 다중 통신장치.
제 4항에 있어서,

상기 전류 플립플롭은 입력 전류를 제 1클록펄스의 스타트업에서 샘플링하고, 상기 제 1클록펄스의 스타트업 하강에서 홀드하는 제 1샘플링/홀드회로와 입력전류를 제 2클록펄스의 스타트업에서 샘플링하고, 상기 제 2클록펄스의 하강에서 홀드하는 제 2샘플/홀드회로를 시리얼접속하여 구성되는 것을 특징으로 하는 부호분할 다중 통신장치.
제 1항에 있어서,

상기 가감산 수단은 상기 확산 부호를 출력하는 확산 부호 출력수단과, 상기 확산 부호 출력수단의 출력에 의거하여 상기 전류 지연수단의 각 출력을 각각 제 1 또는 제 2전류 경로에 접속하여 전류가산을 행하는 스위치수단과, 상기 제 1전류 경로의 전류로부터 상기 제 2전류경로의 전류를 감산하는 감산수단으로 이루어지는 부호분할 다중 통신장치.
제 6항에 있어서,

상기 감산수단은 제 1, 제 2의 커런트미러회로를 시리얼접속하고, 상기 제 1커런트미러회로의 입력단에 상기 제 2전류 경로의 전류를 공급하고, 상기 제 1커런트미러회로의 출력단 및 상기 제 2커런트미러회로의 입력단에 상기 제 1전류 경로의 전류를 공급하고, 상기 제 2커런트미러회로의 출력단에서 출력을 얻는 것을 특징으로 하는 부호분할 다중 통신장치.
제 1항에 있어서,

상기 재생수단은 상기 가감산 수단의 출력을 전압신호로 변환하는 전류·전압변환기와, 상기 전류·전압변환기의 출력을 적분하여 송신신호를 재생하는 복조기로 이루어지는 것을 특징으로 하는 부호분할 다중 통신장치.