CN112436915A - 一种sysref建立时间及保持时间的检测系统 - Google Patents

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Abstract

本发明公开了一种SYSREF建立时间及保持时间的检测系统，本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步。

Description

一种SYSREF建立时间及保持时间的检测系统
技术领域
本发明涉及一种SYSREF建立时间及保持时间的检测系统，属于高速数模混合集成电路技术领域。
背景技术
在通信系统中，通常需要使用波束成形技术来获得更好的系统灵敏度和信号选择性，这就导致信号链路数量大大增加，并需要在各个信号链路之间实现同步，特别是要求信号链路中的模数转换器（ADC）和数模转换器（DAC）的同步。用于高速ADC和高速DAC的JESD204B串行化接口相对于低电压差分信号（LVDS）接口来说，不需要位同步和帧同步时钟，通过缩减器件引脚数目简化了链路间的同步过程，可以获得较高的链路集成度。
大部分采用JESD204B标准协议的ADC和DAC都支持子类1实现数据转换器的同步，但是这需要保证SYSREF满足建立时间和保持时间要求。
发明内容
本发明提供了一种SYSREF建立时间及保持时间的检测系统，解决了背景技术中披露的问题。
为了解决上述技术问题，本发明所采用的技术方案是：
一种SYSREF建立时间及保持时间的检测系统，包括延时单元、相位检测单元和逻辑编码单元；
延时单元：接收LVDS电平的SYSREF，根据逻辑编码单元输出的上一时刻延时量，对SYSREF进行延时处理；
相位检测单元：检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号；
逻辑编码单元：根据相位差异对应的数字信号，编码生成当前时刻的延时量。
延时单元包括时钟接收机和数控延时单元；
时钟接收机：接收并转换处理LVDS电平的SYSREF；
数控延时单元：根据逻辑编码单元输出的上一时刻延时量，对转换处理的SYSREF进行延时处理。
延时单元还包括第一边沿触发器；第一边沿触发器：根据系统提供的边沿触发控制信号，将延时处理后的SYSREF传输给相位检测单元。
相位检测单元包括时间数字转换器；时间数字转换器：接收延时处理后的SYSREF和系统时钟，检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号。
相位检测单元还包括毛刺消除电路；毛刺消除电路：将相位差异对应的数字信号，整形成稳定的数字信号。
相位检测单元还包括第二边沿触发器；第二边沿触发器：根据系统提供的边沿触发控制信号，将系统时钟传输给时间数字转换器。
逻辑编码单元根据相位差异对应的数字信号，编码生成SYSREF相位状态指示信号。
逻辑编码单元为逐次逼近逻辑控制器。
本发明所达到的有益效果：1、本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步；2、本发明为系统设计提供了SYSREF相位状态指示，增加了系统设计的灵活性。
附图说明
图1为本发明的结构示意图；
图2（a）为SYSREF时序图；
图2（b）为TDC编码图
图3为逻辑控制流程。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如图1所示，一种SYSREF建立时间及保持时间的检测系统，包括延时单元、相位检测单元和逻辑编码单元。
各单元的功能如下：
延时单元：接收LVDS电平的SYSREF，根据逻辑编码单元输出的上一时刻延时量，对SYSREF进行延时处理。
延时单元包括时钟接收机、数控延时单元和第一边沿触发器。
时钟接收机：接收LVDS电平的SYSREF，将SYSREF转换为单端CMOS电平信号。
数控延时单元：根据逻辑编码单元输出的上一时刻延时量，对转换处理的SYSREF进行延时处理。
第一边沿触发器：根据系统提供的边沿触发控制信号，将延时处理后的SYSREF传输给相位检测单元。
相位检测单元：检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成稳定的数字信号。
相位检测单元包括第二边沿触发器、时间数字转换器和毛刺消除电路；
第二边沿触发器：根据系统提供的边沿触发控制信号，将系统时钟传输给时间数字转换器。
时间数字转换器：接收延时处理后的SYSREF和系统时钟，检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号。
毛刺消除电路：将相位差异对应的数字信号，整形成稳定的数字信号（即图中的TDC_ CODE）。
逻辑编码单元：根据相位差异对应的稳定数字信号，编码生成当前时刻的延时量（即图中的DLY_CODE）和SYSREF相位状态指示信号（即图中的SYSREF_STATUS）。
逻辑编码单元采用逐次逼近逻辑控制器，其内部集成了一个控制状态机，按照预先设计的算法，精确控制数控延时单元的延时量。
上述系统具体的连接结构如下：
时钟接收机接入LVDS电平的SYSREF，即连接LVDS电平的差分正、负端，时钟接收机的输出端连接数控延时单元的输入端，数控延时单元的输出端连接第一边沿触发器（即图中的XOR1）的输入端，第一边沿触发器的边沿触发控制信号ES1由系统提供，第二边沿触发器（即图中的XOR0）的输入端接入系统时钟CLK_SYS，第二边沿触发器的边沿触发控制信号ES0由系统提供，第二边沿触发器的输出端连接时间数字转换器（即图中的TDC）的时钟输入端，时间数字转换器的数字量输出端连接毛刺消除电路（即图中的DFF1）的数字量输入端，时间数字转换器的延时线输入端连接第一边沿触发器的输出端，时间数字转换器的延时线输出端连接毛刺消除电路的时钟输人端，毛刺消除电路的输出端连接逻辑编码单元的输入端，逻辑编码单元的延时量输出端连接数控延时单元的控制端，逻辑编码单元的指示信号输出端输出SYSREF相位状态指示信号。
JESD204B协议要求SYSREF为低速信号，可以是单脉冲或连续或间隙周期信号，建立和保持时间要求如图2（a）所示。对于周期信号，其频率必须等于LFMC（本地多帧时钟）频率或者是LFMC频率的一个整数分频，因此SYSREF的周期也是系统时钟CLK_SYS的整数倍。
以一个系统时钟周期宽度的脉宽为例，如图2（b）所示，以31位TDC为例，设定TDC范围为一个系统时钟周期。在区间（I），TDC_CODE对应0x00~0x07H，建立时间可能会不满足；在区间（II），建立时间和保持时间满足要求，且是最佳保持时间区间，此时TDC_CODE对应编码为0x08~0x0FH；在区间（III），TDC_CODE对应编码为0x10~0x17H，建立时间和保持时间满足要求，且是最佳建立时间区间；在区间（IV），可能存在保持时间不满足，对应TDC_CODE为0x18~0x1FH。
逻辑编码单元的两路输出分别为接到数控延时单元的延时量DLY_CODE和送给系统的状态指示信号SYSREF_STATUS。如图3所示，DLY_CODE的初始值设为0x80H，根据TDC_CODE的值，确定DLY_CODE的值。如果TDC检测到SYSREF和CLK_SYS对应的相位关系处于区间（I），说明SYSREF相位滞后，减小数控延迟单元的延时量；当TDC_CODE大于等于0x08H时，调节结束；若TDC检测到SYSREF和CLK_SYS对应的相位关系处于区间（IV），那么说明SYSREF相位超前，需要增加数控延迟单元的延时量；当TDC_CODE小于等于0x17H时，数控延时单元调节结束。如果TDC_CODE的值在0x08~0x17H范围，说明SYSREF和CLK_SYS对应的相位关系处于区间（II）（III），此时建立及保持时间满足时序要求，数控延时单元不做调节。
本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步；同时本发明为系统设计提供了SYSREF相位状态指示，增加了系统设计的灵活性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (8)

1.一种SYSREF建立时间及保持时间的检测系统，其特征在于：包括延时单元、相位检测单元和逻辑编码单元；
延时单元：接收LVDS电平的SYSREF，根据逻辑编码单元输出的上一时刻延时量，对SYSREF进行延时处理；
相位检测单元：检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号；
逻辑编码单元：根据相位差异对应的数字信号，编码生成当前时刻的延时量。
2.根据权利要求1所述的一种SYSREF建立时间及保持时间的检测系统，其特征在于：延时单元包括时钟接收机和数控延时单元；
时钟接收机：接收并转换处理LVDS电平的SYSREF；
数控延时单元：根据逻辑编码单元输出的上一时刻延时量，对转换处理的SYSREF进行延时处理。
3.根据权利要求2所述的一种SYSREF建立时间及保持时间的检测系统，其特征在于：延时单元还包括第一边沿触发器；第一边沿触发器：根据系统提供的边沿触发控制信号，将延时处理后的SYSREF传输给相位检测单元。
4.根据权利要求1或3所述的一种SYSREF建立时间及保持时间的检测系统，其特征在于：相位检测单元包括时间数字转换器；时间数字转换器：接收延时处理后的SYSREF和系统时钟，检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号。
5.根据权利要求4所述的一种SYSREF建立时间及保持时间的检测系统，其特征在于：相位检测单元还包括毛刺消除电路；毛刺消除电路：将相位差异对应的数字信号，整形成稳定的数字信号。
6.根据权利要求4所述的一种SYSREF建立时间及保持时间的检测系统，其特征在于：相位检测单元还包括第二边沿触发器；第二边沿触发器：根据系统提供的边沿触发控制信号，将系统时钟传输给时间数字转换器。
7.根据权利要求1所述的一种YSREF建立时间及保持时间的检测系统，其特征在于：逻辑编码单元根据相位差异对应的数字信号，编码生成SYSREF相位状态指示信号。
8.根据权利要求1或7所述的一种YSREF建立时间及保持时间的检测系统，其特征在于：逻辑编码单元为逐次逼近逻辑控制器。
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