KR20140035429A

KR20140035429A - 다중채널 아날로그 디지털 변환 장치 및 이를 이용하는 방법

Info

Publication number: KR20140035429A
Application number: KR1020137034046A
Authority: KR
Inventors: 안드리아 패니가다; 조지 그릴로; 다니엘 미참
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2011-06-07
Filing date: 2012-06-07
Publication date: 2014-03-21
Also published as: US8643522B2; CN103718465B; CN103718465A; EP2719080A1; WO2012170637A1; US20130002460A1; KR101922018B1

Abstract

본 발명의 시스템은 복수의 아날로그 입력 신호들을 수신하는 샘플 및 홀드 회로; 각각의 아날로그 입력들을 디지털 신호로 변환하는 아날로그 디지털 변환기; 및 상기 아날로그 디지털 변환기를 위해 부분 지연 회복을 구현하도록 구성된 프로세서를 포함한다. 일부 실시예들에서, 상기 부분 지연 회복은 복수의 아날로그 입력 신호들 각각을 소정의 순서로 디지털 버전으로 변환하고; 각각의 디지털 버전을 소정의 순서로 업샘플링하고; 각각의 업샘플링된 값을 소정의 순서로 디지털적으로 필터링하고; 그리고 각각의 필터링된 값을 소정의 순서로 다운샘플링하는 것을 포함한다.

Description

다중채널 아날로그 디지털 변환 장치 및 이를 이용하는 방법{MULTICHANNEL ANALOG TO DIGITAL CONVERTER APPARATUS AND METHOD FOR USING}

본 발명은 "다중채널 아날로그 디지털 변환 장치 및 이를 이용하는 방법"이란 발명의 명칭으로 2011년 6월 7일 출원된 미국 가 특허출원 61/494,386의 우선권 이익을 주장하고, 상기 가 특허출원은 여기에 전체가 기재된 것 처럼 그 전체를 참조함으로써 통합된다.

본 발명은 일반적으로 아날로그 디지털 변환기들에 관한 것으로 특히 다중채널 변환기들에 관한 것이다.

예를 들어 통신 장치, 기기장치 및 의료 장비와 같은 많은 전자 시스템들은 많은 신호들이 병렬로 그리고 동시에 수신 및 송신 처리될 수 있도록 단일 디바이스에 다수의 데이터 채널들을 내장하고 있다.

예를 들어, 다중 입출력(MIMO)이라고 칭하는 기술을 이용하는 일부의 라디오 시스템들은 통신 성능을 개선하기 위해 그 송신기 및 수신기 모두에 다중의 안테나들을 이용한다. 수신 안테나들과 송신 안테나들 사이의 신호 처리는 다중 신호들에 대해 병렬로 수행된다.

또 하나의 예에 있어서, 의료용 응용기기들을 위한 초음파 시스템은 512 개의 센서들로부터 인체의 신호들을 수집한 다음, 상기 센서들에 의해 수신된 정보를 처리하고 조합하여 조직과 기관들의 영상을 개선한다.

이러한 시스템들에서의 키 블록은 아날로그 디지털 변환기(ADC)이다. ADC의 목적은 아날로그 신호의 디지털 버전을 제공하는 것이다. 전형적인 다중 채널 수신기에서, 각각의 아날로그 신호가 ADC에 의해 디지털 포맷으로 변환된다.

예를 들어, 도 1을 참조하면, 4채널 수신기는 4개의 ADC들(102n)을 갖는다. 이러한 배치는 몇 가지 제한을 갖는다. 예를 들어,

제조 과정의 차이들로 인한 물리적으로 다른 ADC들(102) 사이의 부정합은 디지털 신호 처리("DSP") 블록에서의 후 처리의 정확성에 영향을 미칠 수 있다.

다른 ADC들(102n) 사이의 클럭 분포(106)는 균형되기 어려울 수 있다. 어떤 클럭 스큐(clock skew)는 다른 채널들의 샘플링 순간들에서 채널들 사이의 무작위 오프셋들을 유발할 수 있다. 동기 샘플링이 필요한 시스템들에서, 클럭 경로 부정합은 성능을 제한할 수 있다.

n 채널 시스템의 전력 소모는 때로 단일 ADC의 전력 소모의 적어도 n배가 된다.

n개의 ADC들(102n)이 동일 실리콘 내에 집적되어 하나의 ADC의 시험 수율이 100% 이하가 되면, 시스템의 수율은 pn(불량 개수)으로 저감되게 된다.

ADC의 프론트 엔드 회로는 때로 샘플 및 홀드(S&H) 회로라고 하는 블록을 포함한다. S&H의 기능은 이산 시간 아날로그 양들의 아날로그 신호를 샘플링하는 것이다. ADC의 나머지는 이러한 이산 시간 아날로그 샘플들을 이산 레벨들로 양자화한다. 그 다음에 디지털 코드 예를 들어, 이진수, 서모미터 또는 동등의 것이 각 양자화 레벨과 관련되어 진다.

도 2는 전형적인 샘플 및 홀드 기능의 예이다. 아날로그 입력(202)은 샘플링 클럭(206)에 응답하여 턴온(폐쇄) 또는 턴오프(개방)될 수 있는 스위치(208)를 통해 커패시터(204)에 접속된다. 스위치(208)가 온되는 경우, 아날로그 입력(202)은 커패시터(204)를 충전시키지만(또는 환언하면 커패시터는 입력을 샘플링한다), 스위치(208)가 턴오프되자 마자 커패시터(204)는 입력으로부터 분리되어 입력(202)에 의해 제공된 전하를 유지한다. ADC는 후에 출력 단자(210)에 전기적으로 접속될 수 있으며, 유지된 전하를 디지털 값으로 변환한다.

도 3은 다중 ADC들의 전형적인 종래 기술의 다른 예를 도시한다. 도시한 바와 같이, 단일 ADC(302)는 샘플 클럭(305)을 받으며 아날로그 입력들(308) 사이의 스위치들(304)은 샘플 클럭(305)에 응답한다. 그 결과의 디지털 출력은 1-2-3-4-1-2-3-4-1-2이고, DSP(304)에 제공된다.

그러나 이러한 시스템들은 클럭 스큐 및 다른 문제들이 그들의 저 변환율들에서 심각하지 않은 저 대역폭 시스템들에만 유용할 수 있다.

단일 ADC를 이용하면서 전술한 문제들을 최소화하는 ADC 시스템이 필요하다.

종래 기술의 이들 및 기타 결점들은 본 발명의 실시예들에 따른 시스템 및 방법에 의해 대부분 해소된다. 청구한 실시예들에 따른 시스템은 복수의 아날로그 입력 신호들을 수신하는 샘플 및 홀드 회로; 각각의 아날로그 입력들을 디지털 신호로 변환하는 아날로그 디지털 변환기; 및 상기 아날로그 디지털 변환기를 위해 부분 지연 회복을 구현하도록 구성된 프로세서를 포함한다. 일부 실시예들에서, 상기 부분 지연 회복은 복수의 아날로그 입력 신호들 각각을 소정의 순서로 디지털 버전으로 변환하고; 각각의 디지털 버전을 소정의 순서로 업샘플링하고; 각각의 업샘플링된 값을 소정의 순서로 디지털적으로 필터링하고; 및 각각의 필터링된 값을 소정의 순서로 다운샘플링하는 것을 포함한다.

실시예들에 따른 샘플 및 홀드 회로를 포함하는 다중채널 아날로그 디지털 변환기를 제어하기 위한 컴퓨터에 의해 구현되는 방법으로서, 상기 아날로그 디지털 변환기는 상기 샘플 및 홀드 회로가, 복수의 아날로그 신호들을 소정의 순서로 샘플링하는 단계; 각 아날로그 신호를 소정의 순서로 디지털 버전으로 변환하는 단계; 각각의 디지털 버전을 소정의 순서로 업샘플링하는 단계; 각각의 업샘플링된 값들을 소정의 순서로 디지털적으로 필터링하는 단계; 및 각각의 필터링된 값을 소정의 순서로 다운샘플링하는 단계를 포함한다.

일부 실시예들에 따른 컴퓨터 프로그램 제품은 다중채널 아날로그 디지털 변환기를 위해 부분 지연 회복을 구현하도록 실행가능한 프로그램 명령들을 전달하는 적어도 하나의 실체 컴퓨터 판독가능 매체를 포함하고, 상기 아날로그 디지털 변환기는 샘플 및 홀드 회로를 포함한다. 일부 실시예들에서, 상기 명령들은 상기 명령들은 아날로그 입력 신호들을 샘플링하고 변환하는 순서에 대응하여 소정의 순서로 복수의 아날로그 신호들의 각각의 디지털 버전을 업샘플링하는 단계; 각각의 업샘플링된 값을 소정의 순서로 디지털적으로 필터링하는 단계; 및 각각의 필터링된 값을 소정의 순서로 다운샘플링하는 단계를 구현하도록 실행가능하다.

본 발명에 의하면, 단일 ADC를 이용하면서 종래의 문제들을 최소화하는 ADC 시스템이 제공된다.

도 1은 종래 기술에 따른 복수의 ADC 회로들을 갖는 전형적인 다중채널 ADC 회로이다.
도 2는 종래 기술에 따른 전형적인 샘플 및 홀드 회로이다.
도 3은 종래 기술에 따른 ADC에 전기적으로 접속된 전형적인 샘플 및 홀드 회로이다.
도 4는 본 발명의 개념에 따른 일례의 다중채널 ADC이다.
도 5는 도 4의 ADC와 관련된 본 발명의 개념에 따른 일례의 구동 신호 타이밍 도이다.
도 6은 본 개시의 발명의 개념에 따른 방법의 흐름도이다.

본 발명은 첨부 도면을 참조하면 보다 잘 이해될 수 있을 것이며, 그 여러 가지 목적들, 특징들 및 장점들은 첨부도면을 참조하면 당업자들에게 명확해질 것이다.

여러 실시예들을 첨부 도면을 참조하여 상세히 기술한다. 가능한 한, 도면 전체에 걸쳐서 동일하거나 유사한 부분들을 가리키는데 동일한 참조 번호들을 부여했다. 설명의 편의상 특정 예들 및 구현들을 참조했지만, 본 발명이나 또는 청구범위들의 영역을 한정하고자 하는 것은 아니다.

본 개시의 여러 가지 측면들에 있어서, 초고속/고 대역폭 응용기기들에 다중화된 입력 배치가 성공적으로 사용됨으로써 원하는 크기 및 전력 감소를 제공할 수 있는 방법이 개시된다.

도 4를 참조하면, 청구한 실시예들을 구현하는 일례의 시스템이 도시된다. 특히, 본 개시의 발명의 개념에 따라 단일 ADC(412)는 다수의 아날로그 입력들(404n)을 변환한다. 복수의 입력들(404n)은 시간적으로 다중화되고, ADC(412)에 의해 소정의 순서로 한번에 하나씩 샘플링되며, 각각의 샘플은 상기 신호의 디지털 버전으로 변환된다. 따라서 시스템은 샘플링 클럭들(402n), 커패시터(406) 및 샘플 클럭(408)을 포함한다.

예들은 4개의 입력들을 도시하지만, ADC(412)의 대역폭(변환 시간)이 샘플링 기간에서 모든 신호들을 변환하기에 충분한 경우에는 임의 수의 입력들이 변환될 수 있음은 분명하다. 도시한 예에서(그리고 도 5의 타이밍도에서 도시한 바와 같이), 4개의 입력들이 순서 1-2-3-4-1-2-3-4-1-2...로 샘플링된다. 따라서 디지털 출력 데이터 스트림은 동일한 시간 인터리브된 순서 1-2-3-4-1-2-3-4-1-2-...로 조직된 모든 4개의 입력들을 포함한다. 여러 가지 실시예들에서, 디지털 타임 디멀티플렉서가 각 채널과 관련된 데이터를 결정하는데 사용될 수 있다. ADC(412)의 출력은 본 발명의 실시예들에 따라 처리(450)를 위해 DSP(413)에 제공될 수 있다.

ADC의 입력들의 순서는 단일 프로그램가능 디지털 상태 머신에 의해 소정의 방식으로 변경될 수 있다. 예를 들어, 시간 인터리브된 순서 4,3,21,4,3,2,1,...로 입력들을 샘플링할 수 있다. 유사하게, 모든 입력들보다 작은 임의 수의 입력들이 프로그램가능 디지털 상태 머신에 의해 임의의 소정의 시간 인터리브된 순서로 샘플링될 수 있다. 예를 들어, 3개의 입력들 1, 3 및 4가 시간 인터리브된 순서 1,4,3,1,4,3...로 샘플링되도록 선택될 수 있다.

도 1의 종래 기술의 방법과 비교하면 도 4에서와 같이 단일 ADC(412)를 사용하면 채널 부정합의 감소를 포함해서 어떤 장점들을 제공할 수 있는데, 그 이유는 모든 입력들이 동일 ADC(412)P 의해 변환되어 불균형된 클럭 분포와 관련된 문제들이 적어지고, 영역 및 전력 소모가 감소되고, 시스템의 테스트 수율을 개선할 수 있다.

그러나 다른 입력들(404n)이 서로에 대해 약간의 시간 지연을 갖고 샘플링된다. 입력들의 동기화 샘플링이 필요한 시스템에서는 이 문제가 다루어 져야 한다. 다른 입력들의 샘플들 사이의 지연은 결정적이고, 다수의 ADC들(도 1)의 경우와 같이, 무작위적이지 않으므로 이하에서 논하는 본 발명의 개념에 따라 보상될 수 있다. 따라서 본 발명의 실시예들은 이하에서 기술하는 바와 같이 부분 지연 회복(450)을 구현한다.

도 6을 참조하면, 아날로그 입력 1(404.1)의 샘플링 순간에 대한 아날로그 입력 k(여기서 k=1,...n)의 샘플링 순간의 지연은 Ts의 분수 (k-1)/n이고, 여기서 Ts는 각 입력(404n)의 샘플링 기간이고, n은 샘플링된 입력들의 수이다. 신호들 사이의 지연을 등화하기 위해 입력 k로부터 들어오는 신호는 부분 지연 Ts 만큼 지연되는데, 여기서 Ts는 k=1,...n의 경우에 (n-k+1)/n이다.

디지털 신호들의 부분 지연들은 3가지 디지털 동작 즉, 업샘플링(604), 저역 필터링(606) 및 다운샘플링(608)의 결과로서 결정된다. 도 6을 참조하면, 업샘플링 동작(604)은 신호 샘플들 x 사이에 (n-1) 제로들을 추가한다. 이는 주파수 영역에서 팩터 n 만큼 스펙트럼을 축소하는 것에 대응한다. 따라서, 신호의 영상들이 간격 [-n, +n]에서 나타난다. 단계 606에서, 업샘플링된 신호 Xu의 영상들을 제거하기 위한 저역 필터링이 수행된다. 여러 가지 실시예들에서, BOX 필터링 기술이 사용된다.

필터 출력에서 인입 신호의 제로들은 보간된 샘플들로 대체되고, 신호 XLPF가 n배 높은 샘플링 율에서 전체적으로 재구성된다. 다운샘플링 동작(608)은 Xlpf로부터 n샘플들 마다 하나를 선택한다. 이는 주파수 영역에서 XD 스펙트럼을 다시 Xi의 원래의 형상으로 가져오는 것에 대응하지만, 다운샘플링 동작에서 선택된 특정 위상에 따라 즉, 어느 보간된 샘플이 선택되는지에 따라 다른 부분 지연이 신호에 도입된다.

이동 컴퓨팅 장치의 특정 구현 및 하드웨어/소프트웨어 구성을 기술했지만, 다른 구현 및 하드웨어 구성도 가능하고, 특정 구현 또는 하드웨어/소프트웨어 구성이 필요치 않음을 지적한다. 따라서 여기에 개시된 방법들을 구현하기 위한 이동 컴퓨팅 장치에 도시된 모든 부품들이 필요치 않을 수 있다.

여기에서 사용되는 바와 같이, 위의 상세한 설명 또는 이하의 청구범위에 있어서, 용어 "포함하는", "구비하는", "지니는", "갖는", "함유하는", "망라하는" 등은 개방형(open-ended)으로 해석되어야 즉, 한정되지 않는 것으로 해석되어야 한다. 심사 절차의 미국 특허청 매뉴얼에 기재된 바와 같이, 단지 청구범위에 기재된 천이구 "이루어진" 및 "필수적으로 이루어진"은 배타적인 천이구로 해석되어야 한다.

청구범위에서 청구범위의 요소를 변경하기 위한 "제1", "제2", "제3" 등의 순서적인 용어들의 임의의 사용은 그 자체로 다른 청구범위의 요소에 대한 하나의 청구범위의 임의의 우선순위, 선행 또는 순서 혹은 방법의 행위들이 실행되는 시간적인 순서를 암시하지 않는다. 이보다는 다르게 기술하지 않는한, 그러한 순서적인 용어들은 단순히 동일한 명칭을 갖는 다른 요소로부터 임의의 명칭을 갖는 하나의 청구범위의 요소를 구별하기 위한 라벨(서수 용어의 사용이 아니라면)로서 사용된다.

전술한 실시예들은 본 발명의 원리들을 나타내고자 함이지 본 발명의 영역을 한정하고 하는 것이 아니다. 본 기술의 당업자들이라면 본 발명의 영역을 일탈하지 않고 이들 바람직한 실시예들을 여러 다른 실시예들 및 변경들로 만들 수 있을 것이다.

Claims

다중채널 아날로그 디지털 변환기를 제어하기 위한 컴퓨터 구현 방법으로서,
상기 아날로그 디지털 변환기는 샘플 및 홀드 회로를 구비함으로써,
복수의 아날로그 신호들을 소정의 순서로 샘플링하는 단계;
각 아날로그 신호를 소정의 순서로 디지털 버전으로 변환하는 단계;
각각의 디지털 버전을 소정의 순서로 업샘플링하는 단계;
각각의 업샘플링된 값들을 소정의 순서로 디지털적으로 필터링하는 단계; 및
각각의 필터링된 값을 소정의 순서로 다운샘플링하는 단계를 포함하는 다중채널 아날로그 디지털 변환기를 제어하기 위한 컴퓨터 구현 방법.
제1항에 있어서,
상기 복수의 아날로그 신호들의 수는 "n"이고, 또한 상기 각각의 디지털 버전을 업샘플링하는 단계는 디지털 버전들 사이에 (n-1) 제로들을 추가하는 것으로 이루어 지는 다중채널 아날로그 디지털 변환기를 제어하기 위한 컴퓨터 구현 방법.
제1항에 있어서,
상기 디지털적으로 필터링하는 단계는 BOX 필터 기술을 이용하는 다중채널 아날로그 디지털 변환기를 제어하기 위한 컴퓨터 구현 방법.
제1항에 있어서,
상기 변환하는 단계는 단일 아날로그 디지털 변환기를 이용하여 변환하는 것을 포함하는 다중채널 아날로그 디지털 변환기를 제어하기 위한 컴퓨터 구현 방법.
다중채널 아날로그 디지털 변환기를 위해 부분 지연 회복을 구현하도록 실행가능한 프로그램 명령들을 전달하는 적어도 하나의 실체 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품으로서,
상기 아날로그 디지털 변환기는 샘플 및 홀드 회로를 포함하는 컴퓨터 프로그램 제품.
제5항에 있어서,
상기 명령들은,
아날로그 입력 신호들을 샘플링하고 변환하는 순서에 대응하여 소정의 순서로 복수의 아날로그 신호들의 각각의 디지털 버전을 업샘플링하는 단계;
각각의 업샘플링된 값을 소정의 순서로 디지털적으로 필터링하는 단계; 및
각각의 필터링된 값을 소정의 순서로 다운샘플링하는 단계를 구현하도록 실행가능한 컴퓨터 프로그램 제품.
제6항에 있어서,
상기 복수의 아날로그 신호들의 수는 "n"이고, 또한 상기 각각의 디지털 버전을 업샘플링하는 단계는 디지털 버전들 사이의 (n-1) 제로들을 추가하는 것으로 이루어지는 컴퓨터 프로그램 제품.
제6항에 있어서,
상기 디지털 필터링 단계는 BOX 필터 기술을 이용하는 컴퓨터 프로그램 제품.
복수의 아날로그 입력 신호들을 수신하는 샘플 및 홀드 회로;
각각의 아날로그 입력들을 디지털 신호로 변환하는 아날로그 디지털 변환기; 및
상기 아날로그 디지털 변환기를 위해 부분 지연 회복을 구현하도록 구성된 프로세서를 포함하는 시스템.
제9항에 있어서,
상기 부분 지연 회복은,
복수의 아날로그 입력 신호들 각각을 소정의 순서로 디지털 버전으로 변환하고;
각각의 디지털 버전을 소정의 순서로 업샘플링하고;
각각의 업샘플링된 값을 소정의 순서로 디지털적으로 필터링하고; 및
각각의 필터링된 값을 소정의 순서로 다운샘플링하는 것을 포함하는 시스템.
제9항에 있어서,
상기 복수의 아날로그 신호들의 수는 "n"이고, 또한 각 디지털 버전의 업샘플링은 디지털 버전들 사이에 (n-1) 제로들을 추가하는 것으로 이루어지는 시스템.
제9항에 있어서,
상기 디지털 필터링 단계는 BOX 필터 기술을 이용하는 시스템.