CN112019992B - 支持多声道输入功能的音频处理电路 - Google Patents

Abstract

本发明提出一种支持多声道输入功能的音频处理电路，包含：多个模拟至数字转换器以及一控制芯片。控制芯片用于指示一目标模拟至数字转换器在目标时段内输出目标声道的音频数据、并且指示其余模拟至数字转换器在目标时段内不要输出音频数据。接着，控制芯片会依据目标声道的音频数据的接收时间点，定义出目标声道与其余声道的数据时序。前述模拟至数字转换器会处理多个声道的模拟音频信号，并按照控制芯片设置的指定顺序轮流输出多个声道的音频数据以形成序列数据信号。控制芯片则会根据多个声道的数据时序从序列数据信号中分离出不同声道的音频数据。

Description

支持多声道输入功能的音频处理电路

技术领域

本发明涉及音频处理电路，尤其涉及一种支持多声道输入功能的音频处理电路。

背景技术

越来越多的电子设备需要支持多声道输入功能，例如，智能音箱、智能电视的语音控制器、声控机器人、车用声控系统等等。在这类电子设备的音频处理电路中，通常是依赖具备时分多路复用(time division multiplexed，TDM)接口(以下简称TDM接口)的控制芯片、或是多路芯片间音频(multi-channel inter-IC sound)接口(以下简称多路I2S接口)的控制芯片，来处理多声道的音频数据。

然而，多路I2S接口需要使用较多数量的信号引脚，所以相关控制芯片的封装尺寸与制造成本较高。另一方面，业界并没有统一的TDM接口标准，所以利用具备TDM接口的控制芯片来搭配其他电路运作时，整体的电路设计复杂度较高。

发明内容

有鉴于此，如何以精简的电路架构实现可支持多声道输入功能的音频处理电路，实为有待解决的问题。

本说明书提供一种音频处理电路的实施例，其包含：多个模拟至数字转换器，设置成将多个声道中的模拟音频信号转换成相应的数字音频数据，其中，该多个模拟至数字转换器包含一目标模拟至数字转换器，用于处理该多个声道中的一目标声道的模拟音频信号；以及一控制芯片，耦接于该多个模拟至数字转换器，设置成控制该多个模拟至数字转换器的音频数据输出顺序、指示该目标模拟至数字转换器在一目标时段内输出该目标声道的音频数据、并且指示该多个模拟至数字转换器中的其余模拟至数字转换器在该目标时段内不要输出音频数据；其中，该控制芯片还设置成依据该目标声道的音频数据的一接收时间点，定义出该目标声道的一数据时序，再依据该目标声道的数据时序定义出该多个声道中的其余声道的数据时序；在该控制芯片定义出该多个声道的数据时序后，该多个模拟至数字转换器会处理该多个声道的模拟音频信号，并按照该控制芯片设置的一指定顺序轮流输出该多个声道的音频数据，以形成一序列数据信号，而该控制芯片则会根据该多个声道的数据时序从该序列数据信号中分离出不同声道的数字音频数据。

上述实施例的优点之一，是该控制芯片可从该序列数据信号中分离出不同声道的数字音频数据，所以音频处理电路能够支持多声道输入功能。

上述实施例的优点之一，是该控制芯片无需具备TDM接口与多路I2S接口。

本发明的其他优点将搭配以下的说明和图式进行更详细的解说。

附图说明

图1为本发明的音频处理电路的一实施例简化后的功能方框图。

图2为本发明的多声道音频数据分离方法的第一实施例简化后的流程图。

图3为图1中的多个模拟至数字转换器的一运作实施例简化后的数据输出时序图。

图4为图1中的多个模拟至数字转换器的另一运作实施例简化后的数据输出时序图。

图5为图1中的控制芯片的一运作实施例简化后的数据输入时序图。

图6为图1中的控制芯片的另一运作实施例简化后的数据输入时序图。

图7为本发明的多声道音频数据分离方法的第二实施例简化后的流程图。

图8为本发明的多声道音频数据分离方法的第三实施例简化后的流程图。

具体实施方式

以下将配合相关图式来说明本发明的实施例。在图式中，相同的标号表示相同或类似的组件或方法流程。

图1为本发明一实施例的音频处理电路100简化后的功能方框图。音频处理电路100包含多个模拟至数字转换器(analog-to-digital converter，ADC)，例如，图1中所示出的示例性模拟至数字转换器110至140。另外，音频处理电路100还包含一控制芯片150以及一分频电路160。

模拟至数字转换器110至140设置成将多个音频声道中的模拟音频信号，分别转换成相应的多个数字音频数据。

例如，在本实施例中，模拟至数字转换器110用来将第一右声道101中的第一右声道音频信号R1、以及第一左声道102中的第一左声道音频信号L1，分别转换成相应的第一右声道数字音频数据DR1与第一左声道数字音频数据DL1。模拟至数字转换器120用来将第二右声道103中的第二右声道音频信号R2、以及第二左声道104中的第二左声道音频信号L2，分别转换成相应的第二右声道数字音频数据DR2与第二左声道数字音频数据DL2。模拟至数字转换器130用来将第三右声道105中的第三右声道音频信号R3、以及第三左声道106中的第三左声道音频信号L3，分别转换成相应的第三右声道数字音频数据DR3与第三左声道数字音频数据DL3。模拟至数字转换器140用来将第四右声道107中的第四右声道音频信号R4、以及第四左声道108中的第四左声道音频信号L4，分别转换成相应的第四右声道数字音频数据DR4与第四左声道数字音频数据DL4。

换言之，模拟至数字转换器110至140的组合，可处理8个不同声道的模拟音频信号，所以音频处理电路100能够支持需要具备8声道输入功能的音频设备。

控制芯片150耦接于模拟至数字转换器110至140，并设置成产生并传送一控制信号CTL与一位频率信号BCLK给每一个模拟至数字转换器110至140，以控制模拟至数字转换器110至140的音频采样时序及数据输出顺序。如图1所示，控制芯片150会通过一序列数据线(serial data line)152接收模拟至数字转换器110至140所输出的数字音频数据。另外，控制芯片150还会产生并传送一左右频率信号LRCK给分频电路160。

分频电路160耦接于控制芯片150与每一个模拟至数字转换器110至140之间，并设置成对左右频率信号LRCK进行一分频运作，以产生一声道切换信号CHSW，其中，声道切换信号CHSW的频率是左右频率信号LRCK的频率的N分之一。在本实施例中，N等于多个模拟至数字转换器110至140中的模拟至数字转换器的总数。由于前述多个模拟至数字转换器110至140具有四个模拟至数字转换器，所以本实施例中的声道切换信号CHSW的频率，是左右频率信号LRCK的频率的四分之一。

在运作时，模拟至数字转换器110至140会依据位频率信号BCLK，对前述8个声道的模拟音频信号R1至R4、L1至L4进行采样，以产生相应的数字音频数据DR1至DR4、DL1至DL4。每个模拟至数字转换器会依据声道切换信号CHSW切换想要输出的数字音频数据的所属声道。另外，模拟至数字转换器110至140还会依据控制信号CTL的设置，按照一指定顺序轮流输出数据，使得不同模拟至数字转换器输出数据的时段不会彼此重叠。

实际操作上，前述的声道101至108可对应于各种声学传感器(例如，麦克风数组等)的信号输出路径。前述的模拟至数字转换器110至140皆可用支持TDM输出格式的各种现有的合适双通道(two-channel)模拟至数字转换电路来实现。分频电路160则可用各种现有的整数分频器架构来实现。

以下将搭配图2来进一步说明音频处理电路100的运作方式。图2为本发明的多声道音频数据分离方法的第一实施例简化后的流程图。

在图2的流程图中，位于一特定装置所属字段中的流程，即代表由该特定装置所进行的流程。例如，标记在「控制芯片」字段中的部分，是由控制芯片150所进行的流程；标记在「目标模拟至数字转换器」字段中的部分，是由模拟至数字转换器110至140的其中之一所进行的流程；标记在「其余模拟至数字转换器」字段中的部分，则是由模拟至数字转换器110至140中除了目标模拟至数字转换器以外的其他模拟至数字转换器所进行的流程。前述的逻辑也适用于后续的其他流程图中。

控制芯片150可在音频处理电路100每次开机后进行流程202，指示模拟至数字转换器110至140开始运作，并利用控制信号CTL设置所有模拟至数字转换器110至140的音频数据输出顺序。

接着，模拟至数字转换器110至140会进行流程204，将前述音频声道101至108中的模拟音频信号R1至R4、L1至L4分别转换成相应的数字音频数据DR1至DR4、DL1至DL4，并按照控制芯片150设置的指定顺序轮流输出不同声道的音频数据。

实际操作上，控制芯片150可利用控制信号CTL为模拟至数字转换器110至140分别设置不同的计数值，并指示模拟至数字转换器110至140同步对位频率信号BCLK的脉冲(pulse)进行计数。每个模拟至数字转换器可在脉冲计数值达到控制芯片150所设置的一相应计数值时输出数据，并可于脉冲计数值达到一适当计数值后重置计数运作。

例如，图3示出了模拟至数字转换器110至140的一运作实施例简化后的数据输出时序图。

控制芯片150可利用控制信号CTL将模拟至数字转换器110设置成在脉冲计数值达到一第一计数值时输出数据、将模拟至数字转换器120设置成在脉冲计数值达到一第二计数值时输出数据、将模拟至数字转换器130设置成在脉冲计数值达到一第三计数值时输出数据、将模拟至数字转换器140设置成在脉冲计数值达到一第四计数值时输出数据，并将模拟至数字转换器110至140设置成在脉冲计数值达到一第五计数值后重置计数运作。

此外，控制芯片150会将第二计数值设置成第一计数值与一预定数值的总和、将第三计数值设置成第二计数值与该预定数值的总和、将第四计数值设置成第三计数值与该预定数值的总和、将第五计数值设置成第四计数值与该预定数值的总和，以使模拟至数字转换器110至140在声道切换信号CHSW的每半个周期中各输出一次数据。

如此一来，便可使模拟至数字转换器110至140分别在不同的时间点依序输出数据。控制芯片150还可将前述预定数值设置成适当的大小，以使模拟至数字转换器110至140输出数据的时段不会彼此重叠。

另外，如前所述，每个模拟至数字转换器会依据分频电路160产生的声道切换信号CHSW，切换输出的数字音频数据的所属声道。

例如，在图3的实施例中，当脉冲计数值达到前述第一计数值时，倘若声道切换信号CHSW处于一第一逻辑电平(例如，逻辑高电平)，则模拟至数字转换器110会输出第一右声道101所对应的第一右声道数字音频数据DR1；倘若声道切换信号CHSW处于一第二逻辑电平(例如，逻辑低电平)，则模拟至数字转换器110会输出第一左声道102所对应的第一左声道数字音频数据DL1。

当脉冲计数值达到前述第二计数值时，倘若声道切换信号CHSW处于第一逻辑电平，则模拟至数字转换器120会输出第二右声道103所对应的第二右声道数字音频数据DR2；倘若声道切换信号CHSW处于第二逻辑电平，则模拟至数字转换器120会输出第二左声道104所对应的第二左声道数字音频数据DL2。

当脉冲计数值达到前述第三计数值时，倘若声道切换信号CHSW处于第一逻辑电平，则模拟至数字转换器130会输出第三右声道105所对应的第三右声道数字音频数据DR3；倘若声道切换信号CHSW处于第二逻辑电平，则模拟至数字转换器130会输出第三左声道106所对应的第三左声道数字音频数据DL3。

当脉冲计数值达到前述第四计数值时，倘若声道切换信号CHSW处于第一逻辑电平，则模拟至数字转换器140会输出第四右声道107所对应的第四右声道数字音频数据DR4；倘若声道切换信号CHSW处于第二逻辑电平，则模拟至数字转换器140会输出第四左声道108所对应的第四左声道数字音频数据DL4。

如此一来，每个模拟至数字转换器在声道切换信号CHSW的每一个周期中，会输出对应的右声道的数字音频数据一次，也会输出对应的左声道的数字音频数据一次。

因此，在图3的实施例中，模拟至数字转换器110至140在声道切换信号CHSW的每个周期中的数据输出顺序为：第一右声道101的第一右声道数字音频数据DR1、第二右声道103的第二右声道数字音频数据DR2、第三右声道105的第三右声道数字音频数据DR3、第四右声道107的第四右声道数字音频数据DR4、第一左声道102的第一左声道数字音频数据DL1、第二左声道104的第二左声道数字音频数据DL2、第三左声道106的第三左声道数字音频数据DL3、以及第四左声道108的第四左声道数字音频数据DL4。

请注意，前述图3中的数据输出顺序，只是一实施例，而非局限本发明的实际实施方式。实际操作上，并不局限所有模拟至数字转换器110至140在声道切换信号CHSW处于第一逻辑电平的期间，都只能输出右声道的数字音频数据。

例如，图4示出了模拟至数字转换器110至140的另一运作实施例简化后的数据输出时序图。在图4的实施例中，模拟至数字转换器110与130的数据输出时序与前述图3的实施例相同，但模拟至数字转换器120与140的数据输出时序则与前述图3的实施例有所不同。

在本实施例中，当脉冲计数值达到前述第二计数值时，倘若声道切换信号CHSW处于前述第一逻辑电平，则模拟至数字转换器120会输出第二左声道104所对应的第二左声道数字音频数据DL2；倘若声道切换信号CHSW处于第二逻辑电平，则模拟至数字转换器120会输出第二右声道103所对应的第二右声道数字音频数据DR2。

同样地，当脉冲计数值达到前述第四计数值时，倘若声道切换信号CHSW处于第一逻辑电平，则模拟至数字转换器140会输出第四左声道108所对应的第四左声道数字音频数据DL4；倘若声道切换信号CHSW处于第二逻辑电平，则模拟至数字转换器140会输出第四右声道107所对应的第四右声道数字音频数据DR4。

因此，在图4的实施例中，模拟至数字转换器110至140在声道切换信号CHSW的每个周期中的数据输出顺序为：第一右声道101的第一右声道数字音频数据DR1、第二左声道104的第二左声道数字音频数据DL2、第三右声道105的第三右声道数字音频数据DR3、第四左声道108的第四左声道数字音频数据DL4、第一左声道102的第一左声道数字音频数据DL1、第二右声道103的第二右声道数字音频数据DR2、第三左声道106的第三左声道数字音频数据DL3、以及第四右声道107的第四右声道数字音频数据DR4。

通过采用前述图3或图4实施例的数据输出时序的控制方式，便可使模拟至数字转换器110至140按照控制芯片150设置的指定顺序，轮流输出不同声道的数字音频数据，并确保模拟至数字转换器110至140输出数据的时段不会彼此重叠。

如前所述，控制芯片150会通过序列数据线152接收模拟至数字转换器110至140所输出的数字音频数据。换言之，模拟至数字转换器110至140所产生的数字音频数据，都会通过同一条序列数据线152以序列数据信号SDATA的形式传送给控制芯片150。

在许多应用中，模拟至数字转换器110至140通过序列数据线152传送序列数据信号SDATA给控制芯片150的过程，难免会有时序延迟的情况发生。此外，模拟至数字转换器110至140所输出的序列数据信号SDATA中并不包含相关声道的识别数据。因此，音频处理电路100会进行图2中的其他流程，以使让控制芯片150能够正确地判断出所接收到的音频数据的对应声道。

在运作时，控制芯片150可从前述的模拟至数字转换器110至140中任选一个做为一目标模拟至数字转换器，并选择该目标模拟至数字转换器负责处理的声道之一做为一目标声道，以进行后续的声道测试程序。为了方便说明起见，以下假设控制芯片150选择模拟至数字转换器110作为目标模拟至数字转换器，并选择目标模拟至数字转换器110负责处理的第一右声道101做为目标声道。

例如，在图2的实施例中，控制芯片150会同时进行流程206与210。

在流程206中，控制芯片150可利用控制信号CTL指示目标模拟至数字转换器110以外的其余模拟至数字转换器120至140，在接下来的一段预定时间(以下称为目标时段)内不要输出音频数据。在此情况下，其余模拟至数字转换器120至140在该目标时段中便不会输出任何对应声道103至108的音频数据到序列数据线152中(流程208)。前述目标时段的长度可由控制芯片150根据电路运作的需要而调整。

在流程210中，控制芯片150可利用控制信号CTL指示目标模拟至数字转换器110在目标时段内输出目标声道101的音频数据、但不要输出其余声道(在本例中为第一左声道102)的音频数据。在此情况下，目标模拟至数字转换器110在目标时段内便会输出目标声道101所对应的音频数据DR1到序列数据线152中，但不输出其余声道的音频数据(在本例中为数字音频数据DL1)到序列数据线152中(流程212)。

控制芯片150会于前述的目标时段中进行流程214，通过序列数据线152接收序列数据信号SDATA。由前述说明可知，在控制芯片150于目标时段内所接收到的序列数据信号SDATA中，只会出现目标声道101所对应的音频数据DR1，而不会出现其他声道所对应的音频数据。因此，控制芯片150可在流程214中依据音频数据DR1的接收时间点，定义出目标声道101的数据时序。

在定义出目标声道101的数据时序后，控制芯片150可进行流程216，依据前述的指定顺序及目标声道101的数据时序，定义出其余声道102至108的数据时序。

例如，图5示出了控制芯片150的一运作实施例简化后的数据输入时序图。如图5所示，控制芯片150是在一时段TS1中接收到目标声道101的音频数据DR1。因此，控制芯片150可建立时段TS1所对应的时序与目标声道101之间的关联性。例如，控制芯片150可在流程214中将与时段TS1的起始点相对应的左右频率信号LRCK的脉冲计数值，与目标声道101建立对应关系。

由于前述模拟至数字转换器110至140的数据输出顺序是控制芯片150所设定的指定顺序，而且每个声道所对应的数据输出时段的长度也是由控制芯片150所设置，所以控制芯片150在流程216中可依据前述的指定顺序及目标声道101的数据时序，定义出其余声道102至108的数据时序。

例如，在前述图3的实施例中，模拟至数字转换器110至140在声道切换信号CHSW的每个周期中的数据输出顺序为：第一右声道101的第一右声道数字音频数据DR1、第二右声道103的第二右声道数字音频数据DR2、第三右声道105的第三右声道数字音频数据DR3、第四右声道107的第四右声道数字音频数据DR4、第一左声道102的第一左声道数字音频数据DL1、第二左声道104的第二左声道数字音频数据DL2、第三左声道106的第三左声道数字音频数据DL3、以及第四左声道108的第四左声道数字音频数据DL4。在此情况下，控制芯片150可推导出在时段TS1之后的时段TS2、TS3、TS4、TS5、TS6、TS7、以及TS8所对应的声道的排列顺序，也会跟模拟至数字转换器110至140输出数据的所属声道的排列顺序相同。

因此，如图5所示，控制芯片150会判定时段TS2对应于第二右声道103、时段TS3对应于第三右声道105、时段TS4对应于第四右声道107、时段TS5对应于第一左声道102、时段TS6对应于第二左声道104、时段TS7对应于第三左声道106、且时段TS8对应于第四左声道108。在流程216中，控制芯片150可将与前述时段TS2至TS8各自的起始点相对应的左右频率信号LRCK的脉冲计数值，分别与声道102、声道103、声道104、声道105、声道106、声道107、以及声道108建立对应关系。依此类推，控制芯片150可判定从时段TS8之后的时段TS9开始，接连的8个时段所对应的声道的排列顺序，也会与前述时段TS1至TS8的情况相同。

又例如，在前述图4的实施例中，模拟至数字转换器110至140在声道切换信号CHSW的每个周期中的数据输出顺序为：第一右声道101的第一右声道数字音频数据DR1、第二左声道104的第二左声道数字音频数据DL2、第三右声道105的第三右声道数字音频数据DR3、第四左声道108的第四左声道数字音频数据DL4、第一左声道102的第一左声道数字音频数据DL1、第二右声道103的第二右声道数字音频数据DR2、第三左声道106的第三左声道数字音频数据DL3、以及第四右声道107的第四右声道数字音频数据DR4。在此情况下，控制芯片150可推导出在时段TS1之后的时段TS2、TS3、TS4、TS5、TS6、TS7、以及TS8所对应的声道的排列顺序，也会跟前述模拟至数字转换器110至140输出数据的所属声道的排列顺序相同。

因此，如图6所示，控制芯片150会判定时段TS2对应于第二左声道104、时段TS3对应于第三右声道105、时段TS4对应于第四左声道108、时段TS5对应于第一左声道102、时段TS6对应于第二右声道103、时段TS7对应于第三左声道106、且时段TS8对应于第四右声道107。在流程216中，控制芯片150可将与前述时段TS2至TS8各自的起始点相对应的左右频率信号LRCK的脉冲计数值，分别与声道104、声道105、声道108、声道102、声道103、声道106、以及声道107建立对应关系。依此类推，控制芯片150可判定从时段TS8之后的时段TS9开始，接连的8个时段所对应的声道的排列顺序，也会与前述时段TS1至TS8的情况相同。

接着，控制芯片150可进行流程218，利用控制信号CTL指示所有模拟至数字转换器110至140恢复处理并输出对应声道的音频数据。在此情况下，模拟至数字转换器110至140会进行流程220，按照控制芯片150设置的指定顺序，轮流输出不同声道的音频数据，以形成序列数据信号SDATA。

在流程222中，控制芯片150可通过序列数据线152接收序列数据信号SDATA，并从中分离出不同声道的音频数据。

由前述可知，通过进行前述流程202、210、214、以及216的运作，控制芯片150便可正确地判断出每个声道的数据在序列数据信号SDATA中的出现时序。因此，控制芯片150在流程222中可以按照各自声道所对应的数据出现时序，从序列数据信号SDATA中正确地分离出不同声道的数字音频数据。

之后，便可由控制芯片150或其后级电路(未示出在图1中)对各自声道的音频数据做进一步的处理或比较。

请注意，前述图2中的流程执行顺序只是一示范性的实施例，并非局限本发明的实际实施方式。

例如，如图7所示，也可将流程210改成在流程208之后进行。

又例如，也可将图2或图7中的流程202与204，调整到流程206与210之间进行。

另外，如图8所示，前述图2或图7中的流程206也可用流程806来取代。在图8的实施例中，控制芯片150可在进行流程210之前，先进行流程806，以利用控制信号CTL指示所有模拟至数字转换器110至140不要输出音频数据。在此情况下，模拟至数字转换器110至140都不会输出所有声道的音频数据到序列数据线152中(流程808)。接着，等控制芯片150确认序列数据线152中都没有出现任何音频数据后，便可进行前述的流程210，以指示目标模拟至数字转换器110在目标时段内输出目标声道101的音频数据、但不要输出其余声道(在本例中为第一左声道102)的音频数据。

前述有关图2中的其他流程的实施方式及相关优点的说明，也适用于图7与图8的实施例中。为简洁起见，在此不重复叙述。

实际操作上，也可将图8中的流程202与204，调整到流程806与210之间进行。

在某些实施例中，也可将前述图2、图7、或图8中的流程204省略。

此外，音频处理电路100中的模拟至数字转换器的个数，也可依电路设计的需求而减少至3个或2个，也可增加到更多的数量。在此情况下，分频电路160所进行的分频运作的除数也要相应调整。

从某种角度而言，前述由声道101至108的数字音频数据所形成的序列数据信号SDATA，也属于时分多路复用(time division multiplexed，TDM)格式的数据信号。然而，通过采用前述图2、图7、或图8的方法，便可使控制芯片150在不具备TDM接口与传统的多路I2S接口的情况下，具备处理TDM格式的输入信号的能力。因此，实际操作上可用较精简的电路架构来实现控制芯片150，而无需采用需要依赖TDM接口与多路I2S接口才能运作的电路架构。

另一方面，采用前述的多声道音频数据分离方法，也使控制芯片150得以正确地判断出不同声道的数字音频数据在序列数据信号SDATA中的出现时序与顺序，进而能够从序列数据信号SDATA中正确地分离出不同声道的数字音频数据。

换言之，利用前述控制芯片150、分频电路160、与模拟至数字转换器110至140的搭配运作，便可使音频处理电路100得以支持多声道输入功能。

在说明书及权利要求书中使用了某些词汇来指称特定的组件，而本领域内的技术人员可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在说明书及权利要求书中所提及的「包含」为开放式的用语，应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的连接手段。因此，若文中描述第一组件耦接于第二组件，则代表第一组件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二组件，或通过其它组件或连接手段间接地电性或信号连接至第二组件。

在说明书中所使用的「和/或」的描述方式，包含所列举的其中一个项目或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数个的用语都同时包含多个的含义。

以上仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修改，皆应属本发明的涵盖范围。

【符号说明】

100 音频处理电路(audio processing circuit)

101 第一右声道(first right-channel)

102 第一左声道(first left-channel)

103 第二右声道(second right-channel)

104 第二左声道(second left-channel)

105 第三右声道(third right-channel)

106 第三左声道(third left-channel)

107 第四右声道(fourth right-channel)

108 第四左声道(fourth left-channel)

110-140 模拟至数字转换器(ADC)

150 控制芯片(control chip)

152 序列数据线(serial data line)

160 分频电路(frequency divider circuit)

202～222、806、808 运作流程(operation)

Claims (9)

1.一种支持多声道输入功能的音频处理电路(100)，包含：

多个模拟至数字转换器(110至140)，设置成将多个声道(101至108)中的模拟音频信号(R1至R4、L1至L4)转换成相应的数字音频数据(DR1至DR4、DL1至DL4)，其中，该多个模拟至数字转换器(110至140)包含一目标模拟至数字转换器(110)，用于处理该多个声道(101至108)中的一目标声道(101)的模拟音频信号(R1)；以及

一控制芯片(150)，耦接于该多个模拟至数字转换器(110-140)，设置成控制该多个模拟至数字转换器(110至140)的音频数据输出顺序、指示该目标模拟至数字转换器(110)在一目标时段内输出该目标声道(101)的音频数据(DR1)、并且指示该多个模拟至数字转换器(110至140)中的其余模拟至数字转换器(120至140)在该目标时段内不要输出音频数据；

其中，该控制芯片(150)还设置成依据该目标声道(101)的音频数据(DR1)的一接收时间点，定义出该目标声道(101)的一数据时序，再依据该目标声道(101)的数据时序定义出该多个声道(101至108)中的其余声道(102至108)的数据时序；

在该控制芯片(150)定义出该多个声道(101至108)的数据时序后，该多个模拟至数字转换器(110至140)会处理该多个声道(101-108)的模拟音频信号(R1至R4、L1至L4)，并按照该控制芯片(150)设置的一指定顺序轮流输出该多个声道(101至108)的音频数据(DR1至DR4、DL1至DL4)，以形成一序列数据信号(SDATA)，而该控制芯片(150)则会根据该多个声道(101至108)的数据时序从该序列数据信号(SDATA)中分离出不同声道的数字音频数据(DR1至DR4、DL1至DL4)。

2.根据权利要求1所述的音频处理电路(100)，其中，该控制芯片(150)还设置成产生一左右频率信号(LRCK)，且该音频处理电路(100)还包含：

一分频电路(160)，耦接于该控制芯片(150)与该多个模拟至数字转换器(110至140)中的每一个模拟至数字转换器(110至140)之间，设置成对该左右频率信号(LRCK)进行一分频运作，以产生频率低于该左右频率信号(LRCK)的一声道切换信号(CHSW)；

其中，该多个模拟至数字转换器(110至140)中的每一个模拟至数字转换器(110至140)会依据该声道切换信号(CHSW)切换想要输出的音频数据的所属声道。

3.根据权利要求2所述的音频处理电路(100)，其中，该控制芯片(150)还设置成指示该目标模拟至数字转换器(110)在该目标时段内不要输出其他声道(102)的音频数据(DL1)。

4.根据权利要求2所述的音频处理电路(100)，其中，该控制芯片(150)是设置成依据该指定顺序与该目标声道(101)的数据时序，来定义出该多个声道(101至108)中的其余声道(102至108)的数据时序。

5.根据权利要求2所述的音频处理电路(100)，其中，该控制芯片(150)还设置成在该目标时段之前，控制该多个模拟至数字转换器(110至140)的音频数据输出顺序，使得该多个模拟至数字转换器(110至140)按照该指定顺序轮流输出该多个声道(101至108)的音频数据。

6.根据权利要求2所述的音频处理电路(100)，其中，该多个模拟至数字转换器(110至140)中的每一个模拟至数字转换器(110至140)，皆为一双信道模拟至数字转换电路，负责处理该多个声道(101至108)中的一对左右声道的模拟音频信号。

7.根据权利要求6所述的音频处理电路(100)，其中，该声道切换信号(CHSW)的频率是该左右频率信号(LRCK)的频率的N分之一，其中，N是大于1的正整数，且等于该多个模拟至数字转换器(110至140)中的模拟至数字转换器的总数。

8.根据权利要求2所述的音频处理电路(100)，其中，该多个模拟至数字转换器(110至140)输出数字音频数据的时段不会彼此重叠。

9.根据权利要求2至权利要求8中任一项所述的音频处理电路(100)，其中，该控制芯片(150)并不具备TDM接口与多路I2S接口。

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