CN108809311A - 一种音频模数转换芯片阵列模拟采样同步的实现装置及实现方法 - Google Patents

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Abstract

本发明揭示了一种音频模数转换芯片阵列模拟采样同步的实现装置及实现方法，通过在现有音频模数转换芯片的基础上，在芯片正式工作之前，通过复用音频输出信号管脚和增加模拟采样时钟同步分频计数处理单元的方式，实现阵列中各个音频ADC芯片内部用于模拟数据采样所用的模拟采样时钟同步，最后达到音频ADC芯片阵列各个声道具有相同相位的模拟采样时钟。

Description

一种音频模数转换芯片阵列模拟采样同步的实现装置及实现 方法
技术领域
本发明涉及一种音频模数转换(ADC)芯片阵列，尤其是涉及一种音频模数转换芯片阵列模拟采样同步的实现装置及实现方法。
背景技术
随着语音识别技术的高速发展，音频ADC(Analog-to-digital converter，模拟数字转换器)芯片在该领域得到越来越广泛的应用。在一些要求比较高的语音识别应用领域，需要将多个音频ADC芯片集成起来形成一个阵列(常称作麦克风阵列)的形式，用以提高语音识别的效果。
音频ADC芯片阵列的集成方式多种多样，常见的有两类集成方式。第1类是将各个音频ADC芯片的输出音频串行数据信号线以三态的方式集成在一根共享音频数据信号线上，然后各个音频ADC芯片分时占用这根共享音频数据信号线，如附图1a所示；第2类是每个音频ADC芯片包含一个音频数据输入信号线和一个音频数据输出信号线，然后将前一级音频ADC芯片的音频输出信号线接到后一级音频ADC芯片的音频输入信号线上，一级一级地传递下去，最后通过最后一级音频ADC芯片的音频输出数据信号线传递出去，如附图1b所示。
在一些应用场景中，比如通过音频做定位的应用，对集成起来后芯片阵列，要求其中的每个音频ADC芯片输出音频数据与输入音频数据的相位差相等。在满足这个要求的音频ADC芯片阵列中，若两个距离音源相同距离的麦克风采样数据分别输入到对应的音频ADC芯片，其接收到音源数据的相位相同，则输出的音频数据的相位也相同；若两个距离音源不同距离的麦克风采样数据输入到对应的音频ADC芯片，其接收到音源数据的相位不同，则输出的音频数据的相位也不同，根据阵列芯片中每个芯片的输出输入相位差相等这个前提，进而可以通过分析输出音频数据相位差判断两个麦克风的距离关系。
要做到阵列芯片中每个音频ADC芯片的输出音频数据相位差等于输入音频数据相位差，则至少需要做到输入每个音频ADC芯片模拟处理单元的采样时钟相位相同。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种可实现阵列中各个音频ADC芯片的模拟采样时钟相位相同的音频模数转换芯片阵列模拟采样同步的实现装置及实现方法。
为实现上述目的，本发明提出如下技术方案：一种音频模数转换芯片阵列模拟采样同步的实现装置，
所述装置包括多级相连的音频模数转换芯片，所述音频模数转换芯片包括：
配置接口单元，用于输出模拟采样时钟同步控制信号；
同步开关，与配置接口单元相连，用于根据所述模拟采样时钟同步控制信号控制所述同步开关的输出信号是否作为模拟采样时钟同步分频计数处理单元的模拟采样时钟同步输入信号；
模拟采样时钟同步分频计数处理单元，与同步开关相连，用于对音频模数转换芯片输入的工作主时钟信号CLK分频，并将分频后的信号用作芯片内的模拟采样时钟信号，且用于根据接收的所述同步开关的模拟采样时钟同步输入信号，输出供后一级芯片同步使用的模拟采样时钟同步输出信号；
所述后一级音频模数转换芯片根据接收的前一级音频模数转换芯片的所述模拟采样时钟同步输出信号，作为其芯片模拟采样时钟同步输入信号，根据所述模拟采样时钟同步输入信号及自身的计数目标值，调整其分频后的模拟采样时钟信号的相位，使调整后的所述模拟采样时钟信号的相位与前一级芯片的模拟采样时钟信号相位相同。
优选地，所述各个音频模数转换芯片的音频数据输出信号线以三态的方式均集成在一根共享的音频数据信号线上。
优选地，所述各个音频模数转换芯片包括一音频数据输入信号线和一音频数据输出信号线，所述前一级音频模数转换芯片的音频数据输出信号线与后一级音频模数转换芯片的音频数据输入信号线相连。
优选地，所述模拟采样时钟同步分频计数处理单元根据模拟采样时钟分频系数将所述工作主时钟信号CLK分频，所述芯片自身的计数目标值与所述模拟采样时钟分频系数相同。
优选地，所述音频模数转换芯片还包括ADC数据处理单元和输出选择器，其中，
所述ADC数据处理单元的输入端与配置接口单元及模拟采样时钟同步分频计数处理单元均相连，输出端与输出选择器相连，用于根据模拟采样时钟同步分频计数处理单元输出的所述模拟采样时钟信号，将模拟输入音频信号转换为数字输出信号；
所述输出选择器与模拟采样时钟同步分频计数处理单元、ADC数据处理单元和配置接口单元均相连，用于根据配置接口单元输出的输出控制信号，选择模拟采样时钟同步分频计数处理单元输出的模拟采样时钟同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
优选地，所述ADC数据处理单元的输入端还接收前级芯片输出的数字串行音频输出信号和本级芯片模拟输入信号，且所述输出选择器输出端与后一级芯片相连。
优选地，所述ADC数据处理单元的输入端还接收本级芯片模拟输入信号，且所述输出选择器输出端同时与其自身同步开关的输入端及后一级芯片相连。
优选地，所述音频模数转换芯片还包括芯片状态机和时钟复位单元，其中，
所述芯片状态机与配置接口单元相连，用于控制芯片至少逐步处于复位初始状态、模拟采样时钟分频同步工作状态和正常工作状态；
所述时钟复位单元用于在芯片上电启动后，使得芯片处于所述复位初始状态，在外部主控CPU完成芯片的所有配置操作后，解除芯片复位，使得芯片先进入到模拟采样时钟分频同步工作状态，等到芯片完成模拟采样时钟同步处理之后，外部主控CPU通过配置接口将芯片切换到正常工作状态。
本发明所揭示的一种音频模数转换芯片阵列模拟采样同步的实现方法，所述方法包括：
S1，配置接口单元输出模拟采样时钟同步控制信号；
S2，同步开关根据所述模拟采样时钟同步控制信号控制所述同步开关的输出信号是否作为模拟采样时钟同步分频计数处理单元的模拟采样时钟同步输入信号；
S3，模拟采样时钟同步分频计数处理单元对音频模数转换芯片输入的工作主时钟信号CLK分频，并将分频后的信号用作芯片内的模拟采样时钟信号，且用于根据接收的所述同步开关的模拟采样时钟同步输入信号，输出供后一级芯片同步使用的模拟采样时钟同步输出信号；
S4，所述后一级音频模数转换芯片根据接收的前一级音频模数转换芯片的所述模拟采样时钟同步输出信号，作为其芯片模拟采样时钟同步输入信号，根据所述模拟采样时钟同步输入信号及自身的计数目标值，调整其分频后的模拟采样时钟信号的相位，使调整后的所述模拟采样时钟信号的相位与前一级芯片的模拟采样时钟信号相位相同。
优选地，所述同步开关的输出信号根据所述模拟采样时钟同步控制信号的电平进行对应变化。
优选地，所述输出选择器根据配置接口单元输出的输出控制信号，选择模拟采样时钟同步分频计数处理单元输出的模拟采样时钟同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
优选地，所述模拟采样时钟同步分频计数处理单元当其接收到的模拟采样时钟同步输出信号为高电平脉冲时，则其下一个输入CLK时钟周期计数器被强制到计数周期的初始值。
本发明的有益效果是：在现有音频模数转换(ADC)芯片的基础上，在芯片正式工作之前，通过复用音频输出信号管脚和增加模拟采样时钟同步分频计数处理单元的方式，实现输入阵列中的每个音频ADC芯片模拟处理单元的采样时钟同步，最后达到音频ADC芯片阵列各个声道具有相同相位的模拟采样时钟。
附图说明
图1是现有一个音频ADC芯片阵列的应用场景，其中图1a是多芯片时分复用共享式的阵列芯片连接方式结构示意图，图1b是串联接力式的阵列芯片连接方式结构示意图；
图2是本发明音频ADC芯片的模拟采样时钟同步原理示意图，其中，图2a为图1a所示阵列芯片连接方式下音频ADC芯片的模拟采样时钟同步功能示意图；图2b所示为图1b所示阵列芯片连接方式下音频ADC芯片的模拟采样时钟同步功能示意图；
图3是本发明模拟采样时钟同步分频计数处理单元的同步原理示意图，其中，图3a所示为分频系数设置为4的阵列中第一级音频ADC芯片的模拟采样时钟同步分频计数处理单元工作原理示意图，图3b所示为分频系数设置为4的阵列中除第一级之外的音频ADC芯片的模拟采样时钟同步分频计数处理单元工作原理示意图；
图4是本发明替换实施例的音频ADC芯片的模拟采样时钟同步原理示意图，其中，图4a为图1a所示阵列芯片连接方式下音频ADC芯片的模拟采样时钟同步功能示意图；图4b所示为图1b所示阵列芯片连接方式下音频ADC芯片的模拟采样时钟同步功能示意图；
图5为本发明具有模拟采样时钟同步功能的音频ADC芯片的结构示意图；
图6为本发明芯片状态机的原理示意图。
具体实施方式
下面将结合本发明的附图，对本发明实施例的技术方案进行清楚、完整的描述。
本发明所揭示的一种音频模数转换芯片阵列模拟采样同步的实现装置，包括相连的多级音频模数转换芯片，如背景技术中所介绍的，这里多级音频模数转换芯片的连接方式一般有两种，分别如图1a和1b所示，均适用于本发明，具体集成结构这里不再赘述，可参照上述描述。
其中，图1a所示阵列芯片连接方式下，音频ADC芯片的模拟采样时钟同步的示意图对应如图2a所示，图1b所示阵列芯片连接方式下，音频ADC芯片的模拟采样时钟同步结构的示意图对应如图2b所示，下面具体以图2b所示结构为例进行说明。
如图2b所示，本发明实施例所揭示的一种具有模拟采样同步功能的音频模数转换芯片包括：配置接口单元、同步开关及模拟采样时钟同步分频计数处理单元。
其中，配置接口单元用于接收外部主控CPU(图未示)发送过来ADC芯片工作所需要的配置信息并将这些信息输出，所述配置信息包括模拟采样时钟同步控制信号sync_sel，当然还可包括其他配置信息，如输出控制信号o_sel，芯片状态控制信号，时钟控制信号，复位控制信号和ADC数据处理单元所需要的运算控制信号等。
同步开关的输入端与配置接口单元相连，且同时接收数字串行音频输出信号tdmin，其输出端与模拟采样时钟同步分频计数处理单元相连，其用于通过配置接口单元输出的模拟采样时钟同步控制信号sync_sel控制同步开关单元的输出是否作为模拟采样时钟同步分频计数处理单元的同步输入信号。具体地，当同步开关打开时，同步开关的输出信号sync_ip作为模拟采样时钟同步分频计数处理单元的同步输入信号；当开关关闭时，同步开关单元的输出信号sync_ip对模拟采样时钟同步分频计数处理单元无效。本实施例中，同步开关的输出信号syn_ip依据同步控制信号sync_sel进行变化：当同步控制信号sync_sel为低电平时，sync_ip始终保持低电平，当sync_sel为高电平时，sync_ip则同tdmin信号保持相同的变化时序。
模拟采样时钟同步分频计数处理单元的输入端与同步开关相连，且其输入端还接收音频模数转换芯片输入的工作主时钟信号CLK信号(即图1a和图1b所示中的CLK信号)和模拟采样时钟CLK分频系数，用于根据所述模拟采样时钟分频系数完成对音频ADC芯片工作主时钟(adc_clk，其与输入到音频ADC芯片的工作时钟CLK具有固定的相位关系)的分频，对工作主时钟信号CLK信号分频，并将分频后的信号输出，用作芯片内的模拟采样时钟i_clk；同时用于根据接收的同步开关输出的同步输入信号sync_ip，输出供后一级芯片同步使用的模拟采样时钟同步输出信号sync_op，这里的模拟采样时钟同步输出信号sync_op输出给后一级芯片时，对应后一级芯片的数字串行音频输入信号tdmin。其中，这里的模拟采样时钟分频系数一般与芯片数目相同，如芯片数为4个，那模拟采样时钟分频系数即为4。
下面则以模拟采样时钟分频系数设置为4的阵列实现分频后的模拟采样时钟信号ana_clk之间的同步的原理进行详细说明。
其中，图3a所示为分频系数设置为4的阵列中第一级音频ADC芯片的模拟采样时钟同步分频计数处理单元的工作过程。图中，adc_clk为模拟采样时钟分频计数的输入时钟，ana_cnt为分频计数器，ana_clk为分频后的模拟采样时钟信号。第一级音频ADC芯片作为同步的发起方，其模拟采样时钟同步控制信号sync_sel被配置成低电平，所以其输出的模拟采样时钟同步输入信号sync_ip一直保持低电平，ana_cnt计数器仅根据其时钟按照设定的模拟采样时钟分频系数计数，每当ana_cnt计数器计数到分频系数-1(即计数到3时)的值时，输出一个输入adc_clk时钟周期的模拟采样时钟同步输出脉冲信号sync_op。
图3b所示为分频系数设置为4的阵列中除第一级之外的其他级音频ADC芯片的模拟采样时钟同步分频计数处理单元的工作过程。同样的，图中adc_clk为模拟采样时钟分频计数的输入时钟，ana_cnt为分频计数器，ana_clk为分频后的模拟采样时钟信号。非第一级音频ADC芯片接收前一级音频ADC芯片输出的模拟采样时钟同步脉冲信号sync_op，则其模拟采样时钟同步控制信号sync_sel通过配置接口单元被配置成高电平，所以其模拟采样时钟同步输入信号sync_ip与前一级音频ADC芯片输出的同步输出信号sync_op保持一致，即图3b中的同步输入信号sync_ip与前一级(如与第一级)音频ADC芯片输出的同步输出信号sync_op保持一致。
而模拟采样时钟同步分频计数处理单元内的ana_cnt计数器除根据其时钟按照设定的分频系数计数外，当其接收到的同步输入信号sync_ip为高电平脉冲时，则下一个输入adc_clk时钟周期计数器被强制到计数周期的初始值，如0，当然也可以是1或其他初始值，本实施例中为0，如图3b中所示，每当ana_cnt计数器计数到分频系数-1的值时，其输出一个时间长度等于输入adc_clk时钟周期的同步输出信号sync_op。
当前一级音频ADC芯片的同步输出信号sync_op(即对应本级音频ADC芯片的同步输入信号sync_ip)与本级音频ADC芯片的同步输出信号sync_op保持相同的变化规律的时候，则本级芯片模拟采样时钟同步分频计数处理单元输出的ana_clk信号与前级芯片模拟采样时钟同步分频计数处理单元输出的ana_clk信号则具有相同的变化规律，则该芯片完成了与前级芯片的同步。这样一级接着一级，完成阵列中所有音频ADC芯片的同步处理过程。
更进一步地，如图4a和图4b所示，本发明实施例所揭示的一种具有阵列同步功能的音频模数转换芯片还包括：ADC数据处理单元和输出选择器。图4a和图4b分别对应图1a和图1b两种阵列芯片连接方式下的音频ADC芯片的模拟采样时钟分频同步结构的示意图。
ADC数据处理单元主要用于完成模拟输入音频信号到串行音频数字信号的整个处理过程，包括音频模拟前端处理、音频数字滤波、音频输出格式处理等。
具体地，如图4b所示，ADC数据处理单元的输入端与配置接口单元及模拟采样时钟同步分频计数处理单元均相连，且接收前级芯片输出的数字串行音频输出信号tdmin信号和本级芯片模拟输入信号AIN，用于根据用户需求，通过配置接口单元配置ADC数据处理单元所需要的参数，将本级芯片模拟输入信号AIN转换成本级芯片数字串行音频输出信号，然后与来自前级芯片数字串行音频输出信号tdmin合并，输出为数字串行音频输出信号o_adcdat。其中，模拟采样时钟同步分频计数处理单元输出的ana_clk则作为ADC数据处理单元使用的模拟采样时钟信号。
图4a所示的ADC数据处理单元与图4b所示的ADC数据处理单元原理类似，其输入端同样与配置接口单元及模拟采样时钟同步分频计数处理单元均相连，且接收本级芯片模拟输入信号AIN，用于根据用户需求，通过配置接口单元配置ADC数据处理单元所需要的参数，将本级芯片模拟输入信号AIN转换成本级芯片数字串行音频输出信号，输出为数字串行音频输出信号o_adcdat。
输出选择器的输入端与模拟采样时钟同步分频计数处理单元、ADC数据处理单元和配置接口单元均相连，分别用于接收模拟采样时钟同步输出信号sync_op、数字串行音频输出信号o_adcdat和输出控制信号o_sel，输出端同时与其自身同步开关的输入端及后一级芯片相连，输出数字串行音频输出信号o_adcdat，如图4a所示，或者直接与后一级芯片相连，输出o_adcdat信号，如图4b所示。其用于完成音频输出信号管脚的复用功能选择：当芯片处于模拟采样时钟同步处理工作状态时，其选择模拟采样时钟同步分频计数处理单元输出的模拟采样时钟同步输出信号sync_op作为音频输出信号管脚的输入；当芯片处于正常工作状态时，其选择ADC数据处理器单元的音频输出信号o_adcdat作为音频输出信号管脚的输入。本实施例中，当芯片处于模拟采样时钟同步处理工作状态时，输出选择器的输出adcdat信号依据输出控制信号o_sel进行变化，设置当o_sel信号为低电平时，adcdat信号等于图4a和图4b中的o_adcdat信号，当o_sel信号为高电平时，adcdat信号等于图4a和图4b的sync_op信号。
更进一步地，如图5所示，本发明实施例所揭示的一种具有阵列同步功能的音频模数转换芯片还包括：芯片状态机和时钟复位单元，其中，结合图6所示，芯片状态机与配置接口单元相连，在芯片状态机中，包括多种工作状态，主要包括三个工作状态：一个复位初始状态，此状态下芯片工作电压逐步达到正常工作电压，外部主控CPU完成芯片模拟采样时钟同步处理工作状态参数设置。一个模拟采样时钟同步处理工作状态，模拟采样时钟同步处理工作状态参数配置操作完成之后，主控CPU对音频ADC进行解复位操作，芯片工作状态跳转到模拟采样时钟同步处理工作状态，此状态下完成当前芯片与阵列中前一级芯片的模拟采样时钟分频同步处理。直到阵列中所有芯片都完成了模拟采样时钟分频同步处理之后，外部主控CPU将芯片从模拟采样时钟同步处理工作状态切换到正常工作状态。
时钟复位单元用于在芯片上电启动后，使得芯片处于复位初始状态，而在外部主控CPU完成芯片的所有配置操作后，解除芯片复位，使得芯片先进入到模拟采样时钟同步处理工作状态，当芯片完成模拟采样时钟同步处理之后，主控CPU通过配置接口将芯片切换到正常工作状态)。
本实施例中，当芯片处于模拟采样时钟同步处理工作状态时，配置接口单元输出的两个控制信号sync_sel信号和o_sel信号均为高电平，当芯片处于正常工作状态时，配置接口单元输出的两个控制信号sync_sel和o_sel均为低电平。
基于上述所介绍的音频模数转换芯片阵列模拟采样同步的实现装置，本发明所揭示的一种音频模数转换芯片阵列模拟采样同步的实现方法，包括：
S1，配置接口单元输出模拟采样时钟同步控制信号sync_sel；
S2，同步开关根据所述模拟采样时钟同步控制信号sync_sel控制所述同步开关的输出信号是否作为模拟采样时钟同步分频计数处理单元的内部模拟采样时钟同步输入信号sync_ip；
S3，模拟采样时钟同步分频计数处理单元对音频模数转换芯片输入的工作主时钟信号分频，并将分频后的信号用作芯片内部模拟采样时钟信号ana_clk，且用于根据接收的所述同步开关的同步输入信号sync_ip，输出供后一级芯片同步使用的模拟采样时钟同步输出信号sync_op；
S4，后一级音频模数转换芯片根据接收的前一级音频模数转换芯片的模拟采样时钟同步输出信号sync_op，作为其芯片内部模拟采样时钟同步输入信号sync_ip，根据所述内部模拟采样时钟同步输入信号sync_ip及自身的计数目标值，调整其分频后的芯片模拟采样时钟信号ana_clk的相位，使调整后的所述芯片模拟采样时钟信号ana_clk的相位与阵列中前一级芯片的芯片模拟采样时钟信号ana_clk相位相同。
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (10)

1.一种音频模数转换芯片阵列模拟采样同步的实现装置，其特征在于，所述装置包括多级相连的音频模数转换芯片，所述音频模数转换芯片包括：
配置接口单元，用于输出模拟采样时钟同步控制信号；
同步开关，与配置接口单元相连，用于根据所述模拟采样时钟同步控制信号控制所述同步开关的输出信号是否作为模拟采样时钟同步分频计数处理单元的模拟采样时钟同步输入信号；
模拟采样时钟同步分频计数处理单元，与同步开关相连，用于对音频模数转换芯片输入的工作主时钟信号CLK分频，并将分频后的信号用作芯片内的模拟采样时钟信号，且用于根据接收的同步开关的所述模拟采样时钟同步输入信号，输出供后一级芯片同步使用的模拟采样时钟同步输出信号；
所述后一级音频模数转换芯片根据接收的前一级音频模数转换芯片的所述模拟采样时钟同步输出信号，作为其模拟采样时钟同步输入信号，根据所述模拟采样时钟同步输入信号及自身的计数目标值，调整其分频后的所述模拟采样时钟信号的相位，使调整后的所述模拟采样时钟信号的相位与前一级芯片的模拟采样时钟信号相位相同。
2.根据权利要求1所述的实现装置，其特征在于，所述模拟采样时钟同步分频计数处理单元根据模拟采样时钟分频系数将所述工作主时钟信号CLK分频，所述芯片自身的计数目标值与所述模拟采样时钟分频系数相同。
3.根据权利要求1所述的实现装置，其特征在于，所述音频模数转换芯片还包括ADC数据处理单元和输出选择器，其中，
所述ADC数据处理单元的输入端与配置接口单元及模拟采样时钟同步分频计数处理单元均相连，输出端与输出选择器相连，用于根据模拟采样时钟同步分频计数处理单元输出的所述模拟采样时钟信号，将模拟输入音频信号转换为数字输出信号；
所述输出选择器与模拟采样时钟同步分频计数处理单元、ADC数据处理单元和配置接口单元均相连，用于根据配置接口单元输出的输出控制信号，选择模拟采样时钟同步分频计数处理单元输出的模拟采样时钟同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
4.根据权利要求3所述的实现装置，其特征在于，所述ADC数据处理单元的输入端还接收前级芯片输出的数字串行音频输出信号和本级芯片模拟输入信号，且所述输出选择器输出端与后一级芯片相连。
5.根据权利要求3所述的实现装置，其特征在于，所述ADC数据处理单元的输入端还接收本级芯片模拟输入信号，且所述输出选择器输出端同时与其自身同步开关的输入端及后一级芯片相连。
6.根据权利要求1所述的实现装置，其特征在于，所述音频模数转换芯片还包括芯片状态机和时钟复位单元，其中，
所述芯片状态机与配置接口单元相连，用于控制芯片至少逐步处于复位初始状态、模拟采样时钟分频同步工作状态和正常工作状态；
所述时钟复位单元用于在芯片上电启动后，使得芯片处于所述复位初始状态，在外部主控CPU完成芯片的所有配置操作后，解除芯片复位，使得芯片先进入到模拟采样时钟分频同步工作状态，等到芯片完成模拟采样时钟同步处理之后，外部主控CPU通过配置接口将芯片切换到正常工作状态。
7.一种基于权利要求3所述的音频模数转换芯片阵列模拟采样同步的实现装置的实现方法，其特征在于，所述方法包括：
S1，配置接口单元输出模拟采样时钟同步控制信号；
S2，同步开关根据所述模拟采样时钟同步控制信号控制所述同步开关的输出信号是否作为模拟采样时钟同步分频计数处理单元的模拟采样时钟同步输入信号；
S3，模拟采样时钟同步分频计数处理单元对音频模数转换芯片输入的工作主时钟信号CLK分频，并将分频后的信号用作芯片内的模拟采样时钟信号，且用于根据接收的所述同步开关的模拟采样时钟同步输入信号，输出供后一级芯片同步使用的模拟采样时钟同步输出信号；
S4，所述后一级音频模数转换芯片根据接收的前一级音频模数转换芯片的所述模拟采样时钟同步输出信号，作为其芯片模拟采样时钟同步输入信号，根据所述模拟采样时钟同步输入信号及自身的计数目标值，调整其分频后的模拟采样时钟信号的相位，使调整后的所述模拟采样时钟信号的相位与阵列中前一级芯片的模拟采样时钟信号相位相同。
8.根据权利要求7所述的实现方法，其特征在于，所述同步开关的输出信号根据所述模拟采样时钟同步控制信号的电平进行对应变化。
9.根据权利要求7所述的实现方法，其特征在于，所述输出选择器根据配置接口单元输出的输出控制信号，选择模拟采样时钟同步分频计数处理单元输出的模拟采样时钟同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
10.根据权利要求7所述的实现方法，其特征在于，所述模拟采样时钟同步分频计数处理单元当其接收到的模拟采样时钟同步输出信号为高电平脉冲时，则其下一个输入CLK时钟周期计数器被强制到计数周期的初始值。
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