CN111327321B - 一种音频模数转换芯片阵列实时同步的实现装置及实现方法 - Google Patents

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Abstract

本发明揭示了一种音频模数转换芯片阵列实时同步的实现装置及实现方法，在现有音频模数转换芯片的基础上，通过在数字串行音频输出信号的某个比特中植入位置标志信号，然后根据串行比特计数处理单元的计数值和外部用户输入位置参数进行比较，所述位置标志信号的植入位置由外部用户输入位置参数控制，在芯片实际工作中，通过复用音频输出信号管脚和增加LRCK同步分频计数处理单元的方式，实现阵列中各个音频ADC芯片的内部LRCK信号之间的同步，进而最后实现在音频ADC芯片阵列中各个音频ADC芯片各声道之间的同步。

Description

一种音频模数转换芯片阵列实时同步的实现装置及实现方法
技术领域
本发明涉及一种音频模数转换（ADC）芯片阵列，尤其是涉及一种音频模数转换芯片阵列实时同步的实现装置及实现方法。
背景技术
随着语音识别技术的高速发展，音频ADC（Analog-to-digital converter，模拟数字转换器）芯片在该领域得到越来越广泛的应用。在一些要求比较高的语音识别应用领域，需要将多个音频ADC芯片集成起来形成一个阵列（常称作麦克风阵列）的形式，用以提高语音识别的效果。
音频ADC芯片阵列的集成方式多种多样，常见的有两类集成方式。第1类是将各个音频ADC芯片的输出音频串行数据信号线以三态的方式集成在一根共享音频数据信号线上，然后各个音频ADC芯片分时占用这根共享音频数据信号线，如附图1a所示；第2类是每个音频ADC芯片包含一个音频数据输入信号线和一个音频数据输出信号线，然后将前一级音频ADC芯片的音频输出信号线接到后一级音频ADC芯片的音频输入信号线上，一级一级地传递下去，最后通过最后一级音频ADC芯片的音频输出数据信号线传递出去，如附图1b所示。
各个音频ADC声道数据在音频数据信号线上的组织方式也是多种多样的，常见的有两类组织方式。第1类是将各个ADC声道的音频数据放在一个LRCK（左/右时钟）周期内输出，此类方式要求用户接收侧包含支持此种格式的数据接收处理电路；第2类是一个内部LRCK周期只输出两个声道，接口LRCK频率为内部LRCK频率的倍数，每个接口LRCK周期只输出两个声道，多个音频ADC芯片的多个声道数据按照一定顺序以N个外部接口LRCK时间长度为周期（N个外部接口LRCK时间长度等于一个内部LRCK周期长度）循环发送给用户接收侧。第2类多声道数据组织方式的音频ADC芯片阵列的优点是：用户接收侧不需要特别的数据接收处理电路，而是采用普通的立体声音频接收处理电路即可。
但是，对于采用第2类多声道数据组织方式的音频ADC芯片阵列，为了保持阵列中各个音频ADC芯片的采样同步，需要解决阵列中各个音频ADC芯片各声道之间的同步问题，而各个音频ADC芯片的采样同步又是依赖其内部LRCK，所以就要解决阵列中各个音频ADC芯片的内部LRCK之间的同步问题。现有有通过配置LRCK同步控制信号来解决同步问题，但是该方案需要外接配置单元来实现，也就说芯片需要外部干预才能实现芯片间LRCK的同步。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种可实现阵列中各个音频ADC芯片各声道之间同步的音频模数转换芯片阵列实时同步的实现装置及实现方法。
为实现上述目的，本发明提出如下技术方案：一种音频模数转换芯片阵列实时同步的实现装置，所述装置包括多级相连的音频模数转换芯片，所述音频模数转换芯片包括：
串行比特计数处理单元，用于根据外部输入的LRCK信号进行比特计数，生成比特计数信号；
位置比较单元，与所述串行比特计数处理单元相连，用于将所述比特计数信号与外部用户输入的位置参数进行比较，若相等，则将数字串行音频输出信号上的一个比特位作为同步输入信号，所述位置参数标识所述比特位的位置；
LRCK同步分频计数处理单元，与所述位置比较单元相连，用于根据所述同步输入信号，输出供后一级芯片同步使用的内部LRCK同步输出信号，且用于对音频模数转换芯片输入的外部LRCK信号分频，并将分频后的信号用作芯片内部LRCK信号；
所述后一级音频模数转换芯片根据前一级芯片输入的所述内部LRCK同步输出信号，调整其分频后的芯片内部LRCK信号的相位，使调整后的所述芯片内部LRCK信号的相位与前一级芯片内部LRCK信号相位相同。
优选地，所述各个音频模数转换芯片的音频数据输出信号线以三态的方式均集成在一根共享的音频数据信号线上。
优选地，所述各个音频模数转换芯片包括一音频数据输入信号线和一音频数据输出信号线，所述前一级音频模数转换芯片的音频数据输出信号线与后一级音频模数转换芯片的音频数据输入信号线相连。
优选地，所述LRCK同步分频计数处理单元当其接收到的同步输入信号为高电平脉冲时，则其下一个输入LRCK时钟周期计数器被强制到计数周期的初始值。
优选地，所述音频模数转换芯片还包括ADC数据处理单元和输出选择器，其中，
所述ADC数据处理单元的输入端与LRCK同步分频计数处理单元均相连，输出端与输出选择器相连，用于根据LRCK同步分频计数处理单元输出的所述芯片内部LRCK信号，将模拟输入音频信号转换为数字输出信号；
所述输出选择器与LRCK同步分频计数处理单元、ADC数据处理单元和串行比特计数处理单元均相连，用于根据串行比特计数处理单元输出的输出控制信号，选择LRCK同步分频计数处理单元输出的内部LRCK同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
优选地，所述ADC数据处理单元的输入端还接收前级芯片输出的数字串行音频输出信号和当前芯片模拟输入信号，且所述输出选择器输出端与后一级芯片相连。
优选地，所述ADC数据处理单元的输入端还接收当前芯片模拟输入信号，且所述输出选择器输出端同时与其自身位置比较单元的输入端及后一级芯片相连。
优选地，所述音频模数转换芯片还包括配置接口单元、芯片状态机和时钟复位单元，其中，
所述配置接口单元，用于输出芯片工作所需的可配置参数；
所述芯片状态机与配置接口单元相连，用于控制芯片至少逐步处于复位初始状态、建立状态和正常工作状态；
所述时钟复位单元用于在芯片上电启动后，使得芯片处于所述复位初始状态，在外部主控CPU完成芯片的所有配置操作后，解除芯片复位，使得芯片先进入到建立状态，等到芯片完成建立处理之后，外部主控CPU通过配置接口或芯片内部自身机制将芯片切换到正常工作状态。
本发明所揭示的一种音频模数转换芯片阵列实时同步的实现装置的实现方法，所述方法包括：
S1，串行比特计数处理单元根据外部输入的LRCK信号进行比特计数，生成比特计数信号；
S2，位置比较单元将所述比特计数信号与外部用户输入的位置参数进行比较，若相等，则将数字串行音频输出信号上的一个比特位作为同步输入信号，所述位置参数标识所述比特位的位置；
S3，LRCK同步分频计数处理单元根据所述同步输入信号，输出供后一级芯片同步使用的内部LRCK同步输出信号，且对音频模数转换芯片输入的外部LRCK信号分频，并将分频后的信号用作芯片内部LRCK信号；
S4，后一级音频模数转换芯片根据前一级芯片输入的所述内部LRCK同步输出信号，调整其分频后的芯片内部LRCK信号的相位，使调整后的所述芯片内部LRCK信号的相位与前一级芯片内部LRCK信号相位相同。
优选地，所述ADC数据处理单元根据LRCK同步分频计数处理单元输出的所述芯片内部LRCK信号，将模拟输入音频信号转换为数字输出信号。
优选地，所述输出选择器根据串行比特计数处理单元输出的输出控制信号，选择LRCK同步分频计数处理单元输出的内部LRCK同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
优选地，所述LRCK同步分频计数处理单元当其接收到的同步输入信号为高电平脉冲时，则其下一个输入LRCK时钟周期计数器被强制到计数周期的初始值。
本发明的有益效果是：本发明在现有音频模数转换（ADC）芯片的基础上，通过在数字串行音频输出信号中某个比特植入位置标志信号，然后根据串行比特计数的计数值和外部用户输入位置参数进行比较，实现阵列中各个音频ADC芯片的内部LRCK信号i_lrck之间的同步，进而最后实现在音频ADC芯片阵列采用上述第2类输出数据组织方式时，阵列中各个音频ADC芯片各声道之间的实时同步。
附图说明
图1a和图1b是现有一个音频ADC芯片阵列的应用场景，其中图1a是多芯片时分复用共享式的阵列芯片连接方式结构示意图，图1b是串联接力式的阵列芯片连接方式结构示意图；
图2a和图2b是本发明音频ADC芯片的LRCK分频同步原理示意图，其中，图2a为图1a所示阵列芯片连接方式下音频ADC芯片的LRCK分频同步功能示意图；图2b所示为图1b所示阵列芯片连接方式下音频ADC芯片的LRCK分频同步功能示意图；
图3是本发明LRCK同步分频计数处理单元的同步原理示意图；
图4为本发明具有阵列同步功能的音频ADC芯片的结构示意图。
实施方式
下面将结合本发明的附图，对本发明实施例的技术方案进行清楚、完整的描述。
本发明所揭示的一种音频模数转换芯片阵列实时同步的实现装置及方法，通过将数字串行音频输入信号自身的某个比特位设置为同步控制信号，通过该同步控制信号实现无需外部干预即可实现阵列中各个音频ADC芯片的内部LRCK信号之间的同步，简单实用。
本发明所揭示的一种音频模数转换芯片阵列实时同步的实现装置，包括相连的多级音频模数转换芯片，如背景技术中所介绍的，这里多级音频模数转换芯片的连接方式一般有两种，分别如图1a和1b所示，均适用于本发明，具体集成结构这里不再赘述，可参照上述描述。
其中，图1a所示阵列芯片连接方式下，音频ADC芯片的LRCK分频同步结构的示意图对应如图2a所示，图1b所示阵列芯片连接方式下，音频ADC芯片的LRCK分频同步结构的示意图对应如图2b所示，下面具体以图2b所示结构为例进行说明。
如图2b所示，本发明实施例所揭示的一种具有阵列同步功能的音频模数转换芯片包括：串行比特计数处理单元、位置比较单元、LRCK同步分频计数处理单元、ADC数据处理单元和输出选择器。
其中，串行比特计数处理单元用于根据外部输入的LRCK信号，对数字串行音频输入信号进行比特计数，生成比特计数信号bit_count输出给位置比较单元，其中，比特计数信号bit_count的计数值范围为1~N，N为大于1的整数。串行比特计数处理单元也用于输出输出控制信号o_sel给输出选择器。
位置比较单元的输入端与串行比特计数处理单元相连，用于接收串行比特计数处理单元输出的比特计数信号bit_count，同时接收数字串行音频输入信号tdmin及外部用户输入的位置参数flag_position；位置比较单元的输出端与LRCK同步分频计数处理单元相连，其用于将比特计数信号bit_count和位置参数flag_position进行比较，若两者相等，则将数字串行音频输入信号tdmin或adcdat上的电平作为一个同步输入信号first_set输出给LRCK同步分频计数处理单元。其中，位置参数flag_position用于标识将数字串行音频输出信号的哪一位设置为同步控制位，即位置参数flag_position标识该比特位的位置，其可以设置为上述1~N中任意一个数值，本实施例中，位置参数flag_position设置为N，即将数字串行音频输出信号的最后一位设置为同步控制位。
即当比特计数信号bit_count的值计数到N（与位置参数flag_position相等）时，将数字串行音频输入信号tdmin的最后一位的电平作为一个同步输入信号first_set输出给LRCK同步分频计数处理单元。实施时，该同步控制位的电平可以是高电平（如1）或者低电平（如0），本实施例中，设置该同步控制位的电平为高电平，如图3所示，在①处（对应比特计数信号bit_count的值为N），数字串行音频输入信号tdmin的电平为高电平。
LRCK同步分频计数处理单元的输入端与位置比较单元相连，且其输入端还接收对音频模数转换芯片输入的外部LRCK信号（即图1a和图1b所示中的LRCK信号）和LRCK分频系数，用于根据所述LRCK分频系数，对外部LRCK信号分频，并将分频后的信号输出，用作芯片内部LRCK信号i_lrck；同时用于根据接收的位置比较单元输出的同步输入信号first_set，输出供后一级芯片同步使用的内部LRCK同步输出信号first__flag。其中，在立体声芯片级联组合时，这里的LRCK分频系数一般与芯片数目相同，如芯片数为4个，那LRCK分频系数即为4。
下面则以LRCK分频系数设置为4的阵列实现内部LRCK信号i_lrck之间的同步的原理进行详细说明。
其中，图3所示为分频系数设置为4的阵列中任意一级音频ADC芯片的LRCK同步分频计数处理单元的工作过程。图中，LRCK为LRCK分频计数的输入时钟（即外部LRCK信号），tdmin为数字串行音频输入信号，i_lrck（previous）为前一级音频ADC芯片分频后的帧频信号，lrck_cnt（previous）为前一级音频ADC芯片的分频计数器，lrck_cnt（current）为当前音频ADC芯片的分频计数器，bit_count为串行比特计数处理单元输出的比特计数信号（其计数值范围为1~N），flag_position为外部用户输入的位置参数（其配置为N），i_lrck为当前音频ADC芯片分频后的帧频信号。
同步前，前一级和当前音频ADC芯片的lrck_cnt计数器均仅各自按照自身时钟设定的LRCK分频系数计数。当比特计数信号bit_count的计数到N（即与位置参数flag_position相等）时，数字串行音频输入信号tdmin输出一个高电平作为同步输入信号first_set，该同步输入信号first_set作为后一级芯片同步使用的内部LRCK同步输出信号first__flag，在该同步信号的作用下，前一级和当前音频ADC芯片的分频计数器的值调整为相同，对应的，前一级和当前音频ADC芯片分频后的帧频信号也调整为一致，如在②处，前一级和当前音频ADC芯片分频后的帧频信号调整为一致，从而实现相连的多级音频模数转换芯片内部LRCK信号i_lrck之间的同步。
也就是说，LRCK同步分频计数处理单元内的lrck_cnt计数器除根据其时钟按照设定的分频系数计数外，当其接收到的同步输入信号first_set为高电平脉冲时，则下一个输入LRCK时钟周期计数器被强制到计数周期的初始值，如1，当然也可以是0或其他初始值，本实施例中为1，如图3中所示，每当比特计数信号bit_count的计数到N（即与位置参数flag_position相等）时，数字串行音频输入信号tdmin输出一个高电平作为同步输入信号first_set。
当前一级音频ADC芯片的内部LRCK信号i_lrck（previous）与当前音频ADC芯片的内部LRCK信号i_lrck（current）保持相同的变化规律的时候，则当前芯片完成了与前级芯片的同步。这样一级接着一级，完成阵列中所有音频ADC芯片的同步处理过程。
更进一步地，如图4所示，本发明实施例所揭示的一种具有阵列同步功能的音频模数转换芯片还包括：配置接口单元、芯片状态机和时钟复位单元，其中，
ADC数据处理单元主要用于完成模拟输入音频信号到串行音频数字信号的整个处理过程，包括音频模拟前端处理、音频数字滤波、音频输出格式处理等。
具体地，如图2b所示，ADC数据处理单元的输入端与配置接口单元和LRCK同步分频计数处理单元均相连，且接收前级芯片输出的数字串行音频输入信号tdmin信号和当前芯片模拟输入信号AIN，用于根据用户需求，通过配置接口单元配置ADC数据处理单元所需要的参数，将当前芯片模拟输入信号AIN转换成当前芯片数字串行音频输出信号，然后与来自前级芯片数字串行音频输入信号tdmin合并，输出为数字串行音频输出信号o_adcdat。其中，LRCK同步分频计数处理单元输出的i_lrck则作为ADC数据处理单元使用的内部LRCK信号。
图2a所示的ADC数据处理单元与图2b所示的ADC数据处理单元原理类似，其输入端同样与配置接口单元及LRCK同步分频计数处理单元均相连，且接收当前芯片模拟输入信号AIN，用于根据用户需求，通过配置接口单元配置ADC数据处理单元所需要的参数，将当前芯片模拟输入信号AIN转换成当前芯片数字串行音频输出信号，输出为数字串行音频输出信号o_adcdat。
输出选择器的输入端与LRCK同步分频计数处理单元、ADC数据处理单元和串行比特计数处理单元均相连，分别用于接收内部LRCK同步输出信号first__flag、数字串行音频输出信号o_adcdat和输出控制信号o_sel，输出端同时与其自身位置比较单元的输入端及后一级芯片相连，输出数字串行音频输出信号o_adcdat或内部LRCK同步输出信号first__flag，如图2a所示，或者直接与后一级芯片相连，输出o_adcdat信号或内部LRCK同步输出信号first__flag，如图2b所示。输出选择器用于完成音频输出信号管脚的复用功能选择：当芯片处于LRCK同步标志位输出时钟周期（即串行比特计数处理单元输出的比特计数信号与外部用户输入的位置参数相等时），其选择LRCK同步分频处理单元输出的内部LRCK同步输出信号first__flag作为音频输出信号管脚的输入；当芯片处于音频数据输出周期（即串行比特计数处理单元输出的比特计数信号与外部用户输入的位置参数不相等）时，其选择ADC数据处理器单元的音频输出信号o_adcdat作为音频输出信号管脚的输入。本实施例中，输出选择器的输出adcdat信号依据输出控制信号o_sel进行变化，设置当o_sel信号为低电平时，adcdat信号等于图2a和图2b的音频输出信号o_adcdat信号，当o_sel信号为高电平时，adcdat信号等于图2a和图2b的内部LRCK同步输出信号first_flag信号。
结合图4所示，芯片状态机与配置接口单元相连，在芯片状态机中，包括多种工作状态，主要包括三个工作状态：一个复位初始状态，此状态下芯片工作电压逐步达到正常工作电压，外部主控CPU完成芯片工作参数设置，完成芯片工作参数配置之后，主控CPU对音频ADC进行解复位操作，芯片工作状态跳转到芯片建立状态，此状态下完成当前芯片正常工作之前的各个准备工作的处理。直到芯片完成所有准备处理之后，外部主控CPU或者芯片自身机制将芯片从建立状态切换到正常工作状态。
时钟复位单元用于在芯片上电启动后，使得芯片处于复位初始状态，而在外部主控CPU完成芯片的所有配置操作后，解除芯片复位，使得芯片逐步进入到其他工作状态，具体地，芯片先进入到建立状态，等到芯片完成建立处理之后，外部主控CPU通过配置接口单元或者芯片内部机制将芯片切换到正常工作状态。
基于上述所介绍的音频模数转换芯片阵列实时同步的实现装置，本发明所揭示的一种音频模数转换芯片阵列实时同步的实现方法，包括：
S1，串行比特计数处理单元根据外部输入的LRCK信号进行比特计数，生成比特计数信号；
S2，位置比较单元将所述比特计数信号与外部用户输入的位置参数进行比较，若相等，则将数字串行音频输出信号上的一个比特位作为同步输入信号，所述位置参数标识所述比特位的位置；
S3，LRCK同步分频计数处理单元根据所述同步输入信号，输出供后一级芯片同步使用的内部LRCK同步输出信号，且对音频模数转换芯片输入的外部LRCK信号分频，并将分频后的信号用作芯片内部LRCK信号；
S4，后一级音频模数转换芯片根据前一级芯片输入的所述内部LRCK同步输出信号，调整其分频后的芯片内部LRCK信号的相位，使调整后的所述芯片内部LRCK信号的相位与前一级芯片内部LRCK信号相位相同。
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (10)

1.一种音频模数转换芯片阵列实时同步的实现装置，其特征在于，所述装置包括多级相连的音频模数转换芯片，所述音频模数转换芯片包括：
串行比特计数处理单元，用于根据外部输入的LRCK信号进行比特计数，生成比特计数信号；
位置比较单元，与所述串行比特计数处理单元相连，用于将所述比特计数信号与外部用户输入的位置参数进行比较，若相等，则将数字串行音频输出信号上的一个比特位作为同步输入信号，所述位置参数标识所述比特位的位置；
LRCK同步分频计数处理单元，与所述位置比较单元相连，用于根据所述同步输入信号，输出供后一级芯片同步使用的内部LRCK同步输出信号，且用于对音频模数转换芯片输入的外部LRCK信号分频，并将分频后的信号用作芯片内部LRCK信号；
所述后一级音频模数转换芯片根据前一级芯片输入的所述内部LRCK同步输出信号，调整其分频后的芯片内部LRCK信号的相位，使调整后的所述芯片内部LRCK信号的相位与前一级芯片内部LRCK信号相位相同。
2.根据权利要求1所述的实现装置，其特征在于，所述LRCK同步分频计数处理单元当其接收到的同步输入信号为高电平脉冲时，则其下一个输入LRCK时钟周期计数器被强制到计数周期的初始值。
3.根据权利要求1所述的实现装置，其特征在于，所述音频模数转换芯片还包括ADC数据处理单元和输出选择器，其中，
所述ADC数据处理单元的输入端与LRCK同步分频计数处理单元均相连，输出端与输出选择器相连，用于根据LRCK同步分频计数处理单元输出的所述芯片内部LRCK信号，将模拟输入音频信号转换为数字输出信号；
所述输出选择器与LRCK同步分频计数处理单元、ADC数据处理单元和串行比特计数处理单元均相连，用于根据串行比特计数处理单元输出的输出控制信号，选择LRCK同步分频计数处理单元输出的内部LRCK同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
4.根据权利要求3所述的实现装置，其特征在于，所述ADC数据处理单元的输入端还接收前级芯片输出的数字串行音频输出信号和当前芯片模拟输入信号，且所述输出选择器输出端与后一级芯片相连。
5.根据权利要求3所述的实现装置，其特征在于，所述ADC数据处理单元的输入端还接收当前芯片模拟输入信号，且所述输出选择器输出端同时与其自身位置比较单元的输入端及后一级芯片相连。
6.根据权利要求1所述的实现装置，其特征在于，所述音频模数转换芯片还包括配置接口单元、芯片状态机和时钟复位单元，其中，
所述配置接口单元，用于输出芯片工作所需的可配置参数；
所述芯片状态机与配置接口单元相连，用于控制芯片至少逐步处于复位初始状态、建立状态和正常工作状态；
所述时钟复位单元用于在芯片上电启动后，使得芯片处于所述复位初始状态，在外部主控CPU完成芯片的所有配置操作后，解除芯片复位，使得芯片先进入到建立状态，等到芯片完成建立处理之后，外部主控CPU或者芯片自身机制将芯片从建立状态切换到正常工作状态。
7.一种基于权利要求3所述的音频模数转换芯片阵列实时同步的实现装置的实现方法，其特征在于，所述方法包括：
S1，串行比特计数处理单元根据外部输入的LRCK信号进行比特计数，生成比特计数信号；
S2，位置比较单元将所述比特计数信号与外部用户输入的位置参数进行比较，若相等，则将数字串行音频输出信号上的一个比特位作为同步输入信号，所述位置参数标识所述比特位的位置；
S3，LRCK同步分频计数处理单元根据所述同步输入信号，输出供后一级芯片同步使用的内部LRCK同步输出信号，且对音频模数转换芯片输入的外部LRCK信号分频，并将分频后的信号用作芯片内部LRCK信号；
S4，后一级音频模数转换芯片根据前一级芯片输入的所述内部LRCK同步输出信号，调整其分频后的芯片内部LRCK信号的相位，使调整后的所述芯片内部LRCK信号的相位与前一级芯片内部LRCK信号相位相同。
8.根据权利要求7所述的实现方法，其特征在于，所述ADC数据处理单元根据LRCK同步分频计数处理单元输出的所述芯片内部LRCK信号，将模拟输入音频信号转换为数字输出信号。
9.根据权利要求7所述的实现方法，其特征在于，所述输出选择器根据串行比特计数处理单元输出的输出控制信号，选择LRCK同步分频计数处理单元输出的内部LRCK同步输出信号、ADC数据处理单元输出的数字输出信号之一作为其输出信号。
10.根据权利要求7所述的实现方法，其特征在于，所述LRCK同步分频计数处理单元当其接收到的同步输入信号为高电平脉冲时，则其下一个输入LRCK时钟周期计数器被强制到计数周期的初始值。
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