CN107809248A - 多模式模数转换电路 - Google Patents

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Abstract

本发明公开了一种多模式模数转换电路，包括模拟开关、n个ADC、n个时钟延迟单元、时钟分频器及数字后处理模块，n大于或等于2；n个ADC分别电连接至模拟开关与数字后处理模块之间，每一个时钟延迟单元与对应的ADC及时钟分频器电连接；每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的数字输出信号发送至数字后处理模块，模拟开关用于配置ADC的模拟输入信号，数字后处理模块用于配置ADC的数字输出信号，时钟分频器用于接收主时钟信号，并对主时钟进行分频，每一个时钟延迟单元均用于配置对应的ADC的时钟的相位延迟。本发明可被配置为高信噪比模式、高速模式或多通道模式，从而满足不同的应用需求。

Description

多模式模数转换电路
技术领域
本发明涉及集成电路领域，特别涉及一种多模式模数转换电路。
背景技术
ADC(Analog-to-Digital Converter，模数转换器)用于将模拟信号转换为数字信号，广泛用于各种数据采集以及通信系统中。ADC的采样速率直接决定了所能处理的信号带宽，ADC的精度(如信噪比、无杂散动态范围等)则决定着整个系统的动态范围。ADC有多种架构，如流水线型(pipelined ADC)、逐次逼近型(SAR ADC)、快闪型(flash ADC)、时域交织型(interleaved ADC)等。
ADC根据速度、精度和集成度(通道路)的不同，而决定了其不同的应用场合。有的应用要求ADC具有高的精度(高信噪比，高线性度)，有的应用要求ADC具有多个通道，从而同时对多个信号进行采样和模数转换，有的应用要求ADC具有高的速度从而提供较大的信号带宽。由于半导体工艺的限制，一个ADC在设计时要么就是一个高精度的，要么就是一个高速的，通常二者不可兼得，因此限制了其应用的普适性。
发明内容
本发明要解决的技术问题是为了克服现有技术中ADC无法同时满足高精度及高速的需求，导致无法满足不同的应用需求，限制了其应用的普适性的缺陷，提供一种多模式模数转换电路。
本发明是通过下述技术方案来解决上述技术问题的：
一种多模式模数转换电路，其特点在于，所述多模式模数转换电路包括模拟开关、n个ADC、n个时钟延迟单元、时钟分频器及数字后处理模块，n大于或等于2；
n个ADC分别电连接至所述模拟开关与所述数字后处理模块之间，ADC与时钟延迟单元一一对应，且每一个时钟延迟单元与对应的ADC及所述时钟分频器电连接；
每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的数字输出信号发送至所述数字后处理模块，所述模拟开关用于配置ADC的模拟输入信号，所述数字后处理模块用于配置ADC的数字输出信号，所述时钟分频器用于接收主时钟信号，并对主时钟进行分频，每一个时钟延迟单元均用于配置对应的ADC的时钟的相位延迟。
较佳地，当所述多模式模数转换电路配置至第一模式时，所述模拟开关用于将一路模拟输入信号同时分别发送至n个ADC，所述时钟分频器的分频比设置为1，n个时钟延迟单元的相位延迟均设置为相同，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号发送至所述数字后处理模块，所述数字后处理模块用于将接收到的n路数字输出信号求和并平均后进行输出。
在本方案中，所述第一模式为高信噪比模式，在此模式下，所述多模式模数转换电路的可提升信噪比，从而满足需要高精度的应用要求。
较佳地，当所述多模式模数转换电路配置至第二模式时，所述时钟分频器的分频比设置为4，每一个ADC的时钟频率均为主时钟频率的1/n，且每两个相邻的时钟延迟单元之间的相位延迟差设置为360°/n，所述模拟开关用于将一路模拟输入信号发送至第一个ADC，并依次切换至相邻的一个ADC，使一路模拟输入信号仅发送至一个ADC，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号发送至所述数字后处理模块，所述数字后处理模块用于将接收到的数字输出信号依次进行输出。
在本方案中，所述第二模式为高速模式，在此模式下，所述多模式模数转换电路的可提升信号的采样率，从而满足需要高速度的应用要求，提高较大的信号宽带。
较佳地，当所述多模式模数转换电路配置至第三模式时，所述模拟开关用于将n路模拟输入信号分别发送至对应的一个ADC，所述时钟分频器的分频比设置为1，n个时钟延迟单元的相位延迟均设置为相同，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号发送至所述数字后处理模块，所述数字后处理模块用于将接收到的n路数字输出信号进行输出。
在本方案中，所述第三模式为多通道模式，在此模式下，所述多模式模数转换电路的可同时对多路信号进行采样，从而满足需要多通道模数转换的应用要求。
较佳地，每一个ADC均包括一个模拟信号输入接口、一个数字信号输出接口及一个时钟信号输入接口，每一个模拟信号输入接口均与所述模拟开关电连接，每一个数字信号输出接口与所述数字后处理模块电连接，每一个时钟信号输入接口与对应的时钟延迟单元电连接。
较佳地，所述数字后处理模块包括主时钟信号接口，所述数字后处理模块还用于通过所述主时钟信号接口来接收主时钟信号。
较佳地，ADC的数量为4个，时钟延迟单元的数量为4个。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
本发明提供的多模式模数转换电路可以被配置为高信噪比模式、高速模式或多通道模式，仅通过一个多模式模数转换电路即可满足高信噪比、高速及多通道的需求，且三种模式之间方便切换，从而满足不同的应用需求，提高了其应用的普适性。
附图说明
图1为本发明较佳实施例的多模式模数转换电路的结构示意图。
图2为图1中多模式模数转换电路在高信噪比模式下的结构示意图。
图3为图1中多模式模数转换电路在高速模式下的结构示意图。
图4为图1中多模式模数转换电路在多通道模式下的结构示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
如图1所示，本实施例提供的多模式模数转换电路包括模拟开关1、数字后处理模块2、第一ADC31、第二ADC32、第三ADC33、第四ADC34、第一时钟延迟单元41、第二时钟延迟单元42、第三时钟延迟单元43、第四时钟延迟单元44及时钟分频器5，ADC与时钟延迟单元一一对应，在本实施例中，虽然以ADC的数量为4个、时钟延迟单元的数量为4个的情况来说明，但并不仅限于此数量，也可根据实际情况来进行调整，但ADC及时钟延迟单元的数量应分别大于或等于2个。
具体的，模拟开关1分别与第一ADC31的模拟信号输入接口Vin1、第二ADC32的模拟信号输入接口Vin2、第三ADC33的模拟信号输入接口Vin3及第四ADC34的模拟信号输入接口Vin4电连接，数字后处理模块2分别与第一ADC31的数字信号输出接口Dout1、第二ADC32的数字信号输出接口Dout2、第三ADC33的数字信号输出接口Dout3及第四ADC34的数字信号输出接口Dout4电连接，第一ADC31的时钟信号输入接口clk1与第一时钟延迟单元41电连接，第二ADC32的时钟信号输入接口clk2与第二时钟延迟单元42电连接，第三ADC33的时钟信号输入接口clk3与第三时钟延迟单元43电连接，第四ADC34的时钟信号输入接口clk4与第四时钟延迟单元44电连接，第一时钟延迟单元41、第二时钟延迟单元42、第三时钟延迟单元43及第四时钟延迟单元44分别与时钟分频器5电连接，数字后处理模块2包括主时钟信号接口，数字后处理模块2通过所述主时钟信号接口来接收主时钟信号。
模拟开关1用于接收外部传送的模拟信号，并配置各个ADC的模拟输入信号，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的数字输出信号发送至数字后处理模块2，数字后处理模块2用于配置各个ADC的数字信号输出，即接收各个ADC发送的数字输出信号并输出数字信号，时钟分频器5用于接收主时钟信号，并对主时钟进行分频，每一个时钟延迟单元均用于配置对应的ADC的时钟的相位延迟。
所述多模式模数转换电路可配置为三种模式，分别为第一模式、第二模式或第三模式，在本实施例中，所述第一模式为高信噪比模式，所述第二模式为高速模式，所述第三模式为多通道模式，下面具体说明所述多模式模数转换电路在各个模式下的配置方式。
如图2所示，当所述多模式模数转换电路配置至第一模式时，即在高信噪比模式下，所述多模式模数转换电路仅配置1个输入接口Vin及1个输出接口Dout。模拟开关1将一路模拟输入信号同时分别发送至第一ADC31、第二ADC32、第三ADC33及第四ADC34。时钟分频器5的分频比设置为1，即每一个ADC均工作在主时钟频率。此模式下，4个ADC需要同时采样，因此将第一时钟延迟单元41、第二时钟延迟单元42、第三时钟延迟单元43及第四时钟延迟单元44的相位延迟均设置为相同，在本实施例中，均设置为0°相移，但也可设置为其他相移，如60°、90°等。每一个ADC均对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号分别发送至数字后处理模块2，数字后处理模块2将接收到的4路数字输出信号求和并平均后通过Dout进行输出，因通过平均，所述多模式模数转换电路的热噪声被降低，根据公式ΔSNR＝10*lg(M)，其中，ΔSNR为信噪比增加量，单位为dB，M为通道数(本实施例中为ADC的数量，即M＝4)，所述多模式模数转换电路的信噪比提升6dB。
如图3所示，当所述多模式模数转换电路配置至第二模式时，即在高速模式下，所述多模式模数转换电路仅配置1个输入接口Vin及1个输出接口Dout。模拟开关1先将一路模拟输入信号发送至第一ADC31，再依次切换至第二ADC32、第三ADC33及第四ADC34，之后又切换至第一ADC31，按照顺序依次循环切换，将一路模拟输入信号轮流发送至4个ADC。时钟分频器5的分频比设置为4，即每一个ADC均工作在主时钟频率的1/4。此模式下，4个ADC的时钟频率均为主时钟频率的1/4，但相位上需要依次错开90°，因此将第一时钟延迟单元41的相位延迟设置为0°，第二时钟延迟单元42的相位延迟设置为90°，第三时钟延迟单元43的相位延迟设置为180°，第四时钟延迟单元44的相位延迟设置为270°，当ADC的数量为n个时，可根据360°/n的相位延迟差来依次设置。每一个ADC均对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号分别依次发送至数字后处理模块2，数字后处理模块2将4个ADC的数字输出信号进行顺序切换，并将接收到的数字输出信号依次进行输出，此时，切换顺序需要和模拟开关1的切换顺序保持一致，在本实施例中，所述多模式模数转换电路的数据输出的速率和主时钟的频率相同，从而达到了将采样率提高4倍的目的，当ADC的数量为n个时，可将采样率提高n倍。
如图4所示，当所述多模式模数转换电路配置至第三模式时，即在多通道模式下，所述多模式模数转换电路配置4个输入接口V1、V2、V3、V4及4个输出接口D1、D2、D3、D4，第一ADC31连接至V1及D1之间，第二ADC32连接至V2及D2之间，第三ADC33连接至V3及D3之间，第四ADC34连接至V4及D4之间。模拟开关1将4路模拟输入信号分别发送至对应的一个ADC。时钟分频器5的分频比设置为1，即每一个ADC均工作在主时钟频率。此模式下，4个ADC需要同时采样，因此将第一时钟延迟单元41、第二时钟延迟单元42、第三时钟延迟单元43及第四时钟延迟单元44的相位延迟均设置为相同，在本实施例中，均设置为0°相移，但也可设置为其他相移，如60°、90°等。每一个ADC均对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号分别发送至数字后处理模块2，数字后处理模块2将接收到的4路数字输出信号不做任何处理并分别进行输出。
本实施例提供的多模式模数转换电路可以被配置为高信噪比模式、高速模式或多通道模式，仅通过一个多模式模数转换电路即可满足高信噪比、高速及多通道的需求，且三种模式之间方便切换，从而满足不同的应用需求，提高了其应用的普适性。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (7)

1.一种多模式模数转换电路，其特征在于，所述多模式模数转换电路包括模拟开关、n个ADC、n个时钟延迟单元、时钟分频器及数字后处理模块，n大于或等于2；
n个ADC分别电连接至所述模拟开关与所述数字后处理模块之间，ADC与时钟延迟单元一一对应，且每一个时钟延迟单元与对应的ADC及所述时钟分频器电连接；
每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的数字输出信号发送至所述数字后处理模块，所述模拟开关用于配置ADC的模拟输入信号，所述数字后处理模块用于配置ADC的数字输出信号，所述时钟分频器用于接收主时钟信号，并对主时钟进行分频，每一个时钟延迟单元均用于配置对应的ADC的时钟的相位延迟。
2.如权利要求1所述的多模式模数转换电路，其特征在于，当所述多模式模数转换电路配置至第一模式时，所述模拟开关用于将一路模拟输入信号同时分别发送至n个ADC，所述时钟分频器的分频比设置为1，n个时钟延迟单元的相位延迟均设置为相同，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号发送至所述数字后处理模块，所述数字后处理模块用于将接收到的n路数字输出信号求和并平均后进行输出。
3.如权利要求1所述的多模式模数转换电路，其特征在于，当所述多模式模数转换电路配置至第二模式时，所述时钟分频器的分频比设置为4，每一个ADC的时钟频率均为主时钟频率的1/n，且每两个相邻的时钟延迟单元之间的相位延迟差设置为360°/n，所述模拟开关用于将一路模拟输入信号发送至第一个ADC，并依次切换至相邻的一个ADC，使一路模拟输入信号仅发送至一个ADC，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号发送至所述数字后处理模块，所述数字后处理模块用于将接收到的数字输出信号依次进行输出。
4.如权利要求1所述的多模式模数转换电路，其特征在于，当所述多模式模数转换电路配置至第三模式时，所述模拟开关用于将n路模拟输入信号分别发送至对应的一个ADC，所述时钟分频器的分频比设置为1，n个时钟延迟单元的相位延迟均设置为相同，每一个ADC均用于对接收到的模拟输入信号进行采样，并将采样后的一路数字输出信号发送至所述数字后处理模块，所述数字后处理模块用于将接收到的n路数字输出信号进行输出。
5.如权利要求1所述的多模式模数转换电路，其特征在于，每一个ADC均包括一个模拟信号输入接口、一个数字信号输出接口及一个时钟信号输入接口，每一个模拟信号输入接口均与所述模拟开关电连接，每一个数字信号输出接口与所述数字后处理模块电连接，每一个时钟信号输入接口与对应的时钟延迟单元电连接。
6.如权利要求1所述的多模式模数转换电路，其特征在于，所述数字后处理模块包括主时钟信号接口，所述数字后处理模块还用于通过所述主时钟信号接口来接收主时钟信号。
7.如权利要求1～6中任意一项所述的多模式模数转换电路，其特征在于，ADC的数量为4个，时钟延迟单元的数量为4个。
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