CN110535473A - 无路径失配的无采保高速高输入带宽流水线结构adc - Google Patents

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Abstract

本发明公开了一种无路径失配的无采保高速高输入带宽流水线结构ADC，包括数字校正电路和级联的若干流水级电路,第一级流水级电路包括第一电容阵列、第二电容阵列、OTA放大器、低分辨率子Flash ADC和四个开关；所述第一电容阵列由多个第一开关电容网络并联组成，每个所述第一开关电容网络均包括三个开关和一个电容；所述第二电容阵列由多个第二开关电容网络并联组成，每个所述第二开关电容网络均包括三个开关和一个电容。本发明中，待转换的模拟信号分别连接到两组完全相同的电容阵列上，这样能得到良好的匹配，从而很好的消除了路径失配造成的影响。

Description

无路径失配的无采保高速高输入带宽流水线结构ADC
技术领域
本发明涉及流水线结构ADC领域，特别涉及一种无路径失配的无采保高速高输入带宽流水线结构ADC。
背景技术
流水线ADC是实现高速中高精度ADC的一种流行架构，相较其他两种主流ADC架构：逐次比较型和并行比较型，它在转换速度，功耗和芯片面积成本之间做出了有效折中，并被广泛应用于宽波段卫星通信、光纤和网络调制器以及雷达通信等通信系统中。
如图1所示，传统的流水线结构ADC由级联的若干级流水级电路和数字校正电路组成，每一级流水级电路又包含采样保持电路，低分辨率子ADC和DAC，以及一个有求和极间放大功能的电路(MDAC)；在此基础上，为了进一步降低功耗，无采样保持电路的流水线ADC结构作为一种有效的技术手段被提出来。在待转换的模拟信号进入第一级流水级电路后，由低分辨率的子ADC首先进行转换，获得K1位数字信号，再通过DAC转换成模拟信号，通过求和电路，该模拟信号从待转换信号中抽走，留下余差信号被级间放大器以固定增益放大并被输送到下一级流水级电路，重复以上所述操作，依次可以获得K2，…，Km位数字信号，最终完成模拟信号到数字信号的转换。其中，流水线ADC架构的第一级流水级电路决定了整个ADC系统的转换速度和输入带宽，是高速高输入带宽流水线ADC设计的核心单元。
如图2所示，传统的无采保流水线ADC第一级流水级电路包括MDAC和sub-ADC，然而MDAC和sub-ADC之间存在路径失配的问题，使得流水线ADC的线性度受到限制，一些国际ADC厂商，例如ADI,虽然通过调节sub-ADC采样时钟的延迟来抵消部分路径失配，然而仍然需要精心的版图设计和后仿真才能确定这种延迟的范围，增加了设计的复杂性；另外，sub-ADC还增大了缓冲器的负载和功耗，降低了其带宽和线性度。
发明内容
本发明要解决的技术问题是提供了一种无路径失配的无采保高速高输入带宽流水线结构ADC。
本发明的技术方案如下：
一种无路径失配的无采保高速高输入带宽流水线结构ADC，包括数字校正电路和级联的若干流水级电路,第一级流水级电路包括第一电容阵列、第二电容阵列、OTA放大器、低分辨率子Flash ADC、开关S4、开关S8、开关S9和开关S10，所述第一电容阵列由多个第一开关电容网络并联组成，每个所述第一开关电容网络均包括开关S1、开关S2、开关S3和电容C1，每一第一开关电容网络的电容C1的第一端通过其开关S1与采样信号输入端口Vin电连接，每一第一开关电容网络的电容C1的第一端还与其开关S2的第一端电连接，开关S2的第二端和第三端均与余差信号输出端口Vout电连接；每一第一开关电容网络的电容C1的第二端通过其开关S3接地，每一第一开关电容网络的电容C1的第二端还与开关S4的第一端电连接，所述开关S4的第二端与OTA放大器的负向输入端电连接；
所述第二电容阵列由多个第二开关电容网络并联组成，每个所述第二开关电容网络均包括开关S5、开关S6、开关S7和电容C2，每一第二开关电容网络的电容C2的第一端通过其开关S5与与采样信号输入端口Vin电连接，每一第二开关电容网络的电容C2的第一端还与其开关S6的第一端电连接，开关S6的第二端连接第二参考电压，开关S6的第三端连接第三参考电压；每一第二开关电容网络的电容C2的第二端通过开关S7接地，每一第二开关电容网络的电容C2的第二端还与开关S8的第一端电连接；所述开关S8的第二端与OTA放大器的负向输入端电连接；
所述OTA放大器的正向输入端接地，所述OTA放大器的输出端与余差信号输出端口Vout电连接，所述OTA放大器的输出端还通过开关S9接地，所述OTA放大器的输出端还通过开关S10与低分辨率子Flash ADC的输入端电连接；所述低分辨率子Flash ADC连接有第一参考电压，所述低分辨率子Flash ADC的输出端与数字校正电路电连接，所述低分辨率子Flash ADC的输出端还与第二电容阵列电连接。
进一步的，所述第一电容阵列由八个第一开关电容网络并联组成，所述第二电容阵列由八个第二开关电容网络并联组成。
进一步的，所述低分辨率子Flash ADC输出的数字信号由八位温度计码组成，八位温度计码与八个第二开关电容网络一一对应。
进一步的，所述第二参考电压的电压值是第一参考电压值的两倍，所述第三参考电压电压值的绝对值与第二参考电压电压值的绝对值相等，且极性与第二参考电压相反。
进一步的，所述第一级流水级电路还包括转码器，所述低分辨率子Flash ADC的输出端通过转码器与数字校正电路电连接，所述转码器用于将低分辨率子Flash ADC输出的数字信号转换为二进制码。
进一步的，所述开关S9、每一第一开关电容网络的开关S1和每一第二开关电容网络的开关S5均由时钟信号控制闭合或断开，每一第一开关电容网络的开关S3和每一第二开关电容网络的开关S7均由时钟信号控制闭合或断开，所述开关S4和每一第一开关电容网络的开关S2均由时钟信号控制闭合或断开，所述开关S8由时钟信号控制闭合或断开，所述开关S10由时钟信号控制闭合或断开，每一第二开关电容网络的开关S6由时钟信号控制闭合或断开，且在闭合状态时分别由低分辨率子Flash ADC输出数字信号的对应位控制连接第二参考电压或第三参考电压。
有益效果：
1、待转换模拟信号没有分别连接Flash ADC和电容阵列这两条不同路径，而是分别连接到两组完全相同的电容阵列上，这样能得到良好的匹配，从而很好的消除了路径失配造成的影响；
2、传统MDAC的级间增益为4，但本发明MDAC的级间放大倍数为2，提高了闭环带宽，并且使ADC的后一级流水级电路的量化量程缩小了一半。
附图说明
图1为传统无采保流水线ADC的结构框图；
图2为传统无采保流水线ADC第一级流水级电路的电路图和时序图；
图3为本发明无路径失配的无采保高速高输入带宽流水线结构ADC第一级流水级电路的电路图；
图4为图3中时钟信号的时序图。
具体实施方式
下面结合附图对本发明的实施例作进一步说明。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
如图3所示，本发明一种无路径失配的无采保高速高输入带宽流水线结构ADC，包括数字校正电路和级联的若干流水级电路,第一级流水级电路包括第一电容阵列、第二电容阵列、OTA放大器3、低分辨率子Flash ADC4、开关S4、转码器5、开关S8、开关S9和开关S10，所述第一电容阵列由八个第一开关电容网络1并联组成，每个所述第一开关电容网络1均包括开关S1、开关S2、开关S3和电容C1，每一第一开关电容网络1的电容C1的第一端通过其开关S1与采样信号输入端口Vin电连接，每一第一开关电容网络1的电容C1的第一端还与其开关S2的第一端电连接，开关S2的第二端和第三端均与余差信号输出端口Vout电连接；每一第一开关电容网络1的电容C1的第二端通过其开关S3接地，每一第一开关电容网络1的电容C1的第二端还与开关S4的第一端电连接，所述开关S4的第二端与OTA放大器3的负向输入端电连接。
所述第二电容阵列由八个第二开关电容网络2并联组成，每个所述第二开关电容网络2均包括开关S5、开关S6、开关S7和电容C2，每一第二开关电容网络2的电容C2的第一端通过其开关S5与采样信号输入端口Vin电连接，每一第二开关电容网络2的电容C2的第一端还与其开关S6的第一端电连接，开关S6的第二端连接第二参考电压2VREF，开关S6的第三端连接第三参考电压-2VREF；每一第二开关电容网络2的电容C2的第二端通过开关S7接地，每一第二开关电容网络2的电容C2的第二端还与开关S8的第一端电连接；所述开关S8的第二端与OTA放大器3的负向输入端电连接；所述第一电容阵列和第二电容阵列的结构及参数均相同，其中，所述电容C1和电容C2的参数均相同，所述开关S1和开关S5的参数均相同，所述开关S2和开关S6的参数均相同，所述开关S3和开关S7的参数均相同。
所述OTA放大器3的正向输入端接地，所述OTA放大器3的输出端与余差信号输出端口Vout电连接，所述OTA放大器3的输出端还通过开关S9接地，所述OTA放大器3的输出端还通过开关S10与低分辨率子Flash ADC4的输入端电连接；所述低分辨率子Flash ADC4连接有第一参考电压VREF，所述第二参考电压2VREF的电压值是第一参考电压VREF值的两倍，所述第三参考电压-2VREF电压值的绝对值与第二参考电压2VREF电压值的绝对值相等，且极性与第二参考电压2VREF相反；所述低分辨率子Flash ADC4的输出端通过转码器5与数字校正电路电连接，所述转码器5用于将低分辨率子Flash ADC4输出的数字信号转换为二进制码；所述低分辨率子Flash ADC4的输出端还与第二电容阵列电连接，所述低分辨率子FlashADC4输出的数字信号D由八位温度计码D0～D7组成，温度计码D0～D7与八个第二开关电容网络2一一对应。
所述开关S1、开关S3、开关S4、开关S5、开关S7、开关S8、开关S9和开关S10均设有一个控制端，当控制端为高电平时，开关S1、开关S3、开关S4、开关S5、开关S7、开关S8、开关S9和开关S10均闭合导通，当控制端为低电平时，开关S1、开关S3、开关S4、开关S5、开关S7、开关S8、开关S9和开关S10均断开；所述开关S2、开关S6均设有第一控制端和第二控制端，当第一控制端为低电平时，开关S2、开关S6均断开，当第一控制端和第二控制端均为高电平时，开关S2、开关S6的第一端均与其第二端连通，当第一控制端为高电平、第二控制端为低电平时，开关S2、开关S6的第一端均与其第三端连通。所述开关S9的控制端、八个开关S1的控制端和八个开关S5的控制端均连接时钟信号八个开关S3的控制端和八个开关S7的控制端均连接时钟信号所述开关S4的控制端以及八个开关S2的第一控制端和第二控制端均连接时钟信号所述开关S8的控制端和八个开关S6的第一控制端均连接时钟信号八个开关S6的第二控制端分别连接低分辨率子Flash ADC4输出的八位温度计码，所述开关S10的控制端连接时钟信号φc；各时钟信号的时序图如图4所示。
本实施例的工作原理如下：
如图3和图4所示，流水线结构ADC在初始状态时，时钟信号时钟信号时钟信号时钟信号和时钟信号均处于低电平，使开关S4、开关S8、开关S9、开关S10、八个开关S1、八个开关S2、八个开关S3、八个开关S5、八个开关S6和八个开关S7均断开。
流水线结构ADC工作时，待转换的模拟信号被送到第一级流水级电路的采样信号输入端口Vin，之后，时钟信号和时钟信号同时切换至高电平，使八个开关S1、八个开关S3、八个开关S5和八个开关S7均闭合导通，八个电容C1和八个电容C2同时对待转换的模拟信号进行采样，此时，由于开关S4、开关S8、和八个开关S2均断开，并且时钟信号还控制开关S9闭合导通使OTA放大器3的输出端短路到地，从而切断第一级流水级电路的输出；在八个电容C1和八个电容C2采样完成后，时钟信号切换至低电平，之后时钟信号也切换至低电平，切断来自采样信号输入端口Vin的信号输入。
然后，时钟信号和时钟信号同时切换至高电平，使开关S4、开关S10和八个开关S2均闭合导通，此时，第一电容阵列和OTA放大器3构成采样及保持放大器SHA，将八个电容C1采样的信号放大后送给低分辨率子Flash ADC4进行模数转换，低分辨率子FlashADC4输出数字信号D并送给转码器5，数字信号D由八位温度计码D0～D7组成，转换器5将数字信号D转换成三位二进制码数字信号输出给数字校正电路；同时，八位温度计码D0～D7还分别送到对应的开关S6的第二控制端。
接着，时钟信号切换至低电平，使开关S10断开，从而切断OTA放大器3对低分辨率子Flash ADC4的输出，之后，时钟信号切换至高电平，使开关S8闭合导通，此时，第一电容阵列、第二电容阵列和OTA放大器3构成MDAC，由于时钟信号为高电平，八个开关S6分别由低分辨率子Flash ADC4输出的八位温度计码控制连通第二参考电压2VREF或第三参考电压-2VREF，从而将低分辨率子Flash ADC4输出的数字信号转换成模拟信号，并与第一电容阵列通过开关S4输出的待转换模拟信号相减后送到OTA放大器3的负向输入端，经放大后在OTA放大器3的输出端生成余差信号送到余差信号输出端口Vout；之后，时钟信号和时钟信号同时切换至低电平，使开关S4、开关S8、八个开关S2和八个开关S6均断开，第一级流水级电路恢复初始状态。
第一电容阵列和第二电容阵列的结构及参数均相同，能够使SHA和MDAC得到良好的匹配，从而很好的消除路径失配造成的影响；使用八个第一开关电容网络1并联组成第一电容阵列，八个第二开关电容网络2并联组成第二电容阵列，能够提高采样的精度，从而得到较高的分辨率；第二参考电压和第三参考电压电压值的绝对值为第一参考电压的两倍，可以缩短第二电容阵列的转换时间，进而提高第一级流水级电路的转换速度。
由于流水线结构ADC的第一级流水级电路决定了整个ADC系统的转换速度和输入带宽，因此，本发明的其他流水级电路既可与第一级流水级电路相同，也可采用传统的流水级电路。
本发明未描述部分与现有技术一致，在此不做赘述。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (6)

1.一种无路径失配的无采保高速高输入带宽流水线结构ADC，包括数字校正电路和级联的若干流水级电路,其特征在于：第一级流水级电路包括第一电容阵列、第二电容阵列、OTA放大器(3)、低分辨率子Flash ADC(4)、开关S4、开关S8、开关S9和开关S10，所述第一电容阵列由多个第一开关电容网络(1)并联组成，每个所述第一开关电容网络(1)均包括开关S1、开关S2、开关S3和电容C1，每一第一开关电容网络(1)的电容C1的第一端通过其开关S1与采样信号输入端口Vin电连接，每一第一开关电容网络(1)的电容C1的第一端还与其开关S2的第一端电连接，开关S2的第二端和第三端均与余差信号输出端口Vout电连接；每一第一开关电容网络(1)的电容C1的第二端通过其开关S3接地，每一第一开关电容网络(1)的电容C1的第二端还与开关S4的第一端电连接，所述开关S4的第二端与OTA放大器(3)的负向输入端电连接；
所述第二电容阵列由多个第二开关电容网络(2)并联组成，每个所述第二开关电容网络(2)均包括开关S5、开关S6、开关S7和电容C2，每一第二开关电容网络(2)的电容C2的第一端通过其开关S5与采样信号输入端口Vin电连接，每一第二开关电容网络(2)的电容C2的第一端还与其开关S6的第一端电连接，开关S6的第二端连接第二参考电压，开关S6的第三端连接第三参考电压；每一第二开关电容网络(2)的电容C2的第二端通过开关S7接地，每一第二开关电容网络(2)的电容C2的第二端还与开关S8的第一端电连接；所述开关S8的第二端与OTA放大器(3)的负向输入端电连接；
所述OTA放大器(3)的正向输入端接地，所述OTA放大器(3)的输出端与余差信号输出端口Vout电连接，所述OTA放大器(3)的输出端还通过开关S9接地，所述OTA放大器(3)的输出端还通过开关S10与低分辨率子Flash ADC(4)的输入端电连接；所述低分辨率子Flash ADC(4)连接有第一参考电压，所述低分辨率子Flash ADC(4)的输出端与数字校正电路电连接，所述低分辨率子Flash ADC(4)的输出端还与第二电容阵列电连接。
2.根据权利要求1所述的无路径失配的无采保高速高输入带宽流水线结构ADC，其特征在于：所述第一电容阵列由八个第一开关电容网络(1)并联组成，所述第二电容阵列由八个第二开关电容网络(2)并联组成。
3.根据权利要求2所述的无路径失配的无采保高速高输入带宽流水线结构ADC，其特征在于：所述低分辨率子Flash ADC(4)输出的数字信号由八位温度计码组成，八位温度计码与八个第二开关电容网络(2)一一对应。
4.根据权利要求1所述的无路径失配的无采保高速高输入带宽流水线结构ADC，其特征在于：所述第二参考电压的电压值是第一参考电压值的两倍，所述第三参考电压电压值的绝对值与第二参考电压电压值的绝对值相等，且极性与第二参考电压相反。
5.根据权利要求1所述的无路径失配的无采保高速高输入带宽流水线结构ADC，其特征在于：所述第一级流水级电路还包括转码器(5)，所述低分辨率子Flash ADC(4)的输出端通过转码器(5)与数字校正电路电连接，所述转码器(5)用于将低分辨率子Flash ADC(4)输出的数字信号转换为二进制码。
6.根据权利要求1所述的无路径失配的无采保高速高输入带宽流水线结构ADC，其特征在于：所述开关S9、每一第一开关电容网络(1)的开关S1和每一第二开关电容网络(2)的开关S5均由时钟信号控制闭合或断开，每一第一开关电容网络(1)的开关S3和每一第二开关电容网络(2)的开关S7均由时钟信号控制闭合或断开，所述开关S4和每一第一开关电容网络(1)的开关S2均由时钟信号控制闭合或断开，所述开关S8由时钟信号控制闭合或断开，所述开关S10由时钟信号控制闭合或断开，每一第二开关电容网络(2)的开关S6由时钟信号控制闭合或断开，且在闭合状态时分别由低分辨率子Flash ADC(4)输出数字信号的对应位控制连接第二参考电压或第三参考电压。
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