CN107147393B - 基于逐次逼近算法的adc自校正电路 - Google Patents

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Abstract

本发明公开一种基于逐次逼近算法的ADC自校正电路，包括：编码电路、分压电阻串、比较器阵列、多路选择开关、第一数模转换器、基准电路、控制寄存器及数据寄存器，编码电路的输入端与比较器阵列的输出端相连，比较器阵列中每一比较器的正相输入端均与多路选择开关的动端相连，比较器阵列中每一比较器的反相输入端对应连接于分压电阻串中每两相邻的电阻之间，比较器阵列的使能端与控制寄存器相连，多路选择开关的第一不动端用于接收一模拟信号、第二不动端与第一数模转换器的输出端相连、控制端与控制寄存器相连，所述基准电路与分压电阻串及比较器阵列均相连，用于将分压电阻串的中间电平和电压范围校正到和第一数模转换器的输出一致。

Description

基于逐次逼近算法的ADC自校正电路
技术领域
本发明属于一种校正电路，具体涉及一种基于逐次逼近算法的ADC自校正电路。
背景技术
n位模数转换器(ADC)把一定的信号范围划分成2n个量化区间，并且给每个区间一个编码。一般ADC采用二进制编码，也就是根据信号从小到大，把量化区依次编码000、001、010、…、111(以3位ADC为例)，如图1为3位ADC的转换曲线。
并行转换型模数转换器(也称作Flash ADC或者闪烁型ADC)，以3位情况为例，如图1，通过7个信号电压V1、V2、V3、V4、V5、V6、V7把信号范围划分成8个量化区间，再用7个比较器把输入模拟信号与这7个信号电压比较，根据比较器的输出确定输入模拟信号所处的量化区间，再给每个量化区间编码，一般从小到大编码000、001、010、…、111，如图1所示。在比较器是理想比较器的情况下，flash ADC的输出如图1所示。实际情况中，由于比较器存在失调，区间划分电压将偏离V1、V2、V3、V4、V5、V6、V7，实际的转换曲线如图2所示。
失调电压是由于半导体集成电路制作工艺参数在圆片上分布的不均匀性造成的，并且失调电压分布在一定范围内，大小和正负不可预测。存在失调电压的情况下，flashADC存在较大的INL(Integral nonlinearity，积分非线性)和DNL(Differentialnonlinearity，微分非线性)误差，失调电压特别严重的情况下还会引起失码等功能性问题。
为了减少失调电压对flash ADC性能的影响，目前的做法是采用较大尺寸的比较器，但是这样势必增大芯片面积，提高芯片成本。同时较大尺寸的比较器具有较大的寄生电容，会降低转换器的转换速度和带宽。
发明内容
针对现有技术中存在的技术问题，本发明提供一种较为精确的ADC自校正电路，其采用一逐次逼近的方法，用数模转换器的输出台阶去校正模数转换器的量化区间，使得被校正的模数转换器的量化区间均匀分布，因此获得较高的线型性和较低的INL、DNL误差。
本发明所述的一种基于逐次逼近算法的ADC自校正电路，包括：编码电路、分压电阻串、比较器阵列、多路选择开关、第一数模转换器、基准电路、控制寄存器及数据寄存器，所述比较器阵列包括若干比较器，所述分压电阻串包括若干串联连接的电阻，所述编码电路的输入端与比较器阵列的输出端相连，所述比较器阵列中每一比较器的正相输入端均与多路选择开关的动端相连，所述比较器阵列中每一比较器的反相输入端对应连接于分压电阻串中每两相邻的电阻之间，所述比较器阵列的使能端与控制寄存器相连，所述多路选择开关的第一不动端用于接收一模拟信号、第二不动端与第一数模转换器的输出端相连、控制端与控制寄存器相连，所述控制寄存器用于控制多路选择开关的输出，所述第一数模转换器的输入端对应与数据寄存器相连，所述基准电路与分压电阻串及比较器阵列均相连，用于将分压电阻串的中间电平和电压范围校正到和第一数模转换器的输出一致。
其中，所述分压电阻串包括八个阻值相等相互串联的电阻，其中第一电阻的负端连接第一线网，正端连接第二电阻的负端，所述第二电阻的正端连接第三电阻的负端，所述第三电阻的正端连接第四电阻的负端，所述第四电阻的正端连接第二线网，所述第五电阻的负端连接第二线网，正端连接第六电阻的负端，所述第六电阻的正端连接第七电阻的负端，所述第七电阻的正端连接第八电阻的负端，所述第八电阻的正端连接第三线网。
其中，所述比较器阵列包括七个并行工作的比较器，所述七个比较器的负相输入端口分别与第一电阻的正端、第二电阻的正端、第三电阻的正端、第四电阻的正端、第五电阻的正端、第六电阻的正端及第七电阻的正端相连，所述七个比较器的正相输入端连接到一起后接收来自多路选择开关所选择的信号，所述七个比较器还均包含一使能端和一时钟端，其中第一比较器及第四比较器的使能端接地，第二及第三比较器的使能端分别连接控制寄存器的第四位及第五位，第五至第七比较器的使能端分别连接控制寄存器的第六至第八位，所述七个比较器的时钟端与时钟信号相连，所述七个比较器的输出端与编码电路相连，用于经过编码电路编码后产生的二进制码，所述第一比较器的输出端还连接第四线网，所述第四比较器的输出端还连接第五线网。
其中，所述基准电路包含第二数模转换器、逐次逼近寄存器、第三数模转换器、逐次逼近寄存器、第一PMOS开关管、第二PMOS开关管、第三PMOS开关管、第一NMOS开关管、第二NMOS开关管、第三NMOS开关管、第四NMOS开关管、第五NMOS开关管、第六NMOS开关管、第七NMOS开关管和第八NMOS开关管，所述第一NMOS开关管和第二NMOS开关管的源极连接在一起，所述第一NMOS开关管的栅极连接第二数模转换器的输出端，所述第二NMOS开关管的栅极连接第二线网，所述第一PMOS开关管和第二PMOS开关管各自的漏极和栅极连接在一起后分别连接第一NMOS开关管和第二NMOS开关管的漏极，所述第五NMOS开关管的源极接地，漏极连接所述第六NMOS开关管的源极，所述第六NMOS开关管的漏极同时连接第一NMOS开关管和第二NMOS开关管的源极，所述第三PMOS开关管的栅极接第一NMOS开关管的漏极，所述第三PMOS开关管的漏极连接第三线网，所述第三线网同时连接分压电阻串，所述第三NMOS开关管的源极接地，漏极接第四NMOS开关管的源极，所述第四NMOS开关管的漏极接第一线网，所述第一线网同时连接分压电阻串，从分压电阻串的中间引出第二线网反馈到所述第二NMOS开关管的栅极，所述第一NMOS开关管的漏极连接第三PMOS开关管的栅极，所述第二线网连接第二NMOS开关管的栅极。
其中，所述第二数模转换器的八个数字输入端分别接逐次逼近寄存器的八个数字输出端，所述逐次逼近寄存器的时钟输入端接收时钟信号、使能端接控制寄存器的第二位、数据输入端连接第五线网，所述第五线网还连接比较器阵列。
其中，所述第七NMOS开关管的源极接地，栅极和漏极连接到一起后同时连接第五NMOS开关管和第三NMOS开关管的栅极和所述第八NMOS开关管的源极，所述第八NMOS开关管的栅极和漏极连接在一起后同时连接第六NMOS开关管和第四NMOS开关管的栅极和第三数模转换器的输出。
其中，所述第三数模转换器的八个数字输入端对应连接所述逐次逼近寄存器的八个数字输出端，所述逐次逼近寄存器的时钟输入端接收时钟信号、使能端接控制寄存器的第三位、数据输入端接第四线网，所述第四线网接所述比较器阵列。
其中，所述分压电阻串所包括的若干电阻的电阻值相等。
其中，所述第一数模转换器的中间输出电平V100用于校正比较器阵列中第四比较器的内部参考电平Vref143，所述第一数模转换器的最小输出电平V001用于校正第一比较器的内部参考电平Vref140，所述第一数模转换器的第二最小输出电平V010用于校正比较器阵列中第二比较器的内部参考电平Vref141，所述第一数模转换器的第三最小输出电平V011用于校正比较器阵列中第三比较器的内部参考电平Vref142，所述第一数模转换器的第五最小输出电平V101用于校正比较器阵列中第五比较器的内部参考电平Vref144，所述第一数模转换器的第六最小输出电平V110用于校正比较器阵列中比较器的内部参考电平Vref145，所述第一数模转换器的第七最小输出电平V111用于校正比较器阵列中第七比较器的内部参考电平Vref146，以使得所述比较器阵列的内部参考电平Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146与所述第一数模转换器的输出一致，内部参考电压Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146在经过校正后均匀分布。
其中，所述第一数模转换器、第二数模转换器均为电压型转换器，所述第三数模转换器为电流型转换器。
上述基于逐次逼近算法的ADC自校正电路通过若干校正过程，利用数模转换器的输出台阶去校正模数转换器的量化区间，使得被校正的模数转换器具有较高的线型性和较低的INL、DNL误差。本发明所述的自校正电路适用于并行转换、折叠插值等类型的模数转换器。
附图说明
图1是理想的3位flash ADC的输入/输出转换曲线示意图。
图2是在比较器失调情况下3位flash ADC的输入/输出转换曲线图。
图3A-3C是本发明所述的一种基于逐次逼近算法的ADC自校正电路的较佳实施方式的电路图。
图4是图3A-3C中分压电阻串分压所产生的均匀分布电势示意图。
图5是未校正的3位flash ADC的实际转换曲线示意图。
图6是图3A-3C中数模转换器的输入输出关系示意图。
图7是校正后的3位flash ADC的实际转换曲线示意图。
图8是图3A-3C中第四比较器的内部参考电压校正时序图。
图9是比较器自校正的电路示意图。
图10是图9中比较器的自校正时序图。
图11是比较器自校正电路图。
图12是图11中失调数字调节放大器的电路图。
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
请参考图3A-3C所示，其为本发明所述的一种基于逐次逼近算法的ADC自校正电路的较佳实施方式的电路图。所述基于逐次逼近算法的ADC自校正电路的较佳实施方式包括编码电路126、分压电阻串124、比较器阵列125、多路选择开关127、数模转换器128、基准电路129、控制寄存器130及数据寄存器131。
所述控制寄存器130为一8位寄存器，包含位L<0>、L<1>、L<2>、L<3>、L<4>、L<5>、L<6>及L<7>，所述数据寄存器131为一3位寄存器，包含位K<2>、K<1>及K<0>。
所述分压电阻串124包括8个阻值相等(命名该阻值为Rseri)相互串联的电阻构成，具体包括电阻132、133、134、135、136、R137、138及139。所述电阻132的负端连接线网121，正端连接电阻133的负端，所述电阻133的正端连接电阻134的负端，所述电阻134的正端连接电阻135的负端，所述电阻135的正端连接线网123。所述电阻136的负端连接线网123，正端连接电阻137的负端，所述电阻137的正端连接电阻138的负端，所述电阻138的正端连接电阻139的负端，所述电阻139的正端连接线网122。所述分压电阻串124分压产生均匀分布电势V121、V132、V133、V134、V123、V136、V137、V138、V122，如图4所示。
所述比较器阵列125包括7个并行工作的比较器，具体包括比较器140、141、142、143、144、145、146。所述7个比较器的负相输入端口B分别与电阻132的正端、电阻133的正端、电阻134的正端、电阻135的正端、电阻136的正端、电阻137的正端及电阻138的正端相连，以用于对应接收电压V132、V133、V134、V123、V136、V137、V138。所述7个比较器的正相输入端A连接到一起后接收来自多路选择开关127所选择的信号。所述比较器140、141、142、143、144、145、146还均包含一使能端EN和一时钟端CK。所述比较器140、141、142、143、144、145、146的内部设计了失调数字自校正结构和电路，使能端EN用来启动比较器内部失调数字自校正过程，时钟端CK用于接收比较器工作和校正所需的时钟信号。所述比较器141、142、144、145、146的使能端EN分别被控制寄存器130的位L<3>、L<4>、L<5>、L<6>、L<7>所控制，所述比较器140和143的使能端EN则直接接地，所述比较器140、141、142、143、144、145、146的时钟端CK与时钟信号CLK相连。
所述比较器140、141、142、143、144、145、146的输出端O与编码电路126相连，用于经过编码电路126编码后产生3位二进制码。所述比较器140的输出端O还连接线网147，所述比较器143的输出端O还连接线网148。
所述比较器140、141、142、143、144、145、146的外部参考电压分别是分压电阻串124分压产生的电压V132、V133、V134、V123、V136、V137、V138。由于比较器存在失调，所述比较器的内部参考电压是分压电阻串124分压产生的电压加上比较器的失调电压。本实施方式中，用VO140、VO141、VO142、VO143、VO144、VO145和VO146表示比较器140、141、142、143、144、145、146的失调电压。因此，所述比较器140、141、142、143、144、145、146的内部参考电压分别为V132+VO140、V133+VO141、V134+VO142、V123+VO143、V136+VO144、V137+VO145和V138+VO146。在后面的描述中，我们分别用Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146表示比较器140、141、142、143、144、145、146的内部参考电压。
失调电压是由于半导体集成电路工艺参数在圆片上随机分布产生的。失调电压在一定范围内分布，大小和正负不可预测。存在失调电压的情况下，内部参考电压Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146分布不均匀。所述3位flash ADC的实际转换曲线如图5所示，存在较大的INL和DNL错误。失调电压特别严重的情况下还会引起失码等功能性问题。
所述多路选择开关127的1号选择输入端接模拟信号VIN、2号选择输入端接所述数模转换器128的输出端，所述多路选择开关127的输出端同时连接比较器140、141、142、143、144、145、146的正相输入端A。具体来说，所述比较器140、141、142、143、144、145、146的正相输入端A同时与多路选择开关127的动端相连，所述多路选择开关127的第一不动端用于接收模拟信号VIN、第二不动端与数模转换器128的输出端相连。
所述多路选择开关127由控制寄存器130的L<0>位来控制。当所述控制寄存器130的L<0>位为0时，所述多路选择开关127选择模拟信号VIN；当所述控制寄存器130的L<0>位为1时，所述多路选择开关127选择所述数模转换器128的模拟输出。
本实施方式中，所述数模转换器128为3位数模转换器，其数字输入端K2、K1、K0分别接收数据寄存器131的K<2>位、K<1>位、K<0>位的数字信号。当然，其他实施方式中，所述数模转换器128亦可选择其他位数的数模转换器，其工作原理与本实施方式相同。
所述数模转换器128为电压型数模转换器，其输出电压信号与输入数字信号间的关系如下：
其中，公式(1)中，V128表示数模转换器128的输出电压信号，Voft128表示数模转换器128的输出失调电压，即数字输入端K2、K1、K0的数字信号全为0时所述数模转换器128的输出。Vrag128为所述数模转换器128的输出幅度。所述数模转换器128的输入输出关系如图6所示，不考虑输入码000对应的输出电平Voft128，所述数模转换器128的输出中间电平为Vrag1284/8+Voft128，对应输入数字码100；最小输出电压为Vrag1281/8+Voft128，对应数字码001；第二最小输出电压为Vrag1282/8+Voft128，对应数字码010；第三最小输出电压为Vrag1283/8+Voft128，对应数字码011；第四最小输出电压，即为中间电平；第五最小输出电压为Vrag1285/8+Voft128，对应数字码101；第六最小输出电压为Vrag1286/8+Voft128，对应数字码110；第七最小输出电压为Vrag1287/8+Voft128，对应数字码111。本实施方式中，分别用V001、V010、V011、V100、V101、V110和V111表示输入码为001、010、011、100、101、110和111时所述数模转换器128的输出电压信号。在目前的集成电路设计和工艺条件下，数模转换器可以做的很精确，电压V001、V010、V011、V100、V101、V110和V111几乎是均匀分布，所以图6中表现为均匀的阶梯。
本发明正是利用所述数模转换器128的中间输出电平V100去校正比较器阵列125中比较器143的内部参考电平Vref143、用所述数模转换器128的最小输出电平V001去校正比较器140的内部参考电平Vref140、用所述数模转换器128的第二最小输出电平V010去校正比较器阵列125中比较器141的内部参考电平Vref141、用所述数模转换器128的第三最小输出电平V011去校正比较器阵列125中比较器142的内部参考电平Vref142、用所述数模转换器128的第五最小输出电平V101去校正比较器阵列125中比较器144的内部参考电平Vref144、用所述数模转换器128的第六最小输出电平V110去校正比较器阵列125中比较器145的内部参考电平Vref145、用所述数模转换器128的第七最小输出电平V111去校正比较器阵列125中比较器146的内部参考电平Vref146，最终使得所述比较器阵列125的内部参考电平Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146与所述数模转换器128的输出一致，内部参考电压Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146在经过校正后均匀分布，最终得到图7所示的ADC转换曲线。
所述基准电路129包含数模转换器149、逐次逼近寄存器160、数模转换器150、逐次逼近寄存器161、PMOS开关管153、PMOS开关管154、PMOS开关管155、NMOS开关管151、NMOS开关管152、NMOS开关管156、NMOS开关管157、NMOS开关管158、NMOS开关管159、NMOS开关管162和NMOS开关管163。
本实施方式中，所述PMOS开关管153、PMOS开关管154、NMOS开关管151、NMOS开关管152、NMOS开关管158和NMOS开关管159构成一放大器(命名为AMP1)第一级。
所述NMOS开关管151和NMOS开关管152构成放大器AMP1的差分输入对，所述NMOS开关管151和NMOS开关管152的源极连接在一起。所述NMOS开关管151的栅极作为放大器AMP1的正相输入端连接数模转换器149的输出端。所述NMOS开关管152的栅极作为放大器AMP1的负相输入端连接线网123(线网123由分压电阻串124反馈一电压信号)。
所述PMOS开关管153和PMOS开关管154为二极管连接方式，作有源负载使用，所述PMOS开关管153和PMOS开关管154各自的漏极和栅极连接在一起后分别连接NMOS开关管151和NMOS开关管152的漏极，同时所述NMOS开关管151的漏极作为放大器AMP1的第一级的输出端。
所述NMOS开关管158的源极接地，漏极连接所述NMOS开关管159的源极，所述NMOS开关管159的漏极同时连接NMOS开关管151和NMOS开关管152的源极。
所述PMOS开关管155、NMOS开关管157、NMOS开关管156和分压电阻串124构成放大器AMP1的第二级。所述PMOS开关管155的栅极接放大器AMP1第一级输出(即NMOS开关管151的漏极)，所述PMOS开关管155的漏极连接线网122，线网122同时连接分压电阻串124中电阻139的正端。所述NMOS开关管156的源极接地，漏极接NMOS开关管157的源极，NMOS开关管157的漏极接线网121，所述线网121同时连接分压电阻串124中电阻132的负端。从分压电阻串124的中间引出线网123反馈到所述NMOS开关管152栅极(即放大器AMP1的负相输入端)。
所述放大器AMP1的第一级从NMOS开关管151的漏极输出后接到PMOS开关管155的栅极(第二级的输入)，第二级的输出(线网123)又反馈到放大器AMP1的负相输入端(即NMOS开关管152的栅极)。可见，所述放大器AMP1构成了一负反馈。由于负反馈作用，线网123的电压V123等于所述数模转换器149的输出电压V149：
V123＝V149 (2)
所述数模转换器149的数字输入端D7、D6、D5、D4、D3、D2、D1和D0分别接逐次逼近寄存器160的数字输出端D7、D6、D5、D4、D3、D2、D1和D0。所述逐次逼近寄存器160的时钟输入端CK接收时钟信号CLK、使能端EN接控制寄存器130的位L<1>、数据输入端D连接线网148，所述线网148还连接比较器143的输出端。
所述数模转换器149为电压型数模转换器，其输出电压与输入数字信号D7、D6、D5、D4、D3、D2、D1间的关系如下
其中公式(3)中,V149表示数模转换器149的输出电压，Voft149表示数模转换器149的输出失调电压，Vrag149为数模转换器149的输出幅度。
把公式(2)代入公式(3)，因此
进一步，所述比较器143的实际参考电压为：
如前所述，VO143表示比较器143的失调电压。
所述NMOS开关管156、157、158、159、162和163构成共源共栅电流镜结构(命名为MIR)。所述NMOS开关管162的源极接地，栅极和漏极连接到一起后同时连接NMOS开关管158和156的栅极和NMOS开关管163的源极。所述NMOS开关管163的栅极和漏极连接在一起后同时连接NMOS开关管159和157的栅极和数模转换器150的输出。
所述共源共栅电流镜MIR把数模转换器150的输出电流按比例镜相后提供给放大器AMP1的第一级作为电流Itail，并提供给放大器AMP2的第二级后给电阻串124提供电流I124。
所述数模转换器150的数字输入端J7、J6、J5、J4、J3、J2、J1和J0接逐次逼近寄存器161的数字输出端J7、J6、J5、J4、J3、J2、J1和J0。所述逐次逼近寄存器161的时钟输入端CK接收时钟信号CLK，使能端EN接控制寄存器130的位L<2>，数据输入端D接线网147，线网147接比较器140输出端O。
所述数模转换器150为电流型数模转换器，其输出电流信号与输入数字信号间的关系如下：
其中公式(6)中，I150表示数模转换器150的输出电流，Ioft150表示数模转换器150的输出失调电流，Irag150150为数模转换器150的输出幅度。
由于共源共栅电流镜MIR的作用，流经电阻串124的电流：
其中公式(7)中，I124为流经电阻串124的电流，a为比例电流镜的比较系数。由于电阻串124产生的分压电压为：
V132＝V123-3RseriI124 (8)
所述比较器140的内部参考电压Vref140为：
Vref140＝V132+VO140 (9)
如前所述，VO140表示比较器140的失调电压。
结合前述公式(7)、(8)和(9)得：
下面将对上述自校正电路的工作原理进行简单的描述：图3中的3位flash ADC，在电路上电时，控制寄存器130复位，控制寄存器130的各位将被初始复位到0，进而对比较器141、142、144、145、146内失调数字自校正结构和电路复位，同时也对逐次逼近寄存器160和161进行复位，同时所述多路选择开关127选择模拟信号VIN，3位flash ADC处于未校正工作状态。
模拟信号VIN与比较器140、141、142、143、144、145、146的内部参考电压比较后，输出比较结果。所述比较器140、141、142、143、144、145、146的输出构成了对模拟信号VIN的编码，这种编码效率太低。所述比较器140、141、142、143、144、145、146的输出经编码电路126编码后转换成二进制编码。
由于比较器的失调电压，比较器内部参考电压分布不均匀，造成了flash ADC具有较大的DNL和INL误差，如图5所示。在比较器失调十分严重的情况下，flash ADC还会出现失码等功能性错误。因此必须对flash ADC进行校正。
如果所述数模转换器128的输出电压和分压电阻串124产生的分压电压存在较大差异，会超出比较器失调数字自校正范围，因此本发明先校准基准电路129，从而把分压电阻串124的中间电平和电压范围校正到和数模转换器128的输出基本一致，最后才开启比较器的失调数字自校正过程。通过这种方法降低了对比较器失调校正范围的要求，提高了校正精度。
本发明校正过程分七个阶段，分别对应校正比较器143、140、141、142、144、145和146的内部参考电压Vref143、Vref140、Vref141、Vref142、Vref144、Vref145和Vref146，其中对比较器143和140内部参考电压Vref143和Vref140的校正是通过对基准电路129的校正来实现的。比较器141、142、144、145和146的内部参考电压Vref141、Vref142、Vref144、Vref145和Vref146的校正是通过比较器自身的失调数字自校正结构和电路来实现的。
校正开始时，首先所述控制寄存器130的L<0>位被置为1，所述多路选择开关选择127选择数模转换器128的输出。
第一阶段校正开始时，首先往数据寄存器131写入数据100，所述数模转换器128输出电压V100。根据公式(1)，V100等于Vrag128/2+Voft128。
如图8所示，接下来，所述控制寄存器130的L<1>位被置1，所述逐次逼近寄存器160开始工作。
如图8所示，在初始态所述逐次逼近寄存器160的D7位为1，其余位被置为0。根据公式(5)中比较器143的内部参考电压Vref143为
如图8所示，在控制寄存器130的L<1>被置为1后的第一个时钟上升沿到来时，所述逐次逼近寄存器160保持其D7位为1，其余位被置为0，所述比较器143的内部参考电压Vref143保持不变。之后，所述比较器143把数模转换器128的输出V100与比较器143的内部参考电压Vref143进行比较：当V100大于Vref143时，输出1；当V100小于Vref143时，输出0。
如图8所示，在所述控制寄存器130的L<1>被置为1后的第二个时钟上升沿到来时，如果所述比较器输出1，所述逐次逼近寄存器160保持其D7为1，同时把D6置为1，Vref143向上跳变Vrag149/4；如果比较器输出0，所述逐次逼近寄存器160把D7置为0，同时把D6置为1，Vref143向下跳变Vrag149/4。之后比较器143再把所述数模转换器128的输出V100与比较器143的内部参考电压Vref143比较：当V100大于Vref143，输出1；当V100小于Vref143比较，输出0。
如图8所示，在所述控制寄存器130的L<1>被置为1后的第三个时钟上升沿到来时，如果比较器输出1，所述逐次逼近寄存器160保持D6为1，同时把D5置为1，Vref143向上跳变Vrag149/8；如果比较器输出0，所述逐次逼近寄存器160把D6置为0，同时把D5置为1，Vref143向下跳变Vrag149/8。之后比较器143再把所述数模转换器128的输出V100与比较器143的内部参考电压Vref143比较：当V100大于Vref143时，输出1；当V100小于Vref143时，输出0。
相同的过程，所述逐次逼近寄存器160在第四个时钟上升沿确定D5位，在第五个时钟上升沿确定D4位，在第六个时钟上升沿确定D3位，在第七个时钟上升沿确定D2位，在第八个时钟上升沿确定D1位，最后在第九个时钟上升沿确定D0位，第一阶段校正结束。
如图8所示，在整个第一阶段校正过程中，Vref143根据比较器的输出结果在时钟信号的驱动下围绕数模转换器的输出V100逐次向上或者向下跳变Vrag149/22、Vrag149/23、Vrag149/24、Vrag149/25…，逐渐收敛于V100，最终Vref143与V100只相差Vrag149/28，并且随着所采用数模转换器的位数增加，这个差值会近一步减小。在满足一定精度要求的情况下，我们可以认为Vref143等于V100，而V100是数模转换器的输出，是一个可以精确设计并且与比较器失调无关的量。
第二阶段校正开始时，首先往数据寄存器131写入数据001，所述数模转换器128输出电压V001。根据公式(1)，V001等于Vrag128/8+Voft128。
接下来，所述控制寄存器130的L<2>位被置为1，所述逐次逼近寄存器161开始工作。
在初始态逐次逼近寄存器161的J7位为1，其余位置0。根据公式(10)，比较器140的内部参考电压Vref140为
在所述控制寄存器130的L<2>被置为1后的第一个时钟上升沿到来时，所述逐次逼近寄存器161保持J7位为1，其余位被置为0，比较器140的实际参考电压Vref140保持不变。之后，比较器140把所述数模转换器128的输出V001与比较器140的内部参考电压Vref140进行比较：当V001大于Vref140时，输出1；当V001小于Vref140时，输出0。
在所述控制寄存器130的L<2>被置为1后的第二个时钟上升沿到来时，如果比较器输出1，所述逐次逼近寄存器161把J7置为0，同时把J6置为1，Vref140向上跳变为Vrag149/4；如果比较器输出0，所述逐次逼近寄存器161保持J7为1，同时把J6置为1，Vref140向下跳变Vrag149/4。之后比较器140再把所述数模转换器128的输出V001与比较器140的内部参考电压Vref140进行比较：当V001大于Vref140时，输出1；当V001小于Vref140时，输出0。
在所述控制寄存器130的L<2>置为1后的第三个时钟上升沿到来时，如果比较器140输出1，所述逐次逼近寄存器161把J6置为0，同时把J5置为1，Vref140向上跳变Vrag149/8；如果比较器输出0，所述逐次逼近寄存器161保持J6为1，同时把J5置为1，Vref140向下跳变Vrag149/8。之后比较器140再把数模转换器128的输出V001与比较器140的内部参考电压Vref140比较：当V001大于Vref140时，输出1；当V001小于Vref140时，输出0。
相同的过程，所述逐次逼近寄存器161在第四个时钟上升沿确定J5位，在第五个时钟上升沿确定J4，在第六个时钟上升沿确定J3，在第七个时钟上升沿确定J2，在第八个时钟上升沿确定J1，最后在第九个时钟上升沿确定J0位，第二阶段校正结束。
在整个第二阶段校正过程中，Vref140根据比较器140的输出结果在时钟信号的驱动下围绕数模转换器的输出V001逐次向上或者向下跳变Vrag149/22、Vrag149/23、Vrag149/24、Vrag149/25…，逐渐收敛于V001，最终Vref140与V001只相差Vrag149/28，并且随着所采用数模转换器的位数增加，这个差值会近一步减小。在满足一定精度要求的情况下，我们可以认为Vref140等于V001，而V001是数模转换器的输出，是一个可以精确设计并且与比较器失调无关的量。
第三阶段校正开始时，首先往数据寄存器131写入数据010，所述数模转换器128输出电压V010。根据公式(1)，V010等于2Vrag128/8+Voft128。
接下来，所述控制寄存器130的L<3>位被置1，比较器141内部的失调校正结构和电路开始工作。经过若干个校正时钟周期后，在一定的精度范围内，比较器141的内部参考电压Vref141被校正到V010。
第四阶段校正开始时，首先往数据寄存器131写入数据011，所述数模转换器128输出电压V011。根据公式(1)，V010等于3Vrag128/8+Voft128。
接下来，控制寄存器130的L<4>位被置1，比较器142内部的失调校正结构和电路开始工作。经过若干个校正时钟周期后，在一定的精度范围内，比较器142的内部参考电压Vref142被校正到V011。
第五阶段校正开始时，首先往数据寄存器131写入数据101，所述数模转换器128输出电压V101。根据公式(1)，V101等于5Vrag128/8+Voft128。
接下来，控制寄存器130的L<5>位被置1，比较器144内部的失调校正结构和电路开始工作。经过若干个校正时钟周期后，在一定的精度范围内，比较器144的内部参考电压Vref144被校正到V101。
第六阶段校正开始时，首先往数据寄存器131内写入数据110，所述数模转换器128输出电压V110。根据公式(1)，V110等于6Vrag128/8+Voft128。
接下来，所述控制寄存器130的L<6>位被置1，比较器145内部的失调校正结构和电路开始工作。经过若干个校正时钟周期后，在一定的精度范围内，比较器145的内部参考电压Vref145被校正到所述数模转换器128的输出V110。
第七阶段校正开始时，首先往数据寄存器131写入数据111，所述数模转换器128输出电压V111。根据公式(1)，V111等于7Vrag128/8+Voft128。
接下来，所述控制寄存器130的L<7>位被置1，比较器146内部的失调校正结构和电路开始工作。经过若干个校正时钟周期后，在一定的精度范围内，比较器146的内部参考电压Vref146被校正到V111。整个校正过程结束。
经过第一至七阶段的校正，比较器140、141、142、143、144、145和146的内部参考电压Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146分别被校正到V001、V010、V011、V100、V101、V110和V111。V001、V010、V011、V100、V101、V110和V111为数模转换器128的输出，不受比较器失调影响，并且可设计、可预测，并且它们均匀分布，从Vrag128/8+Voft128开始逐次递增Vrag128/8直到Vrag1287/8+Voft128。经过校正后，3位flash ADC传输曲线如图7所示。与校正前(图5)相比，校正后flash ADC具有极好的线型性。
图3中，所述比较器140和143的控制端EN接地，那是因为比较器140和143的校正是通过基准电路129的校正来实现的。下面将简单介绍比较器自校正方法和原理。
本实施方式利用图9所示的电路来说明比较器自校正的方法和原理。图9所示的电路包括一理想比较器223、一电压源224、一失调数字调节电路222、一逐次逼近寄存器221、一使能端口EN、一时钟端口CLK、一端口B、一端口A和一输出端口O。
所述电压源224与理想比较器223用来模拟实际的比较器，其中电压源224用于模拟实际比较器的失调电压。端口B接收由图3中分压电阻串124产生的参考电压，端口A在校正阶段接收来自图3中数模转换器128的电压信号，输出端口O用于输出比较结果。
所述端口B连接失调数字调节电路222的端口A，失调数字调节电路222的端口B连接电压源224的负端，电压源224的正端连接比较器223的负相输入端VM，所述比较器223的正相输入端VP连接端口A。所述比较器223的输出端连接逐次逼近寄存器221的数据输入端Din，逐次逼近寄存器221的使能端EN连接使能端口EN，逐次逼近寄存器221的时钟端CLK连接时钟端口CLK。逐次逼近寄存器221数据输出端口N0、N1、N2、N3、N4、N5、N6、N7连接失调数字调节电路222的数据输入端口N0、N1、N2、N3、N4、N5、N6、N7。
所述失调数字调节电路222的端口B与端口A间的电压VAB与数字端口信号N0、N1、N2、N3、N4、N5、N6、N7间的关系如下式所示：
由公式(11)可知所述失调数字调节电路222端口间电压VAB与数字信号N0、N1、N2、N3、N4、N5、N6、N7的关系是一带偏移量Vs/2的加权求和关系，最低权重位是N0，最高权重位是N7，最小变化步长是Vs/27。
根据基尔霍夫定律，比较器负向端VM的电势为
VM＝V224+VAB+VB (12)
上式中，V224表示电压源两端电压，VM表示实际比较器的内部参考电压。端口B接收由图3中分压电阻串124产生的参考电压，V224模拟实际比较器的失调电压。对于被校正比较器来说，V224和VB是不变的。根据公式(11)，VAB数字可调，因此VM也数字可调。
在校正时，端口A接收来自图3中数模转换器128的电压信号。图9所示比较器自校正过程如下：
如图10，开始，使能信号EN为低电平，逐次逼近寄存器221复位，数字信号N7、N6、N5、N4、N3、N2、N1、N0为复位值10000000。根据(11)式，VAB为0，根据公式(12)比较器内部参考电压VM为(VB+V224)，如图10中0时刻所示。
在t1时刻，使能信号EN从低电平跳变为高电平，启动校正过程。随后，第一个时钟信号CLK上升沿到来(如图10中t2时刻所示)，逐次逼近寄存器221保持数字信号N7、N6、N5、N4、N3、N2、N1、N0为复位值10000000不变，内部参考电压VM保持为(VB+V124)不变。比较器223比较其正、负相端口电压信号，并把比较结果反馈到逐次逼近寄存器221的数据输入端Din。
如果VM低于VA，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器221保持N7为1，同时把N6置1。根据公式(11)、(12)，VM增加Vs/4，如图10中t3时刻所示。
如果VM高于VA，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器221把N7置0，同时把N6置1。根据(11)、(12)式，VM减少Vs/4。
之后，比较器123再次把VM与VA比较，并把比较结果反馈到逐次逼近寄存器221的数据输入端Din。
如果VM低于VA，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器221保持N6为1，同时把N5置1。根据公式(11)、(12)，VM增加Vs/8。
如果VM高于VA，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器221把N6置0，同时把N5置1。根据公式(11)、(12)，VM减少Vs/8，如图10中t4时刻所示。
之后，比较器223再次把VM与VA比较，并把比较结果反馈到逐次逼近寄存器221的数据输入端Din。
如果VM低于VA，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器221保持N5为1，同时把N4置1。根据公式(11)、(12)，VM增加Vs/16，如图10中t5时刻所示
如果VM高于VA，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器221把N5置0，同时把N4置1。根据公式(11)、(12)，VM减少Vs/16。
相同的过程，在第五个时钟信号CLK上升沿到来时，逐次逼近寄存器221确定N4、在第六个时钟信号CLK上升沿到来时，逐次逼近寄存器221确定N3、在第七个时钟信号CLK上升沿到来时，逐次逼近寄存器221确定N2、在第八个时钟信号CLK上升沿到来时，逐次逼近寄存器221确定N1、在第九个时钟信号CLK上升沿到来时，逐次逼近寄存器221确定N0。最后，校正过程结束。数字信号N7、N6、N5、N4、N3、N2、N1、N0的值被逐次逼近寄存器221保持并用于比较器正常工作过程。
在整个校正过程，根据比较器223的比较结果，比较器内部参考电压VM围绕VA逐次增加或者减少Vs/22、Vs/23、Vs/24、Vs/25、Vs/26、Vs/27、Vs/28、Vs/28，逐渐收敛于VA。最终VM与VA相差仅Vs/28。采用较高的校正位数，如10位、12位、14位，可以把VM校正到更接近VA。VA接收来自图3中DAC 128输出的电压信号，也就是说校正结束时比较器内部参考电压VM与DAC 128的输出电压基本一致。
请继续参考图11所示，比较器自校正电路的实施方式包括一失调数字调节大放器380、一动态比较器359、一逐次逼近寄存器321、一端口A、、一端口B、一时钟端口CLK、一使能端口EN及一输出端口O。
所述失调数字调节放大器380的负相输入端VM连接端口B，所述失调数字调节放大器380的正相输入端VP连接端口A，所述失调数字调节放器380的正相输出端VOP连接动态比较器359正相输入端VX，所述失调数字调节放大器380的负相输出端VOM连接动态比较器359负相输入端VY，动态比较器359的输出端连接输出端口O，所述逐次逼近寄存器321的数字输出端H0、H1、H2、H3、H4、H5、H6、H7分别对应连接失调数字调节放大器380的数字输入端H0、H1、H2、H3、H4、H5、H6、H7，所述逐次逼近寄存器321的使能端EN连接使能端口EN，数据端Din连接动态比较器359的输出端。所述时钟端口CLK同时连接逐次逼近寄存器321时钟端CLK和接动态比较器359的时钟端CLK。
图11所示的电路中失调数字调节大放器380和动态比较器359都具有失调，不同的是失调数字调节放大器的失调数字可调。失调数字调节大放器380的失调加上动态比较器359的失调构成整个电路的失调。
如图12所示，失调数字调节放大器380包括一差分对电路240、两个对称的负载电阻241、242、两个对称的失调调节电阻243、244、两个对称的电流镜245、246、两个对称的电流型数模转换器247、248。
另外，所述失调数字调节放大器380还包括正、反相输入端口VP和VM、正、反相输出端口VOP和VOM、数字输入端H0、H1、H2、H3、H4、H5、H6、H7。
所述差分对电路240包括两个对称的NMOS晶体管249、250和一个电流源251。所述NMOS晶体管249、250的源极连接到一起后连接电流源251的电流输入端，所述电流源251的电流输出端接地。所述NMOS晶体管249的栅极连接正相输入端口VP，所述NMOS晶体管250的栅极连接负相输入端口VM。所述NMOS晶体管249的漏极接负载电阻241的负端，所述负载电阻241的正端接电源VCC，所述NMOS晶体管250的漏极接负载电阻242的负端，所述负载电阻242的正端连接电源VCC。所述失调调节电阻243的正端连接NMOS晶体管249的漏极，负端同时连接电流镜245的输出端和负相输出端口VOM。所述失调调节电阻244的正端连接NMOS晶体管150的漏极，负端同时连接电流镜246的输出端和正向输出端口VOP。
所述电流镜245包括PMOS晶体管252、253，电流镜246包括PMOS晶体管254、255。所述PMOS晶体管252的栅极和漏极连接在一起作为电流镜245的输入端，源极连接电源VCC。所述PMOS晶体管253的栅极连接PMOS晶体管252的栅极，所述PMOS晶体管253及PMOS晶体管252的源极均连接电源VCC，所述PMOS晶体管253的漏极作为电流镜245的输出端。所述PMOS晶体管254的栅极和漏极连接在一起作为电流镜246的输入端，所述PMOS晶体管254的源极连接电源VCC，所述PMOS晶体管255的栅极连接PMOS晶体管254的栅极，所述PMOS晶体管255及254的源极均连接电源VCC，所述PMOS晶体管254的漏极作为电流镜246的输出端。所述电流镜245把其输入电流I1按1:1比例镜象到输出端得到输出电流I3，所述电流镜246把输入电流I2按1:1比例镜象到输出端得到输出电流I4。
所述电流型数模转换器247的输出端连接电流镜245的输入端，并输出电流I1。所述电流型数模转换器248的电流输出端连接电流镜246的输入端，并输出电流I2。所述电流型数模转换器247接收来自输入端口H0、H1、H2、H3、H4、H5、H6、H7的数字信号，电流型数模转换器247输入—输出关系如下：
上式c为常数量。
所述电流型数模转换器248接收数字信号H7H6H5H4H3H2H1H0的补码，所述电流型数模转换器248与数模转换器247为相同结构的CAC，根据公式(13)可以得到：
由公式(13)减去公式(14)，同时考虑到电流镜的作用可以得到：
其中，输出端口VOP、VOM接高阻抗电路，这样电流I3完全流经失调调节电阻243，电流I4完全流经失调调节电阻244。在VP＝VN的情况下，可以得到：
VOM-VOP＝(R243+R241)(I3-I4) (16)
把公式(15)代入公式(16)，整理得到：
公式(17)表示失调数字调节放大器380的输出失调电压。因此，所述失调数字调节放大器380的输入失调电压为：
上式中gm为晶体管249或者250的跨导，整理公式(18)可得到：
其中公式(19)中右边第二项是常数项，与数字信号Hi(i＝1～7)无关；右边第一项为数字信号Hi(i＝1～7)的加权求和项，最大权重位是H7，最小权重位是H0。其中，公式(11)及(19)具有相同的形式，即图11中失调数字调节放大器380起到了与图9中失调数字调节电路222相同的作用。实际中还需要考虑工艺参数随机分布造成的失调。因此图11所示电路内部参考电压为：
VM＝Vprocess+Vio+VB (20)
上式中，Vprocess表示工艺参数随机分布造成的失调数字调节放大器380和动态比较器359失调的总和，VB为图3中分压电阻串124产生的参考电压。在校正时，端口A接收来自图3中数模转换器128的电压信号。经过相同的校正过程，可以把图11所示电路内部参考电压校正到和图3中DAC 128的输出电压一致。
图11中动态比较器359、图3中逐次逼近寄存器、图3和图12中电流和电压型数模转换器以及图3中编码电路都是本领域常见技术，本领域技术人员可根据本发明的精神，选择合适的单元电路结构，在没有经过创造性劳动工作的情况下实现本发明的方法和电路。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (10)

1.一种基于逐次逼近算法的ADC自校正电路，包括：编码电路、分压电阻串、比较器阵列、多路选择开关、第一数模转换器、基准电路、控制寄存器及数据寄存器，所述比较器阵列包括若干比较器，所述分压电阻串包括若干串联连接的电阻，所述编码电路的输入端与比较器阵列的输出端相连，所述比较器阵列中每一比较器的正相输入端均与多路选择开关的动端相连，所述比较器阵列中每一比较器的反相输入端对应连接于分压电阻串中每两相邻的电阻之间，所述比较器阵列的使能端与控制寄存器相连，所述多路选择开关的第一不动端用于接收一模拟信号、第二不动端与第一数模转换器的输出端相连、控制端与控制寄存器相连，所述控制寄存器用于控制多路选择开关的输出，所述第一数模转换器的输入端对应与数据寄存器相连，所述基准电路与分压电阻串及比较器阵列均相连，用于将分压电阻串的中间电平和电压范围校正到和第一数模转换器的输出一致。
2.如权利要求1所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述分压电阻串包括阻值相等相互串联的第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻和第八电阻，其中第一电阻的负端连接第一线网，正端连接第二电阻的负端，所述第二电阻的正端连接第三电阻的负端，所述第三电阻的正端连接第四电阻的负端，所述第四电阻的正端连接第二线网，所述第五电阻的负端连接第二线网，正端连接第六电阻的负端，所述第六电阻的正端连接第七电阻的负端，所述第七电阻的正端连接第八电阻的负端，所述第八电阻的正端连接第三线网。
3.如权利要求2所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述比较器阵列包括七个并行工作的比较器，所述七个比较器的负相输入端口分别与第一电阻的正端、第二电阻的正端、第三电阻的正端、第四电阻的正端、第五电阻的正端、第六电阻的正端及第七电阻的正端相连，所述七个比较器的正相输入端连接到一起后接收来自多路选择开关所选择的信号，所述七个比较器还均包含一使能端和一时钟端，其中第一比较器及第四比较器的使能端接地，第二及第三比较器的使能端分别连接控制寄存器的第四位及第五位，第五至第七比较器的使能端分别连接控制寄存器的第六至第八位，所述七个比较器的时钟端与时钟信号相连，所述七个比较器的输出端与编码电路相连，用于经过编码电路编码后产生二进制码，所述第一比较器的输出端还连接第四线网，所述第四比较器的输出端还连接第五线网。
4.如权利要求1所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述基准电路包含第二数模转换器、第一逐次逼近寄存器、第三数模转换器、第二逐次逼近寄存器、第一PMOS开关管、第二PMOS开关管、第三PMOS开关管、第一NMOS开关管、第二NMOS开关管、第三NMOS开关管、第四NMOS开关管、第五NMOS开关管、第六NMOS开关管、第七NMOS开关管和第八NMOS开关管，所述第一NMOS开关管和第二NMOS开关管的源极连接在一起，所述第一NMOS开关管的栅极连接第二数模转换器的输出端，所述第二NMOS开关管的栅极连接第二线网，所述第一PMOS开关管和第二PMOS开关管各自的漏极和栅极连接在一起后分别连接第一NMOS开关管和第二NMOS开关管的漏极，所述第五NMOS开关管的源极接地，漏极连接所述第六NMOS开关管的源极，所述第六NMOS开关管的漏极同时连接第一NMOS开关管和第二NMOS开关管的源极，所述第三PMOS开关管的栅极接第一NMOS开关管的漏极，所述第三PMOS开关管的漏极连接第三线网，所述第三线网同时连接分压电阻串，所述第三NMOS开关管的源极接地，漏极接第四NMOS开关管的源极，所述第四NMOS开关管的漏极接第一线网，所述第一线网同时连接分压电阻串，从分压电阻串的中间引出第二线网反馈到所述第二NMOS开关管的栅极，所述第一NMOS开关管的漏极连接第三PMOS开关管的栅极，所述第二线网连接第二NMOS开关管的栅极。
5.如权利要求4所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述第二数模转换器的八个数字输入端分别接第一逐次逼近寄存器的八个数字输出端，所述第一逐次逼近寄存器的时钟输入端接收时钟信号、使能端接控制寄存器的第二位、数据输入端连接第五线网，所述第五线网还连接比较器阵列。
6.如权利要求5所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述第七NMOS开关管的源极接地，栅极和漏极连接到一起后同时连接第五NMOS开关管和第三NMOS开关管的栅极和所述第八NMOS开关管的源极，所述第八NMOS开关管的栅极和漏极连接在一起后同时连接第六NMOS开关管和第四NMOS开关管的栅极和第三数模转换器的输出。
7.如权利要求6所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述第三数模转换器的八个数字输入端对应连接所述第二逐次逼近寄存器的八个数字输出端，所述第二逐次逼近寄存器的时钟输入端接收时钟信号、使能端接控制寄存器的第三位、数据输入端接第四线网，所述第四线网接所述比较器阵列。
8.如权利要求1所述的基于逐次逼近算法的ADC自校正电路，其特征在：所述分压电阻串所包括的若干电阻的电阻值相等。
9.如权利要求3所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述第一数模转换器的中间输出电平V100用于校正比较器阵列中第四比较器的内部参考电平Vref143，所述第一数模转换器的最小输出电平V001用于校正第一比较器的内部参考电平Vref140，所述第一数模转换器的第二最小输出电平V010用于校正比较器阵列中第二比较器的内部参考电平Vref141，所述第一数模转换器的第三最小输出电平V011用于校正比较器阵列中第三比较器的内部参考电平Vref142，所述第一数模转换器的第五最小输出电平V101用于校正比较器阵列中第五比较器的内部参考电平Vref144，所述第一数模转换器的第六最小输出电平V110用于校正比较器阵列中比较器的内部参考电平Vref145，所述第一数模转换器的第七最小输出电平V111用于校正比较器阵列中第七比较器的内部参考电平Vref146，以使得所述比较器阵列的内部参考电平Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146与所述第一数模转换器的输出一致，内部参考电压Vref140、Vref141、Vref142、Vref143、Vref144、Vref145和Vref146在经过校正后均匀分布。
10.如权利要求4所述的基于逐次逼近算法的ADC自校正电路，其特征在于：所述第一数模转换器、第二数模转换器均为电压型转换器，所述第三数模转换器为电流型转换器。
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