CN109639281A - 一种用于放大器前端的可控制增益的电压编码电路 - Google Patents

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Abstract

本发明公开了一种用于放大器前端的可控制增益的电压编码电路，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。本发明能正确产生控制放大器增益的控制信号。

Description

一种用于放大器前端的可控制增益的电压编码电路
技术领域
本发明涉及半导体领域的模拟半导体集成电路技术领域，特别是一种用于放大器前端的可控制增益的电压编码电路。
背景技术
放大器在模拟半导体集成电路设计是一个普遍的基础，做好放大器是设计模拟半导体集成电路的基本条件。本发明是基于一款军工项目。项目的目标是基于国内成熟工艺开发一个四通道超低噪声增益可变放大器。这个放大器具有很多出色的性能指标：电压噪声0.74nV/√Hz，电流噪声2.5pA/√Hz。可变的增益范围-4.5dB～43.5dB(LO),7.5dB～55.5dB(HI)。要实现这些指标参考芯片采用的是专用的Bipolar工艺，而我们只能采用国产最成熟的CMOS工艺。
所以在原芯片中利用双极型晶体管的内阻和放大器的增益电阻直接搭配成可变增益的网络来实现对放大器增益的直接控制，在本发明设计中使用的CMOS 工艺没有那种准确内阻的双极型晶体管，所以原芯片使用的电路并不能使用，必须全新设计放大器的增益控制的电压编码电路。
发明内容
为解决现有技术中存在的问题，本发明的目的是提供一种用于放大器前端的可控制增益的电压编码电路，本发明使用多级的比较器组成的快闪ADC模块和数字编码器模块来实现电压信号到数字控制信号的转换，正确产生控制放大器增益的控制信号。
为实现上述目的，本发明采用的技术方案是：一种用于放大器前端的可控制增益的电压编码电路，包括快闪ADC模块和数字编码器模块，所述快闪ADC 模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。
作为一种优选的实施方式，所述电源和与电源最近的比例分压电阻之间以及地和与地最近的比例分压电阻之间均设有电压分压电阻。
作为另一种优选的实施方式，所述数字编码器模块具有数字逻辑输入信号的MODE控制端口，该MODE控制端口用于控制增益随外部的电压控制信号的升高而升高或降低。
作为另一种优选的实施方式，所述ADC模块中比较器和比例分压电阻的个数均为9个。
本发明的有益效果是：
本发明涉及一种低噪声放大器电路中使用的2级增益可变电路中使用的增益控制部分中的电压编码电路，该电路可以把外部控制增益的电压电路转变成数字代码来控制增益电路中的开关电路，从而改变放大器的比例放大电路来改变放大器的增益；快闪ADC模块由多个比较器和多个比例分压电阻组成，由于其没有时钟，具有最低的功耗，在原芯片中是使用双极型工艺利用双极型晶体管的内部电阻和增益电阻的比例来实现，本发明使用CMOS工艺，所以引入了数字编码电路来实现电压信号到数字控制信号之间的转换。
附图说明
图1为本发明实施例的电路原理图；
图2为本发明实施例数字编码器模块的数字信号转换波形示意图；
图3为本发明实施例数字编码器模块生成的逻辑门电路。
具体实施方式
下面结合附图对本发明的实施例进行详细说明。
实施例
一种用于放大器前端的可控制增益的电压编码电路，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。
所述电源和与电源最近的比例分压电阻之间以及地和与地最近的比例分压电阻之间均设有电压分压电阻。
所述数字编码器模块具有数字逻辑输入信号的MODE控制端口，该MODE控制端口用于控制增益随外部的电压控制信号的升高而升高或降低。
所述ADC模块中比较器和比例分压电阻的个数均为9个。
下面以四川长虹电器股份有限公司的一款军工项目对本实施例作进一步说明：
在本实施例所应用的电路中，增益可变放大器是作为整体芯片的第二级输入使用的，由于这里的放大器直接使用外部信号作为输入，所以在实际的使用中有很大的可能会输入很小的电压信号，比较微弱的信号不利于后面电路的处理。所以必须要对信号进行放大。在本实施例使用的项目中的要求，对这里增益选择比较广泛，最小-10dB，最大69dB。所以对放大器来说。需要一个比较复杂的增益控制的电压编码电路来实现这样的目标。在实际的应用中，芯片使用从芯片的外部连接到芯片的内部的GAIN信号作为电压控制信号来调整放大器的增益，GIAN信号是一个0V-2V的电压信号，在芯片正常工作时候GIAN信号一般是一个固定的电压，当芯片的放大器需要改变增益的时候，改变GIAN电压信号的大小来改变放大器的增益，但是在CMOS工艺直接从电压信号的大小来改变放大器的增益，基本是不能直接准确改变的，这里就需要一个能把电压信号转换成容易识别的数字代码形式的电路，当GIAN信号比较小的时候，在本实施例中接近0V的一个较小值，放大器具有比较小的增益输出。当GIAN信号比较大的时候，在本实施例中接近2V的一个较大值，放大器具有比较大的增益输出。这样对于放大器芯片，只有一个外部电压端口控制放大器的增益大小，显著的少了芯片的管脚数量，也不会产生数字控制逻辑，极大的简化了模拟芯片的复杂程度。但是由电压大小的增益控制需要额外的分析电路来产生数字控制信号来控制放大器的增益电阻，从而达到实现控制放大器增益的最终目的。
(1)快闪ADC模块
如图1所示，快闪ADC模块包括：①电压分压电阻R0和R10，由于芯片根据参数手册的要求GIAN端口控制电压的范围在0V-2V之间，不是0V-5V之间，所以这里的快闪ADC模块的分压电阻不能直接从电源和地之间找电压的参考点，需要有额外的电阻来减小电压分压的范围，由于电压范围的要求R0电阻被设计得较大来分走大约3V的电压，本实施例中为144K。电压分压电阻R10被设计的很小，仅仅是其它比例分压电阻和地电位之间的一个隔离。②比例分压电阻R1～R9,比例分压电阻R1～R9是完全相等的9个电阻，这9个比例分压电阻把0V-2V 之间的电压平均分成了9个等分，这9等分的电压提供给后级的比较器，作为比较器的参考电压，在本实施例的设计中这个比例分压电阻被设计成4.3K。③输入电压控制信号GAIN，GIAN信号直接来自芯片的外部，由外部信号激励提供，这个信号一般是由芯片外部的DAC芯片产生，为了满足现在低电压的DAC，所以这里信号被设计0V-2V有效。④比较器COMP1～COMP9，比较器COMP1～COMP9是快闪ADC模块的核心部分，GIAN信号和电阻R1～R9产生的9个参考电压信号分别连接在9个比较的COMP1到COMP9的2个输入端口上。
随着GIAN信号的变化，比较器会从输出端产生不同的9个数字激励提供给后面的数字编码器模块。当GIAN信号增加的时候，这里的快闪ADC模块开始检查GIAN电压目前达到的电压值，当电压值超过其中一个参考电压时，比较器的输出就会产生变化，从而记录了电压目前达到的高度，假设当GIAN信号继续增加，那么就会继续超过更高的电阻分压基准，从而另外一个比较的输出也会变化。当GIAN信号从0V达到2V，这里快闪ADC模块的9个比较器的输出都会产生变化，从而完整记录GIAN信号的变化过程，比较器都被设计成有一定输入迟滞能力。保证了比较器的输出不会产生不稳定的数字信号波动。9个比较器和比例分压电阻电阻R1～R9组成了快闪ADC模块，快闪ADC模块没有时钟信号控制，显著的减小了复杂程度，也不产生额外的功耗。
(2)数字编码器模块
由于比较器的输出数字电压激励信号是一种变化一次就停止的信号，这样不同比较器输出的高电平和低电平就会重叠，这样的激励方式后级放大器电阻增益选择开关不能直接使用，所以必须要进行新的编码来产生非重叠信号。数字编码器模块就是完成这样的功能；①输入波形，输入波形如图2左边表示的一致，输入波形是9个电压比较器直接产生的信号。这个信号呈现出依次变低的趋势，表示了GIAN电压的升高，逐渐超过了电阻R1～R9产生的基准电压。②输出波形，输出波形是一经过数字编码器模块后的波形输出。如图2右边的波形示意图所示，这样就产生了非重叠的激励信号，表示了GIAN电压的升高后，数字刻度不断的上升，又不会同时有2个以上的高电平激励，这样独立的信号就可以直接控制放大器增益的开关。对于数字编码器模块可以用过Synopsys综合工具Design Compiler(DC)自动生成如图3所示的逻辑门电路来完成这一工能，生成的逻辑门电路原理在于通过9级的两输入或三输入与非门连续接收产生位信号和非产生位后级2位信号连续进行校验，确保本位信号和后级信号在1 位时间上的不同，并得到这样的结果，由于第一位信号开始就是高电平，需要后面8级的低电平对输出逻辑进行抑制。保持如图2所示的编码B波形第一位由0开始。通过Synopsys综合工具Design Compiler(DC)自动生成逻辑门电路的具体程序代码如下：
③MODE控制端口，MODE控制端口是一个数字逻辑输入信号，直接连接在数字编码器模块上，通过改变编码的输出形式来对GIAN电压上升产生不同增益方式的逻辑输出，当MODE信号为0的时候，GIAN电压的上升会产生让后级放大器增益增加的数字逻辑，当MODE信号为1的时候，GIAN电压的上升会产生让后级放大器增益减小的数字逻辑。这样随着GIAN信号的增加，可以同时实现让放大器增益增加或减小的功能，扩展了编码器模块的功能。
经过比较器产生数字信号以后，由于不能直接被后级的放大器使用，所以这里需要一个数字编码器模块。如图2所示，输入到数字编码器模块的波形是图2中编码A的形式，输出数字编码器模块的波形是编码A的形式，编码的核心思想就是把同时变化为0的信号进行处理，产生在同一时间内，不会有2个高电平产生，同时根据9位权重的不同，转换后的信号不同的9位上的高电平就可以代表不同的GIAN电压的大小。这样就把GIAN信号上的电平电压信息转换成了数字代码信息。同时，这样9位不同的数字代码可以直接控制放大器的增益电阻的控制开关，从而实现控制放大器增益的目的。这里编码还有一个模式选择信号MODE。MODE信号可以控制放大器增益是跟随GIAN电压的升高而升高或降低。主要的方式就是通过MODE信号的1或0数字激励的变化来改变编码信号的输出方式。正向输出就产生跟随GIAN电压的升高而升高的激励，反向输出就产生跟随GIAN电压的升高而降低的激励。
以上所述实施例仅表达了本发明的具体实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (4)

1.一种用于放大器前端的可控制增益的电压编码电路，其特征在于，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。
2.根据权利要求1所述的用于放大器前端的可控制增益的电压编码电路，其特征在于，所述电源和与电源最近的比例分压电阻之间以及地和与地最近的比例分压电阻之间均设有电压分压电阻。
3.根据权利要求1所述的用于放大器前端的可控制增益的电压编码电路，其特征在于，所述数字编码器模块具有数字逻辑输入信号的MODE控制端口，该MODE控制端口用于控制增益随外部的电压控制信号的升高而升高或降低。
4.根据权利要求1所述的用于放大器前端的可控制增益的电压编码电路，其特征在于，所述ADC模块中比较器和比例分压电阻的个数均为9个。
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