CN114584130A - 一种节约芯片管脚的调试电路及调试方法 - Google Patents

一种节约芯片管脚的调试电路及调试方法 Download PDF

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CN114584130A CN202210484676.7A CN202210484676A CN114584130A CN 114584130 A CN114584130 A CN 114584130A CN 202210484676 A CN202210484676 A CN 202210484676A CN 114584130 A CN114584130 A CN 114584130A
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张鹏
陈盛文
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Abstract

本发明提出了一种节约芯片管脚的调试电路及调试方法，所述调试电路包括选择电路、判断比较电路、译码器电路，首先在芯片的一个管脚外部连接一个选择电路，内部连接一个判断比较电路和译码器电路，然后通过选择电路将电源电压信号分为N个档位电压信号，并选择某一档位的档位电压信号输出给判断比较电路，判断比较电路将接收到的电压信号输出为N‑1个比较电压信号输出给译码器电路，译码器电路将接收到的N‑1个比较电压信号输出为N个模拟电压信号，实现了使用一个管脚实现N种调试模式，减小了芯片的封装尺寸，并根据调试模式对电路中参数进行优化，寻求到最优的配置，使芯片获得最佳性能。

Description

一种节约芯片管脚的调试电路及调试方法
技术领域
本发明涉及集成电路的封装、测试和芯片内部电路设计领域，具体地说，涉及一种节约芯片管脚的调试电路及调试方法。
背景技术
在芯片研发过程中，对封装后的芯片进行功能测试、调试是非常重要的一个环节。在芯片设计环节，由于仿真模型和实际测试结果会有偏差，就需要在芯片在完成晶元加工、封装后进行实物测试的时候，对某些参数进行调整，以获取更优的性能。
对于没有寄存器控制的芯片，就不能通过软件的方式来进行调试参数，只能借用芯片的管脚。通过芯片管脚在测试板上的高低电平状态，进入到某种调试模式。这会导致占用芯片宝贵的管脚资源。调试模式种类越多，就需要越多的调试管脚，必然会导致芯片的封装尺寸就要大些。通常，芯片的应用环境要求高度集成化，即在小的空间内，容纳更多的芯片、电阻、电容、电感、三极管等器件。这就对芯片的封装尺寸提出了要求，即尽可能的小尺寸。
一颗QFN28管脚的待测芯片在进行芯片调试的时候，通常会在测试电路板上，对专用调试管脚进行拉高或者拉低。每个管脚可实现“0”和“1”两种状态。定义高电平为状态“1”，低电平为状态“0”。如果有8种调试模式，就会占用到3个芯片管脚，更多的调试模式，需要更多的芯片管脚，传统的调试方法只能实现使用N个调试管脚，获得2N种调试模式。
发明内容
本发明针对现有技术中的上述进行芯片回片测试时占用芯片管脚过多，封装尺寸大的问题，提出了一种节约芯片管脚的调试电路及调试方法，通过在芯片的一个管脚外部连接一个选择电路，内部连接一个判断比较电路和译码器电路，通过选择电路将电源电压信号分为N个档位电压信号，并选择某一档位的档位电压信号输出给判断比较电路，判断比较电路将接收到的电压信号输出为N-1个比较电压信号输出给译码器电路，译码器电路将接收到的N-1个比较电压信号输出为N个模拟电压信号，实现了使用一个管脚实现N种调试模式，减小了芯片的封装尺寸，并根据调试模式对电路中参数进行优化，寻求到最优的配置，使芯片获得最佳性能。
本发明具体实现内容如下：
本发明一种节约芯片管脚的调试电路，包括能够同时与待测芯片的一个调试管脚连接的选择电路、判断比较电路、译码器电路；
所述选择电路作为外部电路，且所述选择电路的输入端与电源端连接；所述判断比较电路、译码器电路作为内部电路；
电源端的输入电压信号依次通过选择电路、判断比较电路、译码器电路输出模式选择信号。
为了更好地实现本发明，进一步地，所述选择电路包括相互并联的N个片外开关和相互串联的N-1个片外电阻；且N个片外开关的控制端分别连接在N-1个片外电阻的N个连接端；
N-1个片外电阻将电源端的输入电压信号分为N个档位的档位电压信号，同时间状态下N个片外开关最多有一个片外开关闭合，向待测芯片的调试管脚输出与闭合的片外开关对应档位的档位电压信号。
为了更好地实现本发明，进一步地，所述判断比较电路包括相互并联的N-1个电压比较器和相互串联的2*(N-1)个串联电阻；且N-1个电压比较器中的每两个相邻的比较器的负输入端之间搭接所述2*(N-1)个串联设置的电阻中的两个相邻电阻；
2*(N-1)个电阻将电源端输入的电压信号分为N-1个档位的参考电压信号，向N-1个电压比较器的负输入端输出N-1个档位的参考电压信号；
所述N-1个电压比较器的正输入端均与待测芯片的调试管脚连接，接收闭合的片外开关对应档位的电平信号，输出端与译码器电路的输入端连接，向译码器电路输出N-1个比较电压信号。
为了更好地实现本发明，进一步地，所述译码器电路包括相互并联的N个输入与门和两两串联的N组反相器；
所述N组两两串联的反相器的输入端与所述N-1个电压比较器的输出端连接，接收N-1个比较电压信号，输出端与N个输入与门的输入端连接，输出N-1个比较电压信号；
所述N个输入与门的输入端接收N-1个比较电压信号，输出端输出N个模式选择信号。
为了更好地实现本发明，进一步地，所述判断比较电路的N-1个相互并联的电压比较器的负输入端和正输入端前均连接有低通滤波器。
基于上述提出的一种节约芯片管脚的调试电路，还提出一种节约芯片管脚的调试方法，为了更好地实现本发明，进一步地，在待测芯片的调试管脚的外部连接选择电路，在待测芯片的同一调试管脚的内部连接判断比较电路、译码器电路；
所述选择电路的输入端与电源端连接接收电源电压信号，输出端输出档位电压信号；
所述判断比较电路的输入端与选择电路的输出端连接接收档位电压信号，输出端输出比较电压信号；
所述译码器电路的输入端与判断比较电路的输出端连接接收比较电压信号，输出端输出模式选择信号。
为了更好地实现本发明，进一步地，在选择电路中设置N-1个电阻将接收到的电源电压信号分成N个档位的档位电压信号输出给判断比较电路；
在选择电路中设置N个开关，且在每两个相邻开关之间搭接一个电阻，闭合N个开关中的一个开关，将闭合的开关对应的档位的档位电压信号输出给判断比较电路。
为了更好地实现本发明，进一步地，在判断比较电路中设置N-1个并联的电压比较器，在N-1个电压比较器的负输入端设置相互串联的2*(N-1)个电阻；
所述2*(N-1)个相互串联的电阻的输入端接收电源电压信号与电源端连接，输出端与地连接，且在N-1个电压比较器的每两个相邻的比较器的负输入端之间搭接2*(N-1)个电阻中的两个串联的电阻将接收到的电源电压信号分成N-1个档位的参考电压信号输出给N-1个电压比较器的负输入端；
N-1个电压比较器的正输入端与选择电路的输出端连接，正输入端接收N个档位电压信号，输出端输出N-1个比较电压信号。
为了更好地实现本发明，进一步地，在译码器电路中设置2N个反相器和N个并联的输入与门；
所述比较器为N组两两串联的反相器；
2N个反相器将接收到的N-1个比较电压信号经过2N个反相器隔离输出N-1个比较电压信号；在2N个反相器的输出端设置N个并联的输入与门；
N个输入与门将接收到的N-1个比较电压信号，输出为N个模式选择信号。
为了更好地实现本发明，进一步地，在判断比较电路的每个电压比较器的负输入端和正输入端前都设置有低通滤波器，将接收到的档位电压信号进行过滤后输出至电压比较器的负输入端。
为了更好地实现本发明，进一步地，所述选择电路中电阻跨接的电源端和接地端与待测芯片的电源端和接地端一致。
为了更好地实现本发明，更进一步地，所述参考电压信号位于相邻两个档位电压信号的中间位置。
本发明具有以下有益效果：
(1)传统的芯片回片测试方式需要使用多个管脚，本发明只使用一个管脚实现对芯片的调试，减小了芯片的封装尺寸；
(2)传统的调试模式只能实现使用N个调试管脚实现2N种调试模式，本发明提出的调试电路及的调试方法实现了使用一个管脚实现N种调试模式，并根据调试模式对电路中参数进行优化，寻求到最优的配置，使芯片获得最佳性能。
附图说明
图1为QFN28管脚的待测芯片进行调试的电路原理图；
图2为传统带隙基准电路原理图；
图3为传统带隙基准电路进行调试的流程图；
图4为选择电路与待测芯片连接的电路原理图；
图5为判断比较电路的电路原理图；
图6为低通滤波器电路原理图；
图7为反相器电路原理图；
图8为输入与门电路原理图；
图9为参考电压信号与档位电压信号的相对位置关系示意图；
图10为调试电路的原理图。
具体实施方式
为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1：
本实施例提出一种节约芯片管脚的调试电路，包括选择电路、判断比较电路、译码器电路；
所述选择电路的输入端与电源连接，输出端通过待测芯片的管脚连接在待测芯片的外部；
所述判断比较电路的输入端通过待测芯片的管脚连接在待测芯片的内部并与外部电路的输出端连接，输出端与译码器电路的输入端连接；
所述译码器电路的输入端通过判断比较电路的输出端连接在待测芯片的内部，输出端输出模式选择信号。
工作原理：通过设置选择电路连接在待测芯片管脚的外部，将接收到的电源信号分成多个档位，并选择其中的一个档位输出给判断比较电路，判断比较电路为设置在芯片内部的电路，连接在待测芯片的管脚上，判断比较电路接收选择电路输出的某一档档位电压信号，并将接收的信号以电平的形式输出给译码器电路，译码器电路接收电平形式的比较电压信号，并将接收到的信号进行译码输出为模式选择信号。
实施例2：
本实施例在上述实施例1的基础上，如图4所示，在选择电路中设置7个电阻将接收到的电源电压信号分成8个档位的档位电压信号输出给判断比较电路；
在选择电路中设置8个开关，每两个相邻开关之间搭接一个电阻，闭合8个开关中的一个开关，将某一档档位电压信号输出给判断比较电路，用一个芯片的管脚实现8种调试模式。
工作原理：如图4所示，Pin6为待测芯片的一个调试管脚，R0-6为7个相同型号的电阻，将电源电压VDD分为8个档位的电平状态，如表1所示。
表1 档位与电压电平对应表
Figure 794916DEST_PATH_IMAGE001
开关SW0-7为8个相同型号的选择开关，同时只会有一个闭合，其余断开。通过闭合8个开关当中的某一个，会将某一档位的电平信号送到待测芯片的调试管脚Pin6。Circuit1为判断比较电路，会根据调试管脚Pin6送进来的电平信号，决定使用8种调试模式当中的哪一种。
本实施例的其他部分与上述实施例1相同，故不再赘述。
实施例3：
本实施例在上述实施例1-2任一项的基础上，如图5、图6、图9所示，在判断比较电路中设置7个并联的电压比较器，在电压比较器的负输入端设置串联连接的14个电阻；
所述14个串联设置的电阻的输入端接收电源电压信号与电源连接，输出端与地连接，且在每两个相邻的比较器的负输入端之间搭接两个串联的电阻将接收到的电源电压信号分成7个参考电压信号输出给电压比较器的负输入端；
电压比较器的正输入端与选择电路的输出端连接，接收8个档位电压信号，输出端输出7个比较电压信号。
进一步地，在判断比较电路的每个电压比较器的负输入端前都设置有低通滤波器，将接收到的档位电压信号进行过滤后输出至电压比较器的负输入端
工作原理：如图5所示，Circuit1判断比较电路由14个电阻R7-20、8个型号相同的低通滤波器LPF、7个比较器cmp0-6和Curcuit2译码器电路组成。其中，R7-20为芯片内部、具有相同类型、相同参数的14个电阻。LPF为低通滤波电路，如图6所示，用以滤除电源上的噪声信号，防止比较器错误判断。cmp0-6为7个相同的、带有一定迟滞功能、低输入失调的电压比较器。每个比较器的正输入端连接开关sw0-7的公共端，即Pin6管脚电压信号。通过闭合不同的开关，获得不同的档位电压信号。比较器的负输入端接收参考信号。当比较器的正输入信号大于负输入信号时，比较器输出1；当比较器的正输入信号小于负输入信号时，比较器输出0。
芯片内的电阻R7-20无需与芯片外部的档位电阻R0-6匹配。但是电阻R0-6跨接的电源VDD、接地端GND要和芯片的电源VDD、接地端GND一致。
电阻R7-20将电源电压VDD分成7个档位的参考电压REF<6:0>，电压值如表2所示；
表2 参考电压档位与电压对应表
Figure 896864DEST_PATH_IMAGE002
参考电压REF<6:0>和档位电压信号Level<7:0>的相对位置关系如图9所示，虚线所示为参考电压信号。为了使每个比较器的输入有最大化的电压裕度，参考电压信号电压值位于相邻两个Level档位电压信号电压值的中间位置。
本实施例的其他部分与上述实施例1-2任一项相同，故不再赘述。
实施例4：
本实施例在上述实施例1-3任一项的基础上，如图7、图8所示，在译码器电路中设置16个反相器，将接收到的7个比较电压信号经过反相器输出7个比较电压信号；在反相器的输出端设置8个并联的输入与门；
8个输入与门接收7个比较电压信号，输出8个模式选择信号。
工作原理：Circuit2为译码器电路，将7个比较器输出结果，翻译成Mode选择信号，进而将芯片配置成某种选定的调试模式。Circuit2译码器电路的电路如图8所示，由逻辑门单元组成；And0-7是8个7输入与门，只有当7个输入均为1的时候，才会输出0。如图7所示，Interver1<7:0>和Interver2<7:0>是16个相同的反相器，16个反相器分为8组，每组为两个串联的反相器Interver1和反相器Interver2，反相器Interver1的输入端接收比较器的输出信号cmp_out<6:0>，输出信号cmp_out<6:0>给译码器电路。Circuit2是一个译码器电路，实现的真值表如表3所示。
表3 比较器电压真值与模式选择真值对应表
Figure 138490DEST_PATH_IMAGE003
cmp_out<6:0>是7个电压比较器cmp的输出，表现为Thermal Code的形式，即7个bit当中1的bit位从低位开始连续且个数递增。Mode<7:0>为最终模式选择信号，8个bit当中只会有一个为1，代表所选中的调试模式。
闭合开关SW0-7中的第K个开关，K=0-7中的任意一个整数，调试管脚Pin6电压值为VDD*K/7。Circuit1判断比较电路表现为一个7bit的静态ADC，检测调试管脚Pin6的电压值。经Circuit2译码器电路，将7个bit的比较器输出信号，翻译成模式选择信号，如表4所示。
表4 开关与模式选择信号的对应关系表
Figure 413613DEST_PATH_IMAGE005
本实施例的其他部分与上述实施例1-3任一项相同，故不再赘述。
实施例5：
本实施例在上述实施例1-4任一项的基础上，如图2、图3所示，以一个传统带隙基准电路为例进行分析和说明。
工作原理：本实施例以一个带隙基准电压为例，对其温度特性进行优化。如图2所示，为一个传统带隙基准电路。该电路由三个电阻Rbg1、Rbg2、Rbg3，PNP管Q1、PNP管Q2，一个运算放大器OPAMP和一个PMOS管MP1组成，PNP管Q2的发射结面积是PNP管Q1发射结面积的8倍。Rbg1=Rbg2，记node1为Q1的集电极电压，node2为Rbg2和Rbg3的中间节点电压。运算放大器对node1和node2两个节点的电压进行钳位，通过反馈环路的调整，使其电压相等。得到流过电阻Rbg3的PNP管Q2的集电极电流Ic2为：
Figure 57084DEST_PATH_IMAGE006
（1）
其中，式(1)中的Ic2为PNP管Q2的集电极电流，Rbg3为跨界在Q2集电极和运算放大器OPAMP正向输入端之间的电阻，node1为PNP管Q1的集电极电压，node2为运算放大器OPAMP正向输入端的电压，VEB1为PNP管Q1的发射结电压差，VEB2为PNP管Q2的发射结电压差；
由三极管的I-V特性，得到VEB的电压，如式(2)(3)所示：
Figure 579201DEST_PATH_IMAGE007
（2）
Figure 308123DEST_PATH_IMAGE008
（3）
其中，式(2)中的VT为热电压，Ic1为PNP管Q1的集电极电流，Is1为PNP管Q1的反向饱和电流；
式(3)中的Ic2为PNP管Q2的集电极电流，Is2为PNP管Q2的反向饱和电流；
由于PNP管Q2的发射结面积是PNP管Q1的8倍，则：
Figure 386937DEST_PATH_IMAGE009
（4）
由于节点node1和节点node2两点电压相等，则电阻Rbg1和电阻Rbg2上的压降相等。又由于电阻Rbg1和电阻Rbg2相等，得到：
Ic1=Ic2 （5）
由式(1)-(5)得到：
Figure 884915DEST_PATH_IMAGE010
（6）
进而得到带隙基准电路的输出电压VBG为：
Figure 859824DEST_PATH_IMAGE011
（7）
带隙基准电路的输出电压VEB呈现负温度特性，热电压VT呈现正温度特性。通过调整电阻Rbg1和电阻Rbg3的电阻比例，使得式(7)中的正、负温度系数相抵消，即可获得在芯片工作温度范围内、不随温度变化的恒定电压，即为带隙基准电压。
本实施例的调试模式是针对电阻Rbg3进行调整。增大电阻Rbg3，可减小正温度系数，使得输出电压VBG趋向负温度特性。减小电阻Rbg3，可增大正温度系数，使得输出电压VBG趋向正温度特性。
本实施例共有8组调试模式，每种模式对应一个电阻Rbg3值。模式选择信号Mode<i>对应电阻Rbg3阻值i，i为0-7之间的任意整数。阻值0-7，依次增大，如表5所示。
表5 mode种类与Rbg3电阻值对应表
Figure 810463DEST_PATH_IMAGE012
本实施例的其他部分与上述实施例1-4任一项相同，故不再赘述。
实施例6：
本实施例基于上述实施例5的基础上，如图3、图4、图5、图6、图7、图8、图9所示，在芯片的调试管脚的外部连接选择电路，在芯片的调试管脚的内部连接判断比较电路和译码器电路对实施例5中的传统带隙电压电路的参数进行优化。
工作原理：通过闭合图4中的一个开关选择其中的一个调试模式对传统带隙电压电路的参数进行优化，调试模式选择过程如下：
如果闭合开关SW7，断开开关SW6-0，Pin6电压值=Level<7>，7个比较器cmp6-0输出信号cmp_out<6:0>=1111111，经Circuit2译码器电路，Mode<7:0>=10000000，Mode<7>=1，表示选中调试模式Mode7。按照表5中所示的电阻取值，电阻Rbg3=阻值7，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW6，断开开关SW7和开关SW5-0，Pin6电压值=Level<6>，7个比较器cmp6-0输出信号cmp_out<6:0>=0111111，经Circuit2译码器电路，Mode<7:0>=01000000，Mode<6>=1，表示选中调试模式Mode6。按照表5中所示的电阻取值，电阻Rbg3=阻值6，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW5，断开开关SW7-6和开关SW4-0，Pin6电压值=Level<5>，7个比较器cmp6-0输出信号cmp_out<6:0>=001 1111，经Circuit2译码器电路，Mode<7:0>=00100000， Mode<5>=1，表示选中调试模式Mode5。按照表5中所示的电阻取值，电阻Rbg3=阻值5，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW4，断开开关SW7-5和开关SW3-0，Pin6电压值=Level<4>，7个比较器cmp6-0输出信号cmp_out<6:0>=000 1111，经Circuit2译码器电路，Mode<7:0>=00010000， Mode<4>=1，表示选中调试模式Mode4。按照表5中所示的电阻取值，电阻Rbg3=阻值4，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW3，断开开关SW7-4和开关SW2-0，Pin6电压值=Level<3>，7个比较器cmp6-0输出信号cmp_out<6:0>=000 0111，经Circuit2译码器电路，Mode<7:0>=00001000，Mode<3>=1，表示选中调试模式Mode3。按照表5中所示的电阻取值，电阻Rbg3=阻值3，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW2，断开开关SW7-3和开关SW1-0，Pin6电压值=Level<2>，7个比较器cmp6-0输出信号cmp_out<6:0>=0000011，经Circuit2译码器电路，Mode<7:0>=00000100，Mode<2>=1，表示选中调试模式Mode2。按照表5中所示的电阻取值，电阻Rbg3=阻值2，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW1，断开开关SW7-2和开关SW0，Pin6电压值=Level<1>，7个比较器cmp6-0输出信号cmp_out<6:0>=000 0001，经Circuit2译码器电路，Mode<7:0>=0000 0010，Mode<1>=1，表示选中调试模式Mode1。按照表5中所示的电阻取值，电阻Rbg3=阻值1，测试中会以该阻值去测量输出电压VBG的温度特性；
如果闭合开关SW0，断开开关SW7-1，Pin6电压值=Level<0>，7个比较器cmp6-0输出信号cmp_out<6:0>=0000000，经Circuit2译码器电路，Mode<7:0>=00000001，Mode<0>=1，表示选中调试模式Mode0。按照表5中所示的电阻取值，电阻Rbg3=阻值0，测试中会以该阻值去测量输出电压VBG的温度特性；
如图3所示的调试流程示意图，初始模式选用Mode<3>，即中间档位下的电阻Rbg3阻值。测量输出电压VBG的温度特性，如果输出电压VBG呈现正温度特性，就换用更高模式，即选用更大阻值的电阻Rbg3，以减弱输出电压VBG的正温度系数。如果输出电压VBG呈现负温度特性，就换用更低模式，即选用更小阻值的电阻Rbg3，以增大输出电压VBG的正温度系数。最终，选定其中某一个模式，使得输出电压VBG获得最接近于0的温度系数。
本实施例的其他部分与上述实施例5相同，故不再赘述。
实施例7：
本实施例在上述实施例1-6任一项的基础上，在芯片外部设置N个选择开关、(N-1)个相同电阻，芯片内部需要2*(N-1)个相同电阻、N个低通滤波器、(N-1)个电压比较器和一个(N-1) bit Thermal Code转N bit的译码器。
工作原理：如图1所示，以一颗QFN28管脚的待测芯片为例进行说明。在进行芯片调试的时候，通常会在测试电路板上对专用调试管脚进行拉高或者拉低，每个管脚可实现“0”和“1”两种状态。定义高电平为状态“1”，低电平为状态“0”。例如，如果有8种调试模式，就会占用到3个芯片管脚，如表6所示；
表6 调试模式与管脚状态对应表
Figure DEST_PATH_IMAGE013
Pin7、Pin6、Pin5为示例待测芯片的调试管脚。更多的调试模式，需要更多的芯片管脚。N个调试管脚，能够获得2N种调试模式。
要实现图4中提出的8种调试模式，芯片外部需要8个片外开关、7个相同的片外电阻，芯片内部需要14个相同电阻、8个低通滤波器、7个电压比较器和一个7bit ThermalCode 转8bit的译码器。每个比较器的输入电压比较裕度为VDD/14，如果VDD是3.3V，则电压裕度为235.7mV。这个电压裕度反映了比较器的输入噪声容限。电压裕度越小，比较器越容易输出错误的结果。受电源上噪声的影响以及比较器输入输调电压的限制，用一个芯片管脚所能实现的调试模式是有限的。因此，一个管脚能够实现的调试模式个数，取决于芯片制造的工艺先进性、电路设计和版图设计的好坏、芯片工作环境中VDD的噪声大小。
如果忽略电压裕度和电源噪声等干扰因素的影响，要用一个芯片管脚实现N种调试模式，则芯片外部需要N个选择开关、(N-1)个相同电阻，芯片内部需要2*(N-1)个相同电阻、N个低通滤波器、(N-1)个电压比较器和一个(N-1) bit Thermal Code转Nbit的译码器。如图10所示，每个比较器的电压裕度为VDD/(2N-2)，虚线框内为芯片内部。
本实施例的其他部分与上述实施例1-6任一项相同，故不再赘述。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (12)

1.一种节约芯片管脚的调试电路，其特征在于，包括能够同时与待测芯片的一个调试管脚连接的选择电路、判断比较电路、译码器电路；
所述选择电路作为外部电路，且所述选择电路的输入端与电源端连接；所述判断比较电路、译码器电路作为内部电路；
电源端的输入电压信号依次通过选择电路、判断比较电路、译码器电路输出模式选择信号。
2.如权利要求1所述的一种节约芯片管脚的调试电路，其特征在于，所述选择电路包括相互并联的N个片外开关和相互串联的N-1个片外电阻；且N个片外开关的控制端分别连接在N-1个片外电阻的N个连接端；
N-1个片外电阻将电源端的输入电压信号分为N个档位的档位电压信号，同时间状态下N个片外开关最多有一个片外开关闭合，向待测芯片的调试管脚输出与闭合的片外开关对应档位的档位电压信号。
3.如权利要求2所述的一种节约芯片管脚的调试电路，其特征在于，所述判断比较电路包括相互并联的N-1个电压比较器和相互串联的2*(N-1)个串联电阻；且N-1个电压比较器中的每两个相邻的比较器的负输入端之间搭接所述2*(N-1)个串联电阻中的两个相邻电阻；
2*(N-1)个串联电阻将电源端输入的电压信号分为N-1个档位的参考电压信号，向N-1个电压比较器的负输入端输出N-1个档位的参考电压信号；
所述N-1个电压比较器的正输入端与待测芯片的调试管脚连接，接收闭合的片外开关对应档位的档位电压信号，输出端与译码器电路的输入端连接，向译码器电路输出N-1个比较电压信号。
4.如权利要求3所述的一种节约芯片管脚的调试电路，其特征在于，所述译码器电路包括相互并联的N个输入与门和两两串联的N组反相器；
所述N组反相器的输入端与所述N-1个电压比较器的输出端连接，接收N-1个比较电压信号，输出端输出N-1个比较电压信号；
所述N个输入与门的输入端与N组反相器的输出端连接，接收N-1个比较电压信号，输出端输出N个模式选择信号。
5.如权利要求3所述的一种节约芯片管脚的调试电路，其特征在于，所述判断比较电路的N-1个相互并联的电压比较器的负输入端和正输入端前均连接有低通滤波器。
6.如权利要求2所述的一种节约芯片管脚的调试电路，其特征在于，所述选择电路中电阻跨接的电源端和接地端与待测芯片的电源端和接地端一致。
7.一种节约芯片管脚的调试方法，其特征在于，在待测芯片的调试管脚的外部连接选择电路，在待测芯片的同一调试管脚的内部连接判断比较电路、译码器电路；
所述选择电路的输入端与电源端连接接收电源电压信号，输出端输出档位电压信号；
所述判断比较电路的输入端与选择电路的输出端连接接收档位电压信号，输出端输出比较电压信号；
所述译码器电路的输入端与判断比较电路的输出端连接接收比较电压信号，输出端输出模式选择信号。
8.如权利要求7所述的一种节约芯片管脚的调试方法，其特征在于，在选择电路中设置N-1个电阻将接收到的电源电压信号分成N个档位的档位电压信号输出给判断比较电路；
在选择电路中设置N个开关，且在每两个相邻开关之间搭接一个电阻，闭合N个开关中的一个开关，将闭合的开关对应档位的档位电压信号输出给判断比较电路。
9.如权利要求8所述的一种节约芯片管脚的调试方法，其特征在于，在判断比较电路中设置相互并联的N-1个电压比较器，在N-1个电压比较器的负输入端设置相互串联的2*(N-1)个电阻；
所述2*(N-1)个电阻的输入端接收电源电压信号与电源端连接，输出端与地连接，且在N-1个电压比较器的每两个相邻的比较器的负输入端之间搭接2*(N-1)个电阻中的两个串联的电阻将接收到的电源电压信号分成N-1个档位的参考电压信号输出给N-1个电压比较器的负输入端；
N-1个电压比较器的正输入端与选择电路的输出端连接，正输入端接收N个档位电压信号，输出端输出N-1个比较电压信号。
10.如权利要求9所述的一种节约芯片管脚的调试方法，其特征在于，在译码器电路中设置2N个反相器和N个并联的输入与门；
所述比较器为N组两两串联的反相器；
2N个反相器将接收到的N-1个比较电压信号经过2N个反相器隔离输出N-1个比较电压信号；在2N个反相器的输出端设置N个并联的输入与门；
N个输入与门将接收到的N-1个比较电压信号，输出为N个模式选择信号。
11.如权利要求9所述的一种节约芯片管脚的调试方法，其特征在于，在判断比较电路的每个电压比较器的负输入端和正输入端前都设置有低通滤波器，将接收到的档位电压信号进行过滤后输出至电压比较器的负输入端。
12.如权利要求9所述的一种节约芯片管脚的调试方法，其特征在于，所述参考电压信号位于相邻两个档位电压信号的中间位置。
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