CN114124081A - 一种集成电路选项设置电路 - Google Patents

Abstract

一种集成电路选项设置电路，包括集成电路、外设电阻Rs，集成电路内设置比较器模块、译码器模块；比较器模块包括比较器阵列U1和电阻阵列R0～Rn；电阻阵列R0～Rn的一端和比较器阵列U1连接，另一端与地GND或电源VDD连接；集成电路的管脚RIN为比较器模块的输入端，Q0～Qn为比较器模块的输出端；译码器模块包括译码器阵列，其输入端连接于Q0～Qn，端口S0～Sn+1为译码器模块的输出端；外设电阻Rs的一端连接比较器模块的输入端RIN，另一端连接地GND或电源VDD；通过选择外设电阻Rs不同的阻值设置对应的电路选项。与现有技术相比，本发明的有益效果是：该发明通过集成电路的一个管脚就可对2个以上的选项进行设置，大大地节约了集成电路管脚资源，降低了制造成本。

Description

一种集成电路选项设置电路

技术领域

本发明属于集成电路制造技术领域，具体涉及一种通过集成电路管脚对集成电路选项进行设置的电路。

背景技术

为了适应更宽的应用范围，集成电路经常会通过管脚对集成电路的参数、工作模式、工作状态等进行设置。如通过一个管脚接高电平或低电平来设置两种参数选项，或者通过两个管脚接高电平或接低电平来设置四种参数选项，如表1所示，通过2个管脚设置4种选项。

管脚1	接高电平	接高电平	接低电平	接低电平
					管脚2	接高电平	接低电平	接高电平	接低电平
选项	1	2	3	4

上述现有技术的选项设置方法效率低，在设置2种以上的选项设置时，需要2个以上的管脚资源。在管脚资源紧张的情况下，即需要付出更多的成本。

发明内容

本发明要解决的技术问题是：克服现有技术的不足，提供一种能够通过集成电路的单一管脚对大于2种以上的电路选项进行设置的电路。本发明通过设置集成电路单一管脚的对地或对电源的电阻的不同阻值来对应设置不同的选项。

本发明解决其技术问题所采用的技术方案是：一种集成电路选项设置电路，其特征在于：包括集成电路、外设电阻Rs，所述集成电路内设置比较器模块、译码器模块；

所述比较器模块包括比较器阵列U1和电阻阵列R0～Rn；其中，n≥1，且Rn>Rn-1>……>R2>R1>R0；所述电阻阵列R0～Rn的一端和所述比较器阵列U1连接，另一端和地GND连接；

所述集成电路的管脚RIN为所述比较器模块的输入端，Q0～Qn为所述比较器模块的输出端；所述译码器模块包括译码器阵列，所述译码器模块的输入端连接于Q0～Qn，端口S0～Sn+1为译码器模块的输出端；

所述外设电阻Rs的一端连接所述比较器模块的输入端RIN，另一端连接地GND；

通过选择所述外设电阻Rs不同的阻值，所述比较器模块比较所述外设电阻Rs阻值和所述电阻阵列R0～Rn中各个电阻阻值的大小，得到不同的Q0～Qn值组合；所述译码器模块把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置对应的电路选项。

一种集成电路选项设置电路，其特征在于：包括集成电路、外设电阻Rs，所述集成电路内设置比较器模块、译码器模块；

所述比较器模块，包括比较器阵列U1和电阻阵列R0～Rn；其中，n≥1，且Rn>Rn-1>……>R2>R1>R0；所述电阻阵列R0～Rn的一端和所述比较器阵列U1连接，另一端和电源VDD连接；

所述集成电路的管脚RIN为所述比较器模块的输入端，Q0～Qn为所述比较器模块的输出端；所述译码器模块包括译码器阵列，所述译码器模块的输入端连接Q0～Qn，端口S0～Sn+1为译码器模块的输出端；

所述外设电阻Rs的一端连接所述比较器模块的输入端RIN，另一端连接电源VDD；

通过选择所述外设电阻Rs不同的阻值，所述比较器模块比较所述外设电阻Rs阻值和所述电阻阵列R0～Rn中各个电阻的阻值的大小，得到不同的Q0～Qn值组合；所述译码器模块把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置对应的电路选项。

与现有技术相比，本发明的有益效果是：本发明通过集成电路的一个管脚就可以对大于2个以上的电路选项进行设置，大大地节约了集成电路的管脚资源，降低了制造成本。

附图说明

图1是本发明实施例一通过设置单一管脚对地的阻抗来设置2种以上选项的功能框图；

图2是本发明实施例二通过设置单一管脚对电源的阻抗来设置2种以上选项的功能框图；

图3是本发明实施例三通过设置单一管脚对地的阻抗来设置5种选项的电路图；

图4是本发明实施例四通过设置单一管脚对电源的阻抗来设置5种选项的电路图。

图中标记为：

1、比较器模块；2、译码器模块；3、集成电路。

具体实施方式

下面结合附图实施例，对本发明做进一步描述：

实施例一

如图1所示，一种集成电路选项设置电路，包括集成电路3、外设电阻Rs，集成电路3内设置比较器模块1、译码器模块2；

比较器模块1，包括比较器阵列U1和电阻阵列R0～Rn；其中，n≥1，且Rn>Rn-1>……>R2>R1>R0，电阻阵列R0～Rn的一端和比较器阵列U1连接，另一端和地GND连接；

集成电路1的管脚RIN为比较器模块1的输入端，Q0～Qn为比较器模块1的输出端；比较器模块1的作用在于比较RIN端口对地的外设电阻Rs的阻值和内部电阻阵列R0～Rn的阻值大小：

当Rs<R0时，Q0～Qn输出状态0

当R0<Rs<R1时，Q0～Qn输出状态1

当R1<Rs<R2时，Q0～Qn输出状态2

……

当Rn-1<Rs<Rn时，Q0～Qn输出状态n

当Rs>Rn时，Q0～Qn输出状态n+1

译码器模块2包括译码器阵列，译码器模块2的输入端连接Q0～Qn，端口S0～Sn+1为译码器模块2的输出端；译码器模块2的作用在于将输入端Q0～Qn的n+1种状态翻译成对应的n+1种选项并对应输出到S0～Sn+1端口。

外设电阻Rs的一端连接比较器模块1的输入端RIN，另一端连接地线GND。外设电阻Rs的作用在于配置RIN管脚对地的阻抗大小；通过选择外设电阻Rs不同的阻值，比较器模块1将外设电阻Rs的阻值与电阻阵列R0～Rn中各个电阻Rn、Rn-1、……、R2、R1、R0的阻值的大小进行比较，得到不同的Q0～Qn值组合；译码器模块2把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置出对应的电路选项。

实施例二

如图2所示，一种集成电路选项设置电路，包括集成电路3、外设电阻Rs，集成电路3内设置比较器模块1、译码器模块2；

比较器模块1，包括比较器阵列U1和电阻阵列R0～Rn；其中，n≥1，且Rn>Rn-1>……>R2>R1>R0，电阻阵列R0～Rn的一端和比较器阵列U1连接，另一端和电源VDD连接；

集成电路1的管脚RIN为比较器模块1的输入端，Q0～Qn为比较器模块1的输出端；比较器模块1的作用在于比较RIN端口对电源的外设电阻Rs的阻值和内部电阻阵列R0～Rn的阻值大小：

当Rs<R0时，Q0～Qn输出状态0

当R0<Rs<R1时，Q0～Qn输出状态1

当R1<Rs<R2时，Q0～Qn输出状态2

……

当Rn-1<Rs<Rn时，Q0～Qn输出状态n

当Rs>Rn时，Q0～Qn输出状态n+1

译码器模块2包括译码器阵列，译码器模块2的输入端连接Q0～Qn，端口S0～Sn+1为译码器模块2的输出端；译码器模块2的作用在于将输入端Q0～Qn的n+1种状态翻译成对应的n+1种选项并对应输出到S0～Sn+1端口。

外设电阻Rs的一端连接比较器模块1的输入端RIN，另一端连接电源VDD。外设电阻Rs的作用在于配置RIN管脚对电源的阻抗大小；通过选择外设电阻Rs不同的阻值，比较器模块1将外设电阻Rs的阻值与电阻阵列R0～Rn中各个电阻Rn、Rn-1、……、R2、R1、R0的阻值的大小进行比较，得到不同的Q0～Qn值组合，译码器模块2把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置出对应的电路选项。

实施例三

如图3所示，是一种通过设置单一管脚对地的阻抗来设置5种选项的具体电路。

其中，比较器模块1由比较器阵列和电阻阵列R0、R1、R2、R3组成，比较器阵列包括电流源IBN，P型MOS管MPB0、MPB1、MP0、MP1、MP2、MP3，N型MOS管MNB1、MN0、MN1、MN2、MN3；

电流源IBN一端和地GND连接，另一端和MOS管MPB0的漏极、栅极VPB连接，MOS管MPB0的漏极、栅极短接；

MOS管MPB0、MPB1、MP0、MP1、MP2、MP3的源极和电源VDD连接，MOS管MPB1、MP0、MP1、MP2、MP3的栅极和MPB0的栅极VPB连接；

MOS管MNB1的漏极和栅极VBN短接，MOS管MNB1的漏极、栅极VBN和MOS管MPB1的漏极连接，MOS管MNB1的源极VINN和端口RIN连接；

MOS管MN0、MN1、MN2、MN3的栅极和MOS管MNB1的栅极VBN连接；

MOS管MN0的漏极和MOS管MP0的漏极Q0连接，MOS管MN1的漏极和MOS管MP1的漏极Q1连接，MOS管MN2的漏极和MOS管MP2的漏极Q2连接，MOS管MN3的漏极和MOS管MP3的漏极Q3连接；

电阻R0的一端和MOS管MN0的源极VINP0连接，另一端和地GND连接；电阻R1的一端和MOS管MN1的源极VINP1连接，另一端和地GND连接；电阻R2的一端和MOS管MN2的源极VINP2连接，另一端和地GND连接；电阻R3的一端和MOS管MN3的源极VINP3连接，另一端和地GND连接；接入集成电路3管脚RIN的外设电阻Rs的另一端连接地GND。

P型MOS管MPB0、MPB1、MP0、MP1、MP2、MP3组成电流镜阵列，将电流源IBN输出的电流IB0镜像出电流IB1和电流IBP0、IBP1、IBP2、IBP3，偏置MOS管MNB1和MN0、MN1、MN2、MN3，IB0＝IB1＝IBP0＝IBP1＝IBP2＝IBP3；N型MOS管MNB1和MN0、MN1、MN2、MN3组成共栅放大器差分输入对阵列，MOS管MNB1、MN0、MN1、MN2、MN3的物理尺寸相同；

MOS管MNB1的源极VINN为所有差分对的反相输入端，MN0、MN1、MN2、MN3对应的源极VINP0、VINP1、VINP2、VINP3为对应差分对的正向输入端；

当上述差分对所对应的正向输入端VINP0、VINP1、VINP2、VINP3的电压大于反相输入端VINN电压时，对应差分对的输出Q0、Q1、Q2、Q3为高电平，反之Q0、Q1、Q2、Q3为低电平。

以MNB1和MN0组成的共栅差分放大器为例，当VINP0电压大于VINN的电压时，Q0输出为高电平，当VINP0电压低于VINN时，Q0输出为低电平；VINN1电压为IB1*Rs，VINP0电压为IBP0*R0，由于偏置电流IB1＝IBP0，所以当电阻Rs大于电阻R0时，VINN1大于VINP0，Q0输出低电平；反之，当Rs的阻值小于R0的阻值时，Q0输出高电平；其它共栅差分放大器也是相同的工作原理。所以根据上述原理：

当Rs<R0时，Q0～Q3对应输出状态值为[1111]

当R0<Rs<R1时，Q0～Q3对应输出状态值为[0111]

当R1<Rs<R2时，Q0～Q3对应输出状态值为[0011]

当R2<Rs<R3时，Q0～Q3对应输出状态值为[0001]

当R3<Rs时，Q0～Q3对应输出状态值为[0000]

其中，译码器模块2包括逻辑反相器INV0～INV3，逻辑与门A0～A3。

逻辑反相器INV0输入端接Q0，输出端为Q0N；

逻辑反相器INV1输入端接Q1，输出端为Q1N；

逻辑反相器INV2输入端接Q2，输出端为Q2N；

逻辑反相器INV3输入端接Q3，输出端为Q3N；

逻辑与门A0的输入端接Q0，Q1，Q2和Q3，输出端为S0，只有当Q0，Q1，Q2和Q3都为1时，S0输出1，否则输出0；

逻辑与门A1的输入端接Q0N，Q1，Q2和Q3，输出端为S1，只有当Q0N，Q1，Q2和Q3都为1时，S1输出1，否则输出0；

逻辑与门A2的输入端接Q0N，Q1N，Q2和Q3，输出端为S2，只有当Q0N，Q1N，Q2和Q3都为1时，S2输出1，否则输出0；

逻辑与门A3的输入端接Q0N，Q1N，Q2N和Q3，输出端为S3，只有当Q0N，Q1N，Q2N和Q3都为1时，S3输出1，否则输出0；

逻辑与门A4的输入端接Q0N，Q1N，Q2N和Q3N，输出端为S4，只有当Q0N，Q1N，Q2N和Q3N都为1时，S4输出1，否则输出0；

其中，1代表高电平，0代表低电平。

译码器模块2的作用为：将比较器模块1的输出端Q0～Q3的状态翻译成对应的选项输出到S0～S4，Rs的阻值、Q0～Q3状态、与门A0～A4的输入和选项S0～S4的对应关系如下表2：

表2管脚对地阻抗Rs和选项的对应关系

即，通过选择外设电阻Rs不同的阻值，比较器模块1将外设电阻Rs的阻值与电阻阵列R0～Rn中各个电阻Rn、Rn-1、……、R2、R1、R0的阻值的大小进行比较，得到不同的Q0～Qn值组合，译码器模块2把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置出对应的电路选项。

实施例四

如图4所示，是一种通过设置单一管脚对电源的阻抗来设置5种选项的具体电路。

本发明实施例，与实施例三主要的区别在于：一端和比较器阵列U1连接的电阻阵列R0、R1、R2、R3的另一端连接电源VDD；接入集成电路3管脚RIN的外设电阻Rs的另一端连接电源VDD；同时，比较器阵列U1的共栅放大器差分输入对阵列改为P型MOS管，偏置电流镜阵列改为N型MOS管；译码器模块2与实施例三相同。

Rs的阻值、Q0～Q3状态与选项S0～S4的对应关系如下表3：

表3管脚对电源阻抗Rs和选项的对应关系

Rs的电阻值	Q0～Q3输出值	对应的选项
			R3<Rs	[1111]	S0＝1
R2<Rs<R3	[0111]	S1＝1
			R1<Rs<R2	[0011]	S2＝1
R0<Rs<R1	[0001]	S3＝1
			Rs<R0	[0000]	S4＝1

即，通过选择外设电阻Rs不同的阻值，比较器模块1将外设电阻Rs的阻值与电阻阵列R0～Rn中各个电阻Rn、Rn-1、……、R2、R1、R0的阻值的大小进行比较，得到不同的Q0～Qn值组合，译码器模块2把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置出对应的电路选项。

以上，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

Claims (2)

1.一种集成电路选项设置电路，其特征在于：包括集成电路、外设电阻Rs，所述集成电路内设置比较器模块、译码器模块；

所述比较器模块包括比较器阵列U1和电阻阵列R0～Rn；其中，n≥1，且Rn>Rn-1>……>R2>R1>R0；所述电阻阵列R0～Rn的一端和所述比较器阵列U1连接，另一端和地GND连接；

所述集成电路的管脚RIN为所述比较器模块的输入端，Q0～Qn为所述比较器模块的输出端；所述译码器模块包括译码器阵列，所述译码器模块的输入端连接于Q0～Qn，端口S0～Sn+1为译码器模块的输出端；

所述外设电阻Rs的一端连接所述比较器模块的输入端RIN，另一端连接地GND；

通过选择所述外设电阻Rs不同的阻值，所述比较器模块比较所述外设电阻Rs阻值和所述电阻阵列R0～Rn中各个电阻阻值的大小，得到不同的Q0～Qn值组合；所述译码器模块把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置对应的电路选项。

2.一种集成电路选项设置电路，其特征在于：包括集成电路、外设电阻Rs，所述集成电路内设置比较器模块、译码器模块；

所述比较器模块，包括比较器阵列U1和电阻阵列R0～Rn；其中，n≥1，且Rn>Rn-1>……>R2>R1>R0；所述电阻阵列R0～Rn的一端和所述比较器阵列连接，另一端和电源VDD连接；

所述集成电路的管脚RIN为所述比较器模块的输入端，Q0～Qn为所述比较器模块的输出端；所述译码器模块包括译码器阵列，所述译码器模块的输入端连接Q0～Qn，端口S0～Sn+1为译码器模块的输出端；

所述外设电阻Rs的一端连接所述比较器模块的输入端RIN，另一端连接电源VDD；

通过选择所述外设电阻Rs不同的阻值，所述比较器模块比较所述外设电阻Rs阻值和所述电阻阵列R0～Rn中各个电阻的阻值的大小，得到不同的Q0～Qn值组合；所述译码器模块把不同的Q0～Qn值组合翻译成对应的S0～Sn+1选项信号输出，设置对应的电路选项。

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