CN105827245A - 一种逐次逼近式模数转换器结构 - Google Patents

Abstract

本发明涉及一种逐次逼近式模数转换器结构。模数转换器结构包括比较器、逻辑控制单元和数模转换器。数模转换器包括电容式子DA结构、电阻式子DA结构和输入共模设置电路。电阻式子DA结构包括第一译码电路、第二译码电路和电阻串。电阻串由2^K‑1+1个电阻依次串联构成，电阻串的下端接参考地电平，上端接基准电平，电阻串的每个电阻的下端抽头引出分别与第一译码电路相连，第2^K‑1+1电阻的上端抽头引出与第一译码电路相连，第一电阻至第2^K‑1电阻的下端抽头引出分别与第二译码电路相连，第一译码电路通过第一开关接入比较器的正输入端，第二译码电路通过第二电容与输入共模设置电路相连。采用电阻串复用结构，降低了由于电阻失配而造成的积分非线性和微分非线性。

Description

一种逐次逼近式模数转换器结构

技术领域

本发明属于模拟数字转换的技术领域，具体涉及一种逐次逼近式模数转换器结构。

背景技术

目前，随着数字信号处理技术快速发展，使得通信技术得到了长足的进步，这也使得对模拟数字转换器(Analog-to-Digital Converter，ADC)的转换精度要求也越来越高。ADC有多种结构，包括快闪式、两步式、逐次逼近式、流水线型、折叠插值型、Σ-Δ型等。其中的逐次逼近模拟数字转换器虽然转换速度和转换精度均为中等，但是由于其具有低成本和低功耗的特点，从而得到了广泛的应用。

SAR ADC结构原理图如图1所示，其主要包括一个比较器101，一个逐次逼近的逻辑控制单元102，一个数模转换器(Digital-to-Analog Converter，DAC)103。

其工作原理为：在正常工作情况下，首先对输入的模拟信号进行采样，在采样周期结束后保持采样后的值Vin。接着进入比较周期。在比较周期的第一个时钟脉冲的作用下，逻辑控制单元输出10000...0的数字信号传递到数模转换器103中，数模转换器103将该数字信号转换成为模拟信号(V_DAC,此时V_DAC为Vref/2)送入比较器101，比较器101将该模拟信号(V_DAC)与采样周期结束时得到的模拟输入信号Vin进行比较，若Vin≥V_DAC，则比较器101输出置为1，否则，比较器101输出置为0，并将该比较结果存储于数据寄存器的最高位；在比较周期的第二个时钟脉冲作用下，逻辑控制单元102控制移位寄存器的下一位置为1，其他位置为0，若上一位比较结果为1，则逻辑控制单元输出11000...0的数字信号传递到数模转换器103中，如果上一位比较结果为0，则逻辑控制单元102输出01000...0的数字信号传递到数模转换器103中，数模转换器103将对该数字信号进行转换后得到的模拟信号送入比较器，比较器将该模拟信号与采样周期结束时得到的模拟输入信号Vin进行比较，并将比较结果存储于数据存储器的次高位，如此循环，若数模转换器103的转换精度为N位，则经过N个时钟脉冲后，比较周期结束，在数据存储器中存储的数字信号即为转换后得到的数字信号。

SAR ADC结构的核心单元为数模转换器103，常见的数模转换器103结构有电压型、电流型、电流舵型、电荷型以及混合型。电压型、电流型、电流舵型DAC由于随着位数的提高，面积和功耗呈指数型增长，而且静态功耗也随之增大。电荷型DAC虽然静态功耗较低，但是电荷型DAC和电压型、电流型、电流舵型DAC一样，随着位数的提高，面积和功耗呈指数型增长，为解决此问题而提出了缩放型DAC结构。缩放型DAC包括相同缩放类型DAC和不同缩放类型DAC，不同缩放类型由于能够更好地在匹配精度、面积和分辨率之间进行折中，从而得到了较为广泛的应用，其中典型的结构为MSB子DAC采用电荷按比例缩放而LSB子DAC采用电压按比例缩放。这种结构由于MSB采用电荷按比例缩放而使得MSB精度较高，LSB采用电压按比例缩放能够保证LSB是单调的，这种结构的原理图如图2所示。

图2所示的是常规的混合型SAR ADC结构。这种混合型SAR ADC结构主要包括一个比较器201，一个逐次逼近的逻辑控制单元202，一个数模转换器203。数模转换器203结构包括MSB子DA结构2031和LSB子DAC结构2032。MSB子DAC结构2031采用电荷按比例缩放而LSB子DAC结构2032采用电压按比例缩放的结构。其中LSB子DAC结构2032中使用了2^K个电阻值相同的电阻依次串联，连接于基准电平Vref和参考地电平之间，从参考地电平往基准电平方向依次编号为R₁至。2^K个电阻的作用是产生与K位数字输入对应的模拟电压值，于是使用了2^K个开关从每个电阻下方进行抽头。但这种混合型SAR ADC结构中会出现电阻失配的情况，这就会造成混合型SAR ADC结构的积分非线性和微分非线性。

发明内容

本发明要解决的技术问题是提供一种能够降低积分非线性和微分非线性的逐次逼近式模数转换器结构。

为了解决上述技术问题，本发明采用的一种技术方案是：一种逐次逼近式模数转换器结构，包括比较器、逐次逼近的逻辑控制单元和数模转换器。所述数模转换器包括电容式子DA结构、电阻式子DA结构和输入共模设置电路，所述电阻式子DA结构包括第一译码电路、第二译码电路和电阻串，所述输入共模设置电路的输出端与比较器的负输入端相连，所述电容式子DA结构的输出端与比较器的正输入端相连，所述比较器的输出端与逻辑控制单元的输入端相连，所述逻辑控制单元的输出端分别与电容式子DA结构输入端、电阻式子DA结构的输入端以及数据存储器相连，所述逻辑控制单元生成N位数字信号，其中高M位输出给电容式子DA结构，低K位输出给电阻式子DA结构，N＝M+K，所述电阻串由2^K-1+1个电阻，依次串联构成，所述电阻串从下往上依次编号为第一电阻至第2^K-1+1电阻，第一电阻至第2^K-1电阻的电阻值均为R，第2^K-1+1电阻的电阻值为2^K-1R，所述电阻串的下端接参考地电平，上端接基准电平，所述电阻串的每个电阻的下端抽头引出分别与第一译码电路相连，第2^K-1+1电阻的上端抽头引出与第一译码电路相连，所述第一电阻至第2^K-1电阻的下端抽头引出分别与第二译码电路相连，所述第一译码电路通过第一开关接入比较器的正输入端，所述第一开关为单刀双掷开关，所述第一开关的一个动端接模拟输入信号，另一个动端接第一译码电路，固定端接第一电容的下端，第一电容的上端接比较器的正输入端，第二译码电路通过第二电容与输入共模设置电路相连。

具体的，所述电容式子DA结构包括与逻辑控制单元相连的开关网络和与开关网络连接的电容阵列，所述开关网络还分别与模拟输入信号、基准电平以及参考地电平相连，所述电容阵列由2^M-1个并联的电容构成，所述2^M-1个电容的电容值依次为C、2C、…、2^M-2C、2^M-1C，所述电容阵列的上端接入比较器的正输入端，下端与开关网络相连。

具体的，所述输入共模设置电路包括第三电容和第四电容，所述第三电容的电容值为2^M-1C，所述第四电容的电容值为(2^M-1-1)C，所述第三电容的上端接基准电平，所述第三电容的下端与第四电容的上端相连后接入比较器的负输入端，所述第四电容的下端接参考地电平，所述第二电容的上端接入在第三电容和第四电容之间，所述第二电容的下端与第二译码电路相连。

本发明的范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案等。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：在常规的混合型SAR ADC结构基础上采用电阻串复用结构，将高于第2^K-1个电阻的抽头整体下移2^K-1个电阻，使其整体下降0.5倍的基准电平，将下移后的抽头与第二译码电路相连，并通过输入共模设置电路接入比较器的负输入端。这样，本发明所述的一种逐次逼近式模数转换器结构在工作过程中仅使用低2^K-1个电阻，从而降低了由于电阻失配而造成的积分非线性和微分非线性。

附图说明

图1为SAR ADC结构的结构原理图；

图2为常规的混合型SAR ADC结构的电路原理图；

图3为本发明一种逐次逼近式模数转换器结构的电路原理图；

图4为采用本发明模数转换器结构的10位SAR ADC结构示意图；

图5为10位SAR ADC结构的译码电路图；

其中：1、比较器；2、逻辑控制单元；3、数模转换器；31、电容式子DA结构；32、电阻式子DA结构；33、输入共模设置电路；311、开关网络；321、第一译码电路；322、第二译码电路；101、比较器；102、逻辑控制单元；103、数模转换器；201、比较器；202、逻辑控制单元；203、数模转换器；2031、MSB子DAC结构；2032、LSB子DAC结构。

具体实施方式

如图3所示，本发明所述的一种逐次逼近式模数转换器结构，包括比较器1、逐次逼近的逻辑控制单元2和数模转换器3。所述数模转换器3包括电容式子DA结构31、电阻式子DA结构32和输入共模设置电路33。所述输入共模设置电路33的输出端与比较器1的负输入端相连。所述电容式子DA结构31的输出端与比较器1的正输入端相连，所述比较器1的输出端与逻辑控制单元2的输入端相连。所述逻辑控制单元2的输出端分别与电容式子DA结构31输入端、电阻式子DA结构32的输入端以及数据存储器(图未示)相连。所述逻辑控制单元2生成N位数字信号，其中高M位输出给电容式子DA结构31，低K位输出给电阻式子DA结构32，N＝M+K。

所述电容式子DA结构包括与逻辑控制单元2相连的开关网络311和与开关网络311连接的电容阵列。所述开关网络311还分别与模拟输入信号Vin、基准电平Vref以及参考地电平gnd相连。所述电容阵列由2^M-1个并联的电容构成，所述2^M-1个电容的电容值依次为C、2C、…、2^M-2C、2^M-1C。所述电容阵列的上端接入比较器1的正输入端，下端与开关网络311相连。

所述电阻式子DA结构32包括第一译码电路321、第二译码电路322和电阻串。所述电阻串由2^K-1+1个电阻，依次串联构成，所述电阻串从下往上依次编号为第一电阻R₁至第2K-1+1电阻第一电阻R₁至第2^K-1电阻的电阻值均为R，第2^K-1+1电阻的电阻值为2^K-1R。所述电阻串的下端接参考地电平gnd，上端接基准电平Vref，所述电阻串的每个电阻的下端抽头引出分别与第一译码电路321相连，第2^K-1+1电阻的上端抽头引出与第一译码电路321相连，所述第一电阻R₁至第2^K-1电阻的下端抽头引出分别与第二译码电路322相连，所述第一译码电路321通过第一开关S₁接入比较器1的正输入端，所述第一开关S₁为单刀双掷开关，所述第一开关S₁的一个动端接模拟输入信号Vin，另一个动端接第一译码电路321，固定端接第一电容C₁的下端，第一电容C₁的上端接比较器1的正输入端，第二译码电路322通过第二电容C₂与输入共模设置电路33相连。

所述输入共模设置电路33包括第三电容和第四电容，所述第三电容的电容值为2^{M -1}C，所述第四电容的电容值为(2^M-1-1)C，所述第三电容的上端接基准电平Vref，所述第三电容的下端与第四电容的上端相连后接入比较器1的负输入端，所述第四电容的下端接参考地电平gnd，所述第二电容C₂的上端接入在第三电容和第四电容之间，所述第二电容C₂的下端与第二译码电路322相连。

如图4所示，以10位分辨率的SAR ADC结构采用本发明所述的逐次逼近式模数转换器结构为例。其中电容式子DA结构31为4位，电阻式子DA结构32为6位。电容阵列共由四个电容并联构成，电容值依次为8C、4C、2C和C。开关网络311受输入数字信号的高4位和采样时钟的控制，用来采样和量化输入信号。第一译码电路321和第二译码电路322均为6-64译码电路。电阻串共有34个抽头连接第一译码电路321，第一电容C₁的电容值为C。第一开关S₁受输入数字信号的低6位和采样时钟的控制，用来采样和量化输入信号。电阻串共有32个抽头连接于第二译码电路322。输入共模设置电路33中的第三电容电容值为8C，第四电容的电容值为7C。

本实施例所述的10位逐次逼近式模数转换器结构系统上电后，在采样相期间，输入信号Vin接入到电容阵列，对输入信号Vin进行采样,Vinp＝Vin。然后利用二进制搜索算法对采样的Vin进行量化编码。量化开始时，逻辑控制单元2首先设置最高有效位MSB为1，其它位为0，输出连接到电容式子DA结构31。电容式子DA结构31产生输出电压Vinp＝Vin-0.5Vref，与Vinn进行做差，接着通过比较器1进行比较电压值Vinp-Vinn和参考地电平gnd的大小。

如果Vinp-Vinn大于0，则比较器1输出1，逻辑控制单元2使最高有效位MSB保持为1，反之最高有效位MSB被置位为0。然后逻辑控制单元2设置最高有效位MSB的下一位为1，进行下一位的比较。当比较到第MSB-3位时，比较器1正输入端比较器1负输入端Vinn为参考地电平，如果Vinp-Vinn大于0，则当前位设置为1，反之，当前位设置为0。然后转换为电阻式子DA结构32进行数模转换。进行下一位比较时，逻辑控制单元2设置第MSB-4位为1，比较器1正输入端Vinp为比较器1负输入端Vinn为参考地电平，如果Vinp-Vinn大于0，则当前位设置为1，反之，当前位设置为0。在进行下一位比较时，如果当前位比较结果为1，则比较器正输入端Vinp不变，值为比较器1负输入端随Vinn输入的量化编码改变，值为如果当前位比较结果为0，则比较器1负输入端不变，值为0，比较器1正输入端随输入的量化编码改变,值为如此循环，直到最后一位比较结束，将比较结果保存在数据存储器中，此时本发明所述的逐次逼近式模数转换器结构就完成了对输入信号Vin的量化编码。

图5为上述实施例采用的译码电路图。其中，D0为最高位，D9为最低位。

假定Di＝1表示对应的开关处于导通状态，相反，Di＝0表示对应的开关处于关断状态。第一译码电路321自电阻串底端向上共有34个抽头，第i个抽头(i≤32)连接于第i个电阻下方，对应的开关在Y＝D4D5D6D7D8D9＝(i-1)_d时导通；第33个抽头连接于第32个电阻上方，对应的开关在Y＝D4D5D6D7D8D9＝(100000)_b时导通；第33个抽头连接于基准电平Vref，在Y＝D4D5D6D7D8D9>(100000)_b时导通。第二译码电路322自电阻串底端向上共有32个抽头，第1个抽头连接于第1个电阻下方，对应的开关在Y＝D4D5D6D7D8D9≤(100000)_b时导通；第j+1个抽头(j≤31)连接于第j个电阻上方，对应的开关在Y＝D4D5D6D7D8D9＝(64-j)_d时导通。通过这种方式，在输入低6位数字信号时，总能使得两个译码器输出一定的电压值，提供给终端电容，完成电阻式数模转换。

如上所述，我们完全按照本发明的宗旨进行了说明，但本发明并非局限于上述实施例和实施方法。相关技术领域的从业者可在本发明的技术思想许可的范围内进行不同的变化及实施。

Claims (3)

1.一种逐次逼近式模数转换器结构，包括比较器、逐次逼近的逻辑控制单元和数模转换器，其特征在于：所述数模转换器包括电容式子DA结构、电阻式子DA结构和输入共模设置电路，所述电阻式子DA结构包括第一译码电路、第二译码电路和电阻串，所述输入共模设置电路的输出端与比较器的负输入端相连，所述电容式子DA结构的输出端与比较器的正输入端相连，所述比较器的输出端与逻辑控制单元的输入端相连，所述逻辑控制单元的输出端分别与电容式子DA结构输入端、电阻式子DA结构的输入端以及数据存储器相连，所述逻辑控制单元生成N位数字信号，其中高M位输出给电容式子DA结构，低K位输出给电阻式子DA结构，N＝M+K，所述电阻串由2^K-1+1个电阻，依次串联构成，所述电阻串从下往上依次编号为第一电阻至第2^K-1+1电阻，第一电阻至第2^K-1电阻的电阻值均为R，第2^K-1+1电阻的电阻值为2^{K- 1}R，所述电阻串的下端接参考地电平，上端接基准电平，所述电阻串的每个电阻的下端抽头引出分别与第一译码电路相连，第2^K-1+1电阻的上端抽头引出与第一译码电路相连，所述第一电阻至第2^K-1电阻的下端抽头引出分别与第二译码电路相连，所述第一译码电路通过第一开关接入比较器的正输入端，所述第一开关为单刀双掷开关，所述第一开关的一个动端接模拟输入信号，另一个动端接第一译码电路，固定端接第一电容的下端，第一电容的上端接比较器的正输入端，第二译码电路通过第二电容与输入共模设置电路相连。

2.根据权利要求1所述的一种逐次逼近式模数转换器结构，其特征在于：所述电容式子DA结构包括与逻辑控制单元相连的开关网络和与开关网络连接的电容阵列，所述开关网络还分别与模拟输入信号、基准电平以及参考地电平相连，所述电容阵列由2^M-1个并联的电容构成，所述2^M-1个电容的电容值依次为C、2C、…、2^M-2C、2^M-1C，所述电容阵列的上端接入比较器的正输入端，下端与开关网络相连。

3.根据权利要求1所述的一种逐次逼近式模数转换器结构，其特征在于：所述输入共模设置电路包括第三电容和第四电容，所述第三电容的电容值为2^M-1C，所述第四电容的电容值为(2^M-1-1)C，所述第三电容的上端接基准电平，所述第三电容的下端与第四电容的上端相连后接入比较器的负输入端，所述第四电容的下端接参考地电平，所述第二电容的上端接入在第三电容和第四电容之间，所述第二电容的下端与第二译码电路相连。