TWI638528B

TWI638528B - 資料轉換器及其阻抗匹配的控制方法

Info

Publication number: TWI638528B
Application number: TW106129399A
Authority: TW
Inventors: 陳志龍; 林聖雄; 賴傑帆; 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2017-08-29
Filing date: 2017-08-29
Publication date: 2018-10-11
Also published as: US10432181B2; TW201914226A; US20190068179A1

Abstract

本案揭露一種資料轉換器及其阻抗匹配的控制方法。資料轉換器包含一比較器、一電容陣列與一開關及阻抗匹配電路。該比較器具有一第一輸入端及一第二輸入端。該電容陣列包含複數個電容，且每一電容的一第一端耦接該第一輸入端或該第二輸入端。該開關及阻抗匹配電路耦接該些電容之一目標電容的一第二端，根據一控制訊號將該第二端耦接至一第一參考電壓或一第二參考電壓，並且根據一阻抗調整訊號調整阻抗，其中，所述阻抗為開關及阻抗匹配電路的阻抗。該第一參考電壓不等於該第二參考電壓。

Description

資料轉換器及其阻抗匹配的控制方法

本案是關於資料轉換器，尤其是關於資料轉換器的阻抗匹配。

圖1為習知單級式比較器的電路圖。比較器100主要由電晶體120及電晶體130所構成。當比較器100從重置狀態（開關110導通）切換到比較狀態（開關110不導通）時，輸出端Vo-及輸出端Vo+上的訊號會分別透過電晶體120的寄生電容125及電晶體130的寄生電容135回踢（kickback）到比較器100的負端（反相輸入端）Vi-及正端（非反相輸入端）Vi+，進而導致錯誤的比較結果。

雖然上述的回踢雜訊（kickback noise）對兩級式比較器在理論上會成為輸入訊號的共模成分，但當比較器的負端及正端所耦接的等效阻抗不匹配時，比較器仍會受到回踢雜訊的影響。

鑑於先前技術之不足，本案之一目的在於提供一種資料轉換器及其阻抗匹配的控制方法，使資料轉換電路的比較器較不易受到回踢雜訊的影響。

本案揭露一種資料轉換器，包含一比較器、一電容陣列與一開關及阻抗匹配電路。該比較器具有一第一輸入端及一第二輸入端。該電容陣列包含複數個電容，且每一電容的一第一端耦接該第一輸入端或該第二輸入端。該開關及阻抗匹配電路耦接該些電容之一目標電容的一第二端，根據一控制訊號將該第二端耦接至一第一參考電壓或一第二參考電壓，並且根據一阻抗調整訊號調整阻抗，其中，所述阻抗為開關及阻抗匹配電路的阻抗。該第一參考電壓不等於該第二參考電壓。

本案另揭露一種控制一資料轉換器的阻抗匹配的方法。該資料轉換器包含一比較器、一電容陣列與一開關及阻抗匹配電路。該比較器具有一第一輸入端及一第二輸入端。該電容陣列包含複數個電容，且每一電容的一第一端耦接該第一輸入端或該第二輸入端。該開關及阻抗匹配電路耦接該些電容之一目標電容的一第二端，且根據一控制訊號將該第二端耦接至一第一參考電壓或一第二參考電壓。該方法包含：量測該資料轉換器的一電路特性；以及依據該電路特性調整該開關及阻抗匹配電路，使該目標電容的該第二端與該第一參考電壓之間的等效阻抗實質上等於該目標電容的該第二端與該第二參考電壓之間的等效阻抗。

本案之資料轉換器及其阻抗匹配的控制方法能夠降低比較器上的回踢雜訊。相較於傳統技術，本案可提升資料轉換器的表現。

有關本案的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本案之揭露內容包含資料轉換器及其阻抗匹配的控制方法。由於本案之資料轉換器所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置實施例之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本案之資料轉換器的阻抗匹配的控制方法的部分或全部流程可以是軟體及/或韌體之形式，在不影響該方法實施例之充分揭露及可實施性的前提下，以下方法實施例之說明將著重於步驟內容而非硬體。

圖2A及2B係一資料轉換器的電路圖。資料轉換器200包含比較器205及數位類比轉換電路（digital-to-analog converter, DAC）210，且可以應用於一連續逼近式（successive approximation）類比數位轉換器（analog to digital converter, ADC），但不以此為限。DAC 210用來將數位碼 B（包含位元B0~B3）轉換為類比訊號。圖2A的操作態樣對應輸入訊號接近或等於全擺幅（full swing）（對應數位碼 B等於1111或0000），此時比較器205的正端的電容陣列（此處以包含電容1C、2C、4C、8C為例）透過第一種類的開關（例如N型金氧半場效電晶體（N-type MOSFET，以下簡稱NMOS））耦接參考電壓Vrefn，比較器205的負端的電容陣列則透過第二種類的開關（例如P型金氧半場效電晶體（P-type MOSFET，以下簡稱PMOS））耦接參考電壓Vrefp。參考電壓Vrefn不等於參考電壓Vrefp。圖2B的操作態樣對應輸入訊號接近或等於共模電壓（對應數位碼 B等於1000或0111），此時比較器205的正端的電容8C透過PMOS耦接參考電壓Vrefp，其他的電容則透過NMOS耦接參考電壓Vrefn，而比較器205的負端的電容8C透過NMOS耦接參考電壓Vrefn，其他的電容則透過PMOS耦接參考電壓Vrefp。

理想上，當NMOS及PMOS的導通電阻（turn-on resistance）相等時，無論是圖2A的電路組態或是圖2B的電路組態，比較器205的正端所耦接的等效阻抗實質上等於其負端所耦接的等效阻抗。然而當NMOS及PMOS的導通電阻不相等時，比較器205的正端與負端的等效阻抗將不匹配，導致比較器205的正端與負端將接收不等量的回踢雜訊，也因此造成比較器205的兩個輸入端的短時脈衝波形干擾（glitch）不匹配。由此可知，比較器205的兩輸入端之間的阻抗不匹配程度與輸入訊號Vin及Vip有關。

圖3A~3C分別顯示PMOS與NMOS的導通電阻的比值為1、1.2與0.8倍時在比較器205的兩個輸入端之間所造成的回踢壓差，其中圖3A~3C之每一圖的上半部及下半部分別為輸入訊號及回踢壓差，其中回踢壓差為比較器205的兩輸入端扣除輸入訊號後的壓差。此電路以對應4位元的電容陣列為例，由左至右依序切換電容陣列的15種組態（例如數位碼 B由0000依序切換至1111）。在輸入訊號相等的前提下（如圖3A~3C上半部所示，輸入訊號的振幅為45mV），圖3A顯示最小的回踢壓差，圖3B及3C有較明顯的回踢壓差。由此可知，PMOS與NMOS的導通電阻值不匹配會造成比較器的兩個輸入端之間有顯著的回踢壓差，而且回踢壓差的大小與電容陣列的組態相關。

當資料轉換器的解析度較低時（例如小於等於10位元），訊號相依的回踢雜訊對資料轉換器的總諧波失真（total harmonic distortion, THD）影響較低，這是因為一個最低有效位元（least significant bit, LSB）所對應的電壓差大於回踢雜訊。然而在當資料轉換器的解析度較高時，因為一個LSB所對應的電壓差變小，且比較器的共模回踢雜訊變得更為嚴重（因為比較器的尺寸較大），所以回踢雜訊將變得無法忽視。此外，因為參考電壓Vrefn及Vrefp的驅動能力不同，且與其耦接的電感的等效電感值不同，使得回踢雜訊影響更加劇烈。

圖4為根據本案資料轉換器之一實施例的電路圖。資料轉換器400包含比較器405及DAC 410。DAC 410的電容陣列（此處以包含電容1C、2C、4C、8C為例）的每個電容以其一端耦接比較器405，以其另一端耦接開關及阻抗匹配電路412。開關及阻抗匹配電路412根據控制訊號CTRL決定其內部開關的切換狀態（使電容耦接參考電壓Vrefn或Vrefp），以及根據設定訊號SET決定其阻抗。控制訊號CTRL例如是根據採用此資料轉換器400的連續逼近式ADC所輸出的數位碼而產生。圖5為本案開關及阻抗匹配單元500之一實施例的電路圖。每個開關及阻抗匹配電路412包含至少一個開關及阻抗匹配單元500。舉例來說，在一些實施例中，一個單位電容耦接一個開關及阻抗匹配單元500，因此開關及阻抗匹配電路412-a、412-b、412-c及412-d分別包含一個、二個、四個及八個開關及阻抗匹配單元500。

參閱圖5。開關及阻抗匹配單元500具有控制端501及輸出端502。輸出端502耦接至電容。開關及阻抗匹配單元500包含串接於參考電壓Vrefn及Vrefp之間的PMOS 510、NMOS 520、可變電阻550及可變電阻560。控制訊號CTRL控制PMOS 510或NMOS 520導通，使輸出電壓Vc實質上等於參考電壓Vrefp或Vrefn。PMOS陣列530包含至少一個PMOS，NMOS陣列540包含至少一個NMOS。設定訊號SET可以決定：(1) PMOS陣列530中與PMOS 510並聯的電晶體個數（零個或至少一個）；(2) NMOS陣列540中與NMOS 520並聯的電晶體個數（零個或至少一個）；(3)可變電阻550的電阻值；以及(4)可變電阻560的電阻值。視實際的調整需求，本案可以透過設定訊號SET選擇性地調整上述四個標的（亦即PMOS陣列530、NMOS陣列540、可變電阻550以及可變電阻560）的一部分或全部。

需說明的是，二個並聯的電晶體，其閘極互相電連接、汲極互相電連接且源極互相電連接。在一些實施例中，PMOS陣列530中每一PMOS的汲極及源極分別耦接開關，對應於汲極的開關耦接於PMOS 510的汲極，對應於源極的開關耦接於PMOS 510的源極，上述開關均由設定訊號SET控制。在一些實施例中，NMOS陣列540中每一NMOS的汲極及源極分別耦接開關，對應於汲極的開關耦接於NMOS 520的汲極，對應於源極的開關耦接於NMOS 520的源極，上述開關均由設定訊號SET控制。

圖6為本案之資料轉換器的阻抗匹配控制方法之一實施例的流程圖。一開始先量測資料轉換器的電路特性（步驟S610）。例如對資料轉換器400輸入測試訊號，然後根據資料轉換器400的輸出得到差分非線性（differential nonlinear, DNL）誤差或訊號雜訊失真比（signal-to-noise and distortion ratio, SNDR）；或是藉由執行晶圓接受度測試（wafer acceptance test, WAT）來得到PMOS與NMOS的導通電阻的差異量。接著判斷電路特性是否滿足規格所需（步驟S620）。如果步驟S620的判斷結果為是，則開關及阻抗匹配單元500的組態無需再調整，亦即開關及阻抗匹配單元500的組態便已決定（步驟S630）。如果步驟S620的判斷結果為否，則依據目前的電路特性調整開關及阻抗匹配單元500（步驟S640）。

步驟S640係以設定訊號SET控制開關及阻抗匹配單元500的組態，亦即選擇性地調整以下四個標的的至少其中之一：PMOS陣列530、NMOS陣列540、可變電阻550以及可變電阻560。舉例來說，當晶圓接受度測試顯示PMOS的導通電阻大於NMOS的導通電阻時，可以藉由設定訊號SET來(1)增加PMOS陣列530的電晶體並聯個數；及/或(2)降低可變電阻550的電阻值；及/或(3)減少NMOS陣列540的電晶體並聯個數；及/或(4)提高可變電阻560的電阻值。當以DNL或SNDR作為電路特性的參考時，步驟S640係根據DNL或SNDR的分佈調整設定訊號SET，直到DNL或SNDR與規格相符。經調整後（亦即步驟S620的判斷結果為是），PMOS陣列530（或NMOS陣列540）的電晶體並聯個數大於等於零，且輸出端502與參考電壓Vrefp之間的等效阻抗實質上等於輸出端502與參考電壓Vrefn之間的等效阻抗。

在一些實施例中，開關及阻抗匹配單元500不包含可變電阻550及可變電阻560，亦即PMOS 510及NMOS 520分別直接與參考電壓Vrefp及Vrefn耦接。在一些實施例中，開關及阻抗匹配單元500不包含PMOS陣列530及NMOS陣列540，亦即開關及阻抗匹配單元500的阻抗匹配藉由可變電阻550及可變電阻560調整。可變電阻550及可變電阻560有助於增加開關及阻抗匹配單元500的電阻值的線性度。在一些實施例中，可變電阻550以及可變電阻560可為壓控電阻。

由於本技術領域具有通常知識者可藉由本案之裝置實施例的揭露內容來瞭解本案之方法實施例的實施細節與變化，因此，為避免贅文，在不影響該方法實施例之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本案之用，非用以限制本案。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧比較器
110‧‧‧開關
120、130‧‧‧電晶體
125、135‧‧‧寄生電容
200、400‧‧‧資料轉換器
205、405‧‧‧比較器
210、410‧‧‧DAC
412‧‧‧開關及阻抗匹配電路
500‧‧‧開關及阻抗匹配單元
501‧‧‧控制端
502‧‧‧輸出端
510‧‧‧PMOS
520‧‧‧NMOS
530‧‧‧PMOS陣列
540‧‧‧NMOS陣列
550、560‧‧‧可變電阻
S610～S640‧‧‧步驟

［圖1］為習知單級式比較器的電路圖；［圖2A~2B］為資料轉換器的電路圖；［圖3A~3C］顯示不同的電晶體導通電阻在比較器的兩個輸入端之間所造成的回踢壓差；［圖4］為根據本案資料轉換器之一實施例的電路圖；［圖5］為本案開關及阻抗匹配單元之一實施例的電路圖；以及［圖6］為本案之資料轉換器的阻抗匹配控制方法之一實施例的流程圖。

Claims

一種資料轉換器，包含：一比較器，具有一第一輸入端及一第二輸入端；一電容陣列，包含複數個電容，每一電容的一第一端耦接該第一輸入端或該第二輸入端；以及一開關及阻抗匹配電路，耦接該些電容之一目標電容的一第二端，根據一控制訊號將該第二端耦接至一第一參考電壓或一第二參考電壓，並且根據一阻抗調整訊號調整阻抗，其中，該阻抗為開關及阻抗匹配電路的阻抗；其中該第一參考電壓不等於該第二參考電壓。
如申請專利範圍第1項所述之資料轉換器，其中該開關及阻抗匹配電路包含：一控制端，接收該控制訊號；一輸出端，耦接該目標電容的該第二端，輸出該第一參考電壓或該第二參考電壓；一第一開關，耦接於該輸出端及該第一參考電壓之間；至少一第二開關；一第三開關，耦接於該輸出端及該第二參考電壓之間；以及至少一第四開關；其中，受到該阻抗調整訊號之控制，該至少一第二開關中之一個與該第一開關並聯，及/或該至少一第四開關中之一個與該第三開關並聯。
如申請專利範圍第2項所述之資料轉換器，其中該開關及阻抗匹配電路更包含：一第一可變電阻，耦接於該輸出端及該第一參考電壓之間，且與該第一開關串聯；以及一第二可變電阻，耦接於該輸出端及該第二參考電壓之間，且與該第三開關串聯；其中該第一可變電阻的電阻值及該第二可變電阻的電阻值受該阻抗調整訊號控制。
如申請專利範圍第1項所述之資料轉換器，其中該開關及阻抗匹配電路包含：一控制端，接收該控制訊號；一輸出端，耦接該目標電容的該第二端，輸出該第一參考電壓或該第二參考電壓；一第一開關，耦接於該輸出端及該第一參考電壓之間；複數個第二開關；一第三開關，耦接於該輸出端及該第二參考電壓之間；以及複數個第四開關；其中，受到該阻抗調整訊號之控制，該些第二開關中之N個與該第一開關並聯，且該些第四開關中之M個與該第三開關並聯，M及N為大於等於零之整數。
如申請專利範圍第1項所述之資料轉換器，其中該開關及阻抗匹配電路包含：一控制端，接收該控制訊號；一輸出端，耦接該目標電容的該第二端，輸出該第一參考電壓或該第二參考電壓；一第一開關，耦接於該輸出端及該第一參考電壓之間；一第二開關，耦接於該輸出端及該第二參考電壓之間；一第一可變電阻，耦接於該輸出端及該第一參考電壓之間，且與該第一開關串聯；一第二可變電阻，耦接於該輸出端及該第二參考電壓之間，且與該第二開關串聯；其中該第一可變電阻的電阻值及該第二可變電阻的電阻值受該阻抗調整訊號控制。
如申請專利範圍第1項所述之資料轉換器，其中調整後的該開關及阻抗匹配電路使該目標電容的該第二端與該第一參考電壓之間的等效阻抗實質上等於該目標電容的該第二端與該第二參考電壓之間的等效阻抗。
一種控制一資料轉換器的阻抗匹配的方法，該資料轉換器包含一比較器、一電容陣列以及一開關及阻抗匹配電路，該比較器具有一第一輸入端及一第二輸入端，該電容陣列包含複數個電容，且每一電容的一第一端耦接該第一輸入端或該第二輸入端，該開關及阻抗匹配電路耦接該些電容之一目標電容的一第二端，且根據一控制訊號將該第二端耦接至一第一參考電壓或一第二參考電壓，該方法包含：量測該資料轉換器的一電路特性；以及依據該電路特性調整該開關及阻抗匹配電路，使該目標電容的該第二端與該第一參考電壓之間的等效阻抗實質上等於該目標電容的該第二端與該第二參考電壓之間的等效阻抗。
如申請專利範圍第7項所述之方法，其中該開關及阻抗匹配電路包含：一控制端，接收該控制訊號；一輸出端，耦接該目標電容的該第二端，輸出該第一參考電壓或該第二參考電壓；一第一開關，耦接於該輸出端及該第一參考電壓之間；至少一第二開關；一第三開關，耦接於該輸出端及該第二參考電壓之間；以及至少一第四開關；其中，該依據該電路特性調整該開關及阻抗匹配電路的步驟包含：控制該至少一第二開關中之一個與該第一開關並聯，及/或控制該至少一第四開關中之一個與該第三開關並聯。
如申請專利範圍第8項所述之方法，其中該開關及阻抗匹配電路更包含：一第一可變電阻，耦接於該輸出端及該第一參考電壓之間，且與該第一開關串聯；以及一第二可變電阻，耦接於該輸出端及該第二參考電壓之間，且與該第三開關串聯；其中，該依據該電路特性調整該開關及阻抗匹配電路的步驟更包含：控制該第一可變電阻的電阻值及/或該第二可變電阻的電阻值。
如申請專利範圍第7項所述之方法，其中該開關及阻抗匹配電路包含：一控制端，接收該控制訊號；一輸出端，耦接該目標電容的該第二端，輸出該第一參考電壓或該第二參考電壓；一第一開關，耦接於該輸出端及該第一參考電壓之間；一第二開關，耦接於該輸出端及該第二參考電壓之間；一第一可變電阻，耦接於該輸出端及該第一參考電壓之間，且與該第一開關串聯；一第二可變電阻，耦接於該輸出端及該第二參考電壓之間，且與該第二開關串聯；其中，該依據該電路特性調整該開關及阻抗匹配電路的步驟包含：控制該第一可變電阻的電阻值及/或該第二可變電阻的電阻值。