CN109428571B - 数据转换器及其阻抗匹配的控制方法 - Google Patents

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Abstract

本公开公开一种数据转换器及其阻抗匹配的控制方法。数据转换器包含一比较器、一电容阵列与一开关及阻抗匹配电路。该比较器具有一第一输入端及一第二输入端。该电容阵列包含多个电容，且每一电容的一第一端耦接该第一输入端或该第二输入端。该开关及阻抗匹配电路耦接所述多个电容中的一目标电容的一第二端，根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，并且根据一阻抗调整信号调整阻抗，其中，所述阻抗为开关及阻抗匹配电路的阻抗。该第一参考电压不等于该第二参考电压。

Description

数据转换器及其阻抗匹配的控制方法
技术领域
本公开涉及数据转换器，尤其涉及数据转换器的阻抗匹配。
背景技术
图1为现有单级式比较器的电路图。比较器100主要由晶体管120及晶体管130所构成。当比较器100从重置状态(开关110导通)切换到比较状态(开关110不导通)时，输出端Vo-及输出端Vo+上的信号会分别通过晶体管120的寄生电容125及晶体管130的寄生电容135回踢(kickback)到比较器100的负极(反相输入端)Vi-及正极(非反相输入端)Vi+，进而导致错误的比较结果。
虽然上述的回踢噪声(kickback noise)对两级式比较器在理论上会成为输入信号的共模成分，但当比较器的负极及正极所耦接的等效阻抗不匹配时，比较器仍会受到回踢噪声的影响。
发明内容
鉴于现有技术的不足，本公开之一目的在于提供一种数据转换器及其阻抗匹配的控制方法，使数据转换电路的比较器较不易受到回踢噪声的影响。
本公开公开一种数据转换器，包含一比较器、一电容阵列与一开关及阻抗匹配电路。该比较器具有一第一输入端及一第二输入端。该电容阵列包含多个电容，且每一电容的一第一端耦接该第一输入端或该第二输入端。该开关及阻抗匹配电路耦接所述多个电容中的一目标电容的一第二端，根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，并且根据一阻抗调整信号调整阻抗，其中，所述阻抗为开关及阻抗匹配电路的阻抗。该第一参考电压不等于该第二参考电压。
本公开另公开一种控制一数据转换器的阻抗匹配的方法。该数据转换器包含一比较器、一电容阵列与一开关及阻抗匹配电路。该比较器具有一第一输入端及一第二输入端。该电容阵列包含多个电容，且每一电容的一第一端耦接该第一输入端或该第二输入端。该开关及阻抗匹配电路耦接所述多个电容中的一目标电容的一第二端，且根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压。该方法包含：测量该数据转换器的一电路特性；以及依据该电路特性调整该开关及阻抗匹配电路，使该目标电容的该第二端与该第一参考电压之间的等效阻抗实质上等于该目标电容的该第二端与该第二参考电压之间的等效阻抗。
本公开的数据转换器及其阻抗匹配的控制方法能够降低比较器上的回踢噪声。相较于传统技术，本公开可提升数据转换器的表现。
有关本公开的特征、实作与技术效果，兹配合附图作实施例详细说明如下。
附图说明
[图1]为现有单级式比较器的电路图；
[图2A～2B]为数据转换器的电路图；
[图3A～3C]显示不同的晶体管导通电阻在比较器的两个输入端之间所造成的回踢压差；
[图4]为根据本公开数据转换器的一实施例的电路图；
[图5]为本公开开关及阻抗匹配单元的一实施例的电路图；以及
[图6]为本公开的数据转换器的阻抗匹配控制方法的一实施例的流程图。
附图标记说明：
100 比较器
110 开关
120、130 晶体管
125、135 寄生电容
200、400 数据转换器
205、405 比较器
210、410 DAC
412 开关及阻抗匹配电路
500 开关及阻抗匹配单元
501 控制端
502 输出端
510 PMOS
520 NMOS
530 PMOS阵列
540 NMOS阵列
550、560 可变电阻
S610～S640 步骤
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本公开的公开内容包含数据转换器及其阻抗匹配的控制方法。由于本公开的数据转换器所包含的部分元件单独而言可能为已知元件，因此在不影响该装置实施例的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。此外，本公开的数据转换器的阻抗匹配的控制方法的部分或全部流程可以是软件及/或固件的形式，在不影响该方法实施例的充分公开及可实施性的前提下，以下方法实施例的说明将着重于步骤内容而非硬件。
图2A及2B是一数据转换器的电路图。数据转换器200包含比较器205及数字模拟转换电路(digital-to-analog converter,DAC)210，且可以应用于一连续逼近式(successive approximation)模拟数字转换器(analog to digital converter,ADC)，但不以此为限。DAC 210用来将数字码B(包含位元B0～B3)转换为模拟信号。图2A的操作实施方式对应输入信号接近或等于全摆幅(full swing)(对应数字码B等于1111或0000)，此时比较器205的正极的电容阵列(此处以包含电容1C、2C、4C、8C为例)通过第一种类的开关(例如N型金氧半场效晶体管(N-type MOSFET，以下简称NMOS))耦接参考电压Vrefn，比较器205的负极的电容阵列则通过第二种类的开关(例如P型金氧半场效晶体管(P-type MOSFET，以下简称PMOS))耦接参考电压Vrefp。参考电压Vrefn不等于参考电压Vrefp。图2B的操作实施方式对应输入信号接近或等于共模电压(对应数字码B等于1000或0111)，此时比较器205的正极的电容8C通过PMOS耦接参考电压Vrefp，其他的电容则通过NMOS耦接参考电压Vrefn，而比较器205的负极的电容8C通过NMOS耦接参考电压Vrefn，其他的电容则通过PMOS耦接参考电压Vrefp。
理想上，当NMOS及PMOS的导通电阻(turn-on resistance)相等时，无论是图2A的电路组态或是图2B的电路组态，比较器205的正极所耦接的等效阻抗实质上等于其负极所耦接的等效阻抗。然而当NMOS及PMOS的导通电阻不相等时，比较器205的正极与负极的等效阻抗将不匹配，导致比较器205的正极与负极将接收不等量的回踢噪声，也因此造成比较器205的两个输入端的短时脉冲波形干扰(glitch)不匹配。由此可知，比较器205的两输入端之间的阻抗不匹配程度与输入信号Vin及Vip有关。
图3A～3C分别显示PMOS与NMOS的导通电阻的比值为1、1.2与0.8倍时在比较器205的两个输入端之间所造成的回踢压差，其中图3A～3C的每一图的上半部及下半部分别为输入信号及回踢压差，其中回踢压差为比较器205的两输入端扣除输入信号后的压差。此电路以对应4位元的电容阵列为例，由左至右按序切换电容阵列的15种组态(例如数字码B由0000按序切换至1111)。在输入信号相等的前提下(如图3A～3C上半部所示，输入信号的振幅为45mV)，图3A显示最小的回踢压差，图3B及3C有较明显的回踢压差。由此可知，PMOS与NMOS的导通电阻值不匹配会造成比较器的两个输入端之间有显著的回踢压差，而且回踢压差的大小与电容阵列的组态相关。
当数据转换器的分辨率较低时(例如小于等于10位元)，信号相依的回踢噪声对数据转换器的总谐波失真(total harmonic distortion,THD)影响较低，这是因为一个最低有效位元(least significant bit,LSB)所对应的电压差大于回踢噪声。然而在当数据转换器的分辨率较高时，因为一个LSB所对应的电压差变小，且比较器的共模回踢噪声变得更为严重(因为比较器的尺寸较大)，所以回踢噪声将变得无法忽视。此外，因为参考电压Vrefn及Vrefp的驱动能力不同，且与其耦接的电感的等效电感值不同，使得回踢噪声影响更加剧烈。
图4为根据本公开数据转换器的一实施例的电路图。数据转换器400包含比较器405及DAC 410。DAC 410的电容阵列(此处以包含电容1C、2C、4C、8C为例)的每个电容以其一端耦接比较器405，以其另一端耦接开关及阻抗匹配电路412。开关及阻抗匹配电路412根据控制信号CTRL决定其内部开关的切换状态(使电容耦接参考电压Vrefn或Vrefp)，以及根据设定信号SET决定其阻抗。控制信号CTRL例如是根据采用此数据转换器400的连续逼近式ADC所输出的数字码而产生。图5为本公开开关及阻抗匹配单元500的一实施例的电路图。每个开关及阻抗匹配电路412包含至少一个开关及阻抗匹配单元500。举例来说，在一些实施例中，一个单位电容耦接一个开关及阻抗匹配单元500，因此开关及阻抗匹配电路412-a、412-b、412-c及412-d分别包含一个、两个、四个及八个开关及阻抗匹配单元500。
参阅图5。开关及阻抗匹配单元500具有控制端501及输出端502。输出端502耦接至电容。开关及阻抗匹配单元500包含串接于参考电压Vrefn及Vrefp之间的PMOS 510、NMOS520、可变电阻550及可变电阻560。控制信号CTRL控制PMOS 510或NMOS 520导通，使输出电压Vc实质上等于参考电压Vrefp或Vrefn。PMOS阵列530包含至少一个PMOS，NMOS阵列540包含至少一个NMOS。设定信号SET可以决定：(1)PMOS阵列530中与PMOS 510并联的晶体管个数(零个或至少一个)；(2)NMOS阵列540中与NMOS 520并联的晶体管个数(零个或至少一个)；(3)可变电阻550的电阻值；以及(4)可变电阻560的电阻值。视实际的调整需求，本公开可以通过设定信号SET选择性地调整上述四个标的(亦即PMOS阵列530、NMOS阵列540、可变电阻550以及可变电阻560)的一部分或全部。
需说明的是，两个并联的晶体管，其栅极互相电连接、漏极互相电连接且源极互相电连接。在一些实施例中，PMOS阵列530中每一PMOS的漏极及源极分别耦接开关，对应于漏极的开关耦接于PMOS 510的漏极，对应于源极的开关耦接于PMOS 510的源极，上述开关均由设定信号SET控制。在一些实施例中，NMOS阵列540中每一NMOS的漏极及源极分别耦接开关，对应于漏极的开关耦接于NMOS 520的漏极，对应于源极的开关耦接于NMOS 520的源极，上述开关均由设定信号SET控制。
图6为本公开的数据转换器的阻抗匹配控制方法的一实施例的流程图。一开始先测量数据转换器的电路特性(步骤S610)。例如对数据转换器400输入测试信号，然后根据数据转换器400的输出得到差分非线性(differential nonlinear,DNL)误差或信号噪声失真比(signal-to-noise and distortion ratio,SNDR)；或是通过执行晶圆接受度测试(wafer acceptance test,WAT)来得到PMOS与NMOS的导通电阻的差异量。接着判断电路特性是否满足规格所需(步骤S620)。如果步骤S620的判断结果为是，则开关及阻抗匹配单元500的组态无需再调整，亦即开关及阻抗匹配单元500的组态便已决定(步骤S630)。如果步骤S620的判断结果为否，则依据目前的电路特性调整开关及阻抗匹配单元500(步骤S640)。
步骤S640是以设定信号SET控制开关及阻抗匹配单元500的组态，亦即选择性地调整以下四个标的的至少其中之一：PMOS阵列530、NMOS阵列540、可变电阻550以及可变电阻560。举例来说，当晶圆接受度测试显示PMOS的导通电阻大于NMOS的导通电阻时，可以通过设定信号SET来(1)增加PMOS阵列530的晶体管并联个数；及/或(2)降低可变电阻550的电阻值；及/或(3)减少NMOS阵列540的晶体管并联个数；及/或(4)提高可变电阻560的电阻值。当以DNL或SNDR作为电路特性的参考时，步骤S640是根据DNL或SNDR的分布调整设定信号SET，直到DNL或SNDR与规格相符。经调整后(亦即步骤S620的判断结果为是)，PMOS阵列530(或NMOS阵列540)的晶体管并联个数大于等于零，且输出端502与参考电压Vrefp之间的等效阻抗实质上等于输出端502与参考电压Vrefn之间的等效阻抗。
在一些实施例中，开关及阻抗匹配单元500不包含可变电阻550及可变电阻560，亦即PMOS 510及NMOS 520分别直接与参考电压Vrefp及Vrefn耦接。在一些实施例中，开关及阻抗匹配单元500不包含PMOS阵列530及NMOS阵列540，亦即开关及阻抗匹配单元500的阻抗匹配通过可变电阻550及可变电阻560调整。可变电阻550及可变电阻560有助于增加开关及阻抗匹配单元500的电阻值的线性度。在一些实施例中，可变电阻550以及可变电阻560可为压控电阻。
由于本技术领域技术人员可通过本公开的装置实施例的公开内容来了解本公开的方法实施例的实施细节与变化，因此，为避免赘文，在不影响该方法实施例的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域技术人员了解本公开之用，非用以限制本公开。
虽然本公开的实施例如上所述，然而所述实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护实施方式，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (8)

1.一种数据转换器，包含：
一比较器，具有一第一输入端及一第二输入端；
一电容阵列，包含多个电容，每一电容的一第一端耦接该第一输入端或该第二输入端；以及
一开关及阻抗匹配电路，耦接所述多个电容中的一目标电容的一第二端，根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，并且根据一阻抗调整信号调整阻抗，其中，该阻抗为开关及阻抗匹配电路的阻抗；
其中该第一参考电压不等于该第二参考电压，其中该开关及阻抗匹配电路包含：
一控制端，接收该控制信号；
一输出端，耦接该目标电容的该第二端，输出该第一参考电压或该第二参考电压；
一第一开关，耦接于该输出端及该第一参考电压之间；
至少一第二开关；
一第三开关，耦接于该输出端及该第二参考电压之间；以及
至少一第四开关；
其中，受到该阻抗调整信号的控制，该至少一第二开关中的一个与该第一开关并联，及/或该至少一第四开关中的一个与该第三开关并联。
2.如权利要求1所述的数据转换器，其中该开关及阻抗匹配电路还包含：
一第一可变电阻，耦接于该输出端及该第一参考电压之间，且与该第一开关串联；以及
一第二可变电阻，耦接于该输出端及该第二参考电压之间，且与该第三开关串联；
其中该第一可变电阻的电阻值及该第二可变电阻的电阻值受该阻抗调整信号控制。
3.一种数据转换器，包含：
一比较器，具有一第一输入端及一第二输入端；
一电容阵列，包含多个电容，每一电容的一第一端耦接该第一输入端或该第二输入端；以及
一开关及阻抗匹配电路，耦接所述多个电容中的一目标电容的一第二端，根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，并且根据一阻抗调整信号调整阻抗，其中，该阻抗为开关及阻抗匹配电路的阻抗；
其中该第一参考电压不等于该第二参考电压，其中该开关及阻抗匹配电路包含：
一控制端，接收该控制信号；
一输出端，耦接该目标电容的该第二端，输出该第一参考电压或该第二参考电压；
一第一开关，耦接于该输出端及该第一参考电压之间；
多个第二开关；
一第三开关，耦接于该输出端及该第二参考电压之间；以及
多个第四开关；
其中，受到该阻抗调整信号的控制，所述多个第二开关中的N个与该第一开关并联，且所述的多个第四开关中的M个与该第三开关并联，M及N为大于等于零的整数。
4.一种数据转换器，包含：
一比较器，具有一第一输入端及一第二输入端；
一电容阵列，包含多个电容，每一电容的一第一端耦接该第一输入端或该第二输入端；以及
一开关及阻抗匹配电路，耦接所述多个电容中的一目标电容的一第二端，根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，并且根据一阻抗调整信号调整阻抗，其中，该阻抗为开关及阻抗匹配电路的阻抗；
其中该第一参考电压不等于该第二参考电压，其中该开关及阻抗匹配电路包含：
一控制端，接收该控制信号；
一输出端，耦接该目标电容的该第二端，输出该第一参考电压或该第二参考电压；
一第一开关，耦接于该输出端及该第一参考电压之间；
一第二开关，耦接于该输出端及该第二参考电压之间；
一第一可变电阻，耦接于该输出端及该第一参考电压之间，且与该第一开关串联；
一第二可变电阻，耦接于该输出端及该第二参考电压之间，且与该第二开关串联；
其中该第一可变电阻的电阻值及该第二可变电阻的电阻值受该阻抗调整信号控制。
5.如权利要求4所述的数据转换器，其中调整后的该开关及阻抗匹配电路使该目标电容的该第二端与该第一参考电压之间的等效阻抗实质上等于该目标电容的该第二端与该第二参考电压之间的等效阻抗。
6.一种控制一数据转换器的阻抗匹配的方法，该数据转换器包含一比较器、一电容阵列以及一开关及阻抗匹配电路，该比较器具有一第一输入端及一第二输入端，该电容阵列包含多个电容，且每一电容的一第一端耦接该第一输入端或该第二输入端，该开关及阻抗匹配电路耦接所述多个电容中的一目标电容的一第二端，且根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，该方法包含：
测量该数据转换器的一电路特性；以及
依据该电路特性调整该开关及阻抗匹配电路，使该目标电容的该第二端与该第一参考电压之间的等效阻抗实质上等于该目标电容的该第二端与该第二参考电压之间的等效阻抗，其中该开关及阻抗匹配电路包含：
一控制端，接收该控制信号；
一输出端，耦接该目标电容的该第二端，输出该第一参考电压或该第二参考电压；
一第一开关，耦接于该输出端及该第一参考电压之间；
至少一第二开关；
一第三开关，耦接于该输出端及该第二参考电压之间；以及
至少一第四开关；
其中，该依据该电路特性调整该开关及阻抗匹配电路的步骤包含：
控制该至少一第二开关中之一个与该第一开关并联，及/或控制该至少一第四开关中之一个与该第三开关并联。
7.如权利要求6所述的方法，其中该开关及阻抗匹配电路还包含：
一第一可变电阻，耦接于该输出端及该第一参考电压之间，且与该第一开关串联；以及
一第二可变电阻，耦接于该输出端及该第二参考电压之间，且与该第三开关串联；
其中，该依据该电路特性调整该开关及阻抗匹配电路的步骤还包含：
控制该第一可变电阻的电阻值及/或该第二可变电阻的电阻值。
8.一种控制一数据转换器的阻抗匹配的方法，该数据转换器包含一比较器、一电容阵列以及一开关及阻抗匹配电路，该比较器具有一第一输入端及一第二输入端，该电容阵列包含多个电容，且每一电容的一第一端耦接该第一输入端或该第二输入端，该开关及阻抗匹配电路耦接所述多个电容中的一目标电容的一第二端，且根据一控制信号将该第二端耦接至一第一参考电压或一第二参考电压，该方法包含：
测量该数据转换器的一电路特性；以及
依据该电路特性调整该开关及阻抗匹配电路，使该目标电容的该第二端与该第一参考电压之间的等效阻抗实质上等于该目标电容的该第二端与该第二参考电压之间的等效阻抗，其中该开关及阻抗匹配电路包含：
一控制端，接收该控制信号；
一输出端，耦接该目标电容的该第二端，输出该第一参考电压或该第二参考电压；
一第一开关，耦接于该输出端及该第一参考电压之间；
一第二开关，耦接于该输出端及该第二参考电压之间；
一第一可变电阻，耦接于该输出端及该第一参考电压之间，且与该第一开关串联；
一第二可变电阻，耦接于该输出端及该第二参考电压之间，且与该第二开关串联；
其中，该依据该电路特性调整该开关及阻抗匹配电路的步骤包含：
控制该第一可变电阻的电阻值及/或该第二可变电阻的电阻值。
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