CN103532554B - 电容阵列及其版图设计方法 - Google Patents

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Abstract

本发明提供了一种电容阵列版图设计方法，包括以下步骤：确定单位电容布线方式：使得单位电容的上极板连线和下极板连线相互平行；确定电容阵列布局：a、确定单边电容阵列版图的列数的最大值Mh，b、确定单边电容阵列中第一类至第K类电容在版图布局中的列数，c、对电容阵列中的电容进行布局；电容阵列布线：使得每一单位电容的上下极板连线的并行长度一致；以及对版图进行寄生参数提取，验证电容阵列版图设计是否满足匹配要求。本发明还提供了一种电容阵列。上述电容阵列及版图布局方法不仅消除了由寄生电容引起的电容比例失配误差，以使电容阵列匹配，而且操作简单方便。

Description

电容阵列及其版图设计方法
技术领域
本发明涉及一种电容阵列及其版图设计方法。
背景技术
流水线模数转换器(ADC)因拥有高速、高精度、低功耗和芯片占用面积小的优势而被广泛应用于宽带通讯系统以及视频图像处理。流水线ADC转换电路如图1所示，它由N级结构相同的流水线子级转换电路101A、101B、…、101N和全并行模数转换器(FlashADC)电路102构成。模拟信号VIN被送到第一级流水线转换电路(图1中记为stage1)101A作为输入信号，经过第一级流水线转换电路101A的模数转换后，所述第一级流水线模数转换电路101A输出k(1)比特(bit)的数字码和残差模拟电压Vres1。所述残差模拟电压Vres1接着被送到第二级流水线转换电路101B(图1中记为stage2)进行转换并输出k(2)比特的数字码和残差模拟电压Vres2。由此流水工作，可得到各级数字输出码，其中第N级流水线转换电路101N(图1中记为stageN)输出k(N)比特的数字码和残差模拟电压VresN至全并行模数转换器电路102，经过全并行模数转换器电路102处理之后，得到k(N+1)比特的数字码并最终输出至后端电路。
图2是流水线子级转换电路101A、101B、…、101N中的每一子级电路的具体结构，它包括采样/保持电路(S/H)201、减法电路(SUB)202、增益放大电路(Gain)203、低精度模数转换器(Sub-ADC)204和低精度数模转换器(Sub-DAC)205。它的工作原理是：上一子级转换电路的输出信号作为本子级转换电路的输入信号Vi(对于第一子级转换电路101A，输入信号Vi就是流水线ADC的输入VIN)，本子级转换电路中的采样/保持电路201对输入信号Vi进行采样，同时低精度模数转换器204对输入信号Vi进行模数转换，转换后得到的k比特的数字码作为本子级转换电路的数字输出码，同时输出到低精度数模转换器205以实现对输入信号Vi的估计。输入信号Vi与估计值经减法电路202处理，所得的残差电压经增益放大电路203进行放大，得到本子级残差输出模拟电压Vres，作为后一子级转换电路的输入信号。在电路实现中，通常将采样/保持电路201、减法电路202、增益放大电路203和低精度数模转换器205结合在一起，用开关电容电路来实现，这种电路被叫做乘法型数模转换器(MultiplyingDigital-to-AnalogConverter，MDAC)。
图3是MDAC的具体电路。为了保证更好的电容匹配度，MDAC由基于单位电容阵列的开关电容电路实现。如图3所示，MDAC由电容阵列301、残差运算放大器(ResidueAmplifier，RA)302和开关构成，且整个MDAC在采样相Ф1和放大相Ф2的控制下工作。其中Ф1和Ф1e为采样相时钟信号，Ф2为反馈相时钟信号，工作时用于控制采样时钟信号Ф1e的开关先于控制采样时钟信号Ф1的开关被闭合，且高电平有效(图4为采样相时钟信号Ф1、Ф1e以及反馈相时钟信号Ф2的工作时序图)。电容阵列301中所有电容(包括采样电容Cf1、Cf2及反馈电容Cs1、Cs2)的上极板都连接残差运算放大器302的输入端，而电容的下极板根据其电路连接方式，可以分为四类。
采样电容Cs1由x1个单位电容C组成，采样相时连接输入信号Vi，对输入信号Vi进行采样，放大相时根据比较器的输出码控制选择开关是否导通以连接基准电平DVR；采样电容Cs2由x2个单位电容C组成，采样相时连接输入信号Vi，对输入信号Vi进行采样，放大相时接交流地；反馈电容Cf1由x3个单位电容C构成，采样相时连接输入信号Vi，对输入信号Vi进行采样，放大相时接到残差运算放大器302输出残差模拟电压Vres；反馈电容Cf2由x4个单位电容C构成，采样相和放大相时都连接残差运算放大器302输出残差模拟电压Vres。通过选择不同电路连接方式的电容(Cs1、Cs2、Cf1、Cf2)以及不同电容的单元电容个数(x1、x2、x3、x4)，可以实现满足不同需求的MDAC的传输函数。
根据电荷守恒，可以得到在忽略残差运算放大器302的增益误差的情况下，MDAC的传输函数为：
V r e s = Cs 1 + Cs 2 + Cf 1 Cf 1 + Cf 2 ( V i - DV R Cs 1 Cs 1 + Cs 2 + Cf 1 )
可以看到，MDAC的传输曲线的增益就是电容Cs1、Cs2、Cf1之和与电容Cf1、Cf2之和的比例，理想情况下，也就是(x1+x2+x3)/(x3+x4)，这就要求用于构成每种电容的单元电容的大小C是相同的，否则，会引起增益误差，影响MDAC的性能。同理，传输曲线的DAC电平与电容之比DCs1/(Cs1+Cs2+Cf1)也与单元电容的大小C相关，如果这些类型的单元电容大小C不同，产生失配，那么DAC电平会出现偏差，每个电容贡献的权重不同，同样会影响MDAC的性能，严重时甚至影响ADC的功能。
电容失配误差主要分为系统误差和随机误差。系统误差可以通过合理的版图设计消除或减小。电容失配系统误差主要由以下四个因素引起：(1)光刻引起周长比例不匹配；(2)刻蚀率不同引起的不匹配；(3)氧化层梯度效应；(4)寄生电容的不匹配。
针对误差因素(1)，如果电容的周长比与面积比相等，则可以消除此影响，因此通过将单位电容并联实现大电容的方法来解决。针对误差因素(2)，可以在电容阵列外围加上虚拟(dummy)电容，使得每个单位电容周围的版图环境尽可能相同。针对误差因素(3)，传统的版图设计方法通常采用单位电容阵列共心的版图布局，这样就减小了氧化层梯度对电容匹配精度的影响。然而，这种设计方法只适合于需要电容匹配的类型少的情况。随着需要电容匹配的类型的增加，共心版图设计变得越来越繁琐，布局布线越来越复杂，使得引线电容和外引线寄生电容增加，并且加大了寄生电容不匹配因素，同时会浪费芯片面积。
对于误差因素(4)，版图上电容的上极板和下极板与邻近电容的走线之间会存在大量的寄生电容，使得单元电容的实际值CA不等于自身电容C，而是自身电容C与寄生电容Cp之和，如图5a所示。图5b中，当电容附近有一条金属走线时，则电容的上下极板都会与该金属连线形成寄生电容Cp。图5c中，通过引线给上极板加电位时，引线和多出来的这部分下极板也形成了寄生电容Cp。MDAC电容阵列布局布线的不同，会导致每个单位电容的寄生电容Cp不同，使得实际的单位电容CA不一致，造成电容不匹配，从而引起MDAC传输曲线的增益误差和DAC误差，会严重影响MDAC的性能，从而降低整个ADC的线性度，严重时甚至影响ADC的功能。
随着MOS工艺的提高，电容尺寸越来越小，寄生电容越来越明显，甚至比单位电容还大，因此，先进工艺下对电容阵列的版图布局布线提出了更高的要求。而MDAC电容阵列布局会受到版图面积限制。因此，如何在有限面积下对电容阵列进行版图设计，消除寄生电容引起的电容失配误差，产生匹配的电容阵列，是一个关键问题和设计难题。
发明内容
有鉴于此，本发明所要解决的技术问题是在有限版图面积下，提供一种产生匹配单位电容阵列的版图设计方法以及一种电容阵列。本发明不仅消除了由寄生电容引起的电容比例失配误差，以使电容阵列匹配，而且操作简单方便，实现的电容阵列占用芯片版图面积小，特别适用于高精度流水线ADC，也可以推广应用到电容阵列匹配要求高的数模转换器，开关电容滤波器等。
第一方面，本发明提供了一种电容阵列版图设计方法，其中电容阵列包括第一类至第K类电容，K为大于或等于1的整数，每一电容包括若干单位电容，所述电容阵列版图设计方法包括以下步骤：
确定单位电容布线方式：使得每一单位电容的上极板连线和下极板连线相互平行，且每一单位电容的下极板连线统一由同种金属线相连，所述金属线对称分布在各单位电容的下极板的两侧，每一单位电容的上极板连线统一由同种金属线相连且位于单位电容的中心；
确定电容阵列布局：所述电容阵列的列数和行数分别为M和N，M和N均为0.5的整数倍，且所述电容阵列包括内部电容阵列和外部虚拟电容阵列，所述外部虚拟电容阵列由若干虚拟电容组成且位于内部电容阵列的四周，所述内部电容阵列包括两个完全对称的单边内部电容阵列，a、确定单边内部电容阵列的列数的最大值Mh，Mh＝M/2-Mdx，Mh取整数，其中Mdx表示外部虚拟电容阵列的列数，且Mdx≥1.5，b、确定单边内部电容阵列中第一类至第K类电容在版图布局中的列数，c、对电容阵列中的电容进行布局，其中第一类至第K类电容的列数之和不大于Mh，且每一列电容中至多包括两种不同电路连接方式的电容，其中当一列电容中有两种不同电路连接方式的电容时，分布于单位电容的下极板的两条金属线中只有一条金属线通过通孔连接到该单位电容的下极板；当一列电容中只有一种电路连接方式的电容时，分布于单位电容的下极板的两条金属线均通过通孔连接到下极板；
电容阵列布线：使得每一单位电容的上下极板连线的并行长度一致；以及
对版图进行寄生参数提取，验证电容阵列版图设计是否满足匹配要求。
其中，所述步骤“确定电容阵列布局”中，其中所述步骤“b、确定单边内部电容阵列中第一类至第K类电容在版图布局中的列数”：如果其中一类电容的单位电容具有不同的电路连接方式且该类电容由x1个单位电容组成，则该类电容在版图布局中的最小列数等于x1/2。
其中，所述步骤“确定电容阵列布局”中，确定Mh及每一类电容在版图布局中的列数之后，单边内部电容阵列中空白的地方使用虚拟电容补齐。
第二方面，本发明还提供了一种电容阵列，包括M列和N行电容，M和N均为0.5的整数倍，所述电容阵列包括内部电容阵列和外部虚拟电容阵列，所述外部虚拟电容阵列由若干虚拟电容组成且位于内部电容阵列的四周，所述内部电容阵列包括两个完全对称的单边内部电容阵列且包括第一类至第K类电容，K为大于或等于1的整数，其中每一电容均由若干单位电容组成，每一单位电容的上极板连线和下极板连线相互平行，且每一单位电容的下极板连线统一由金属线相连，所述金属线对称分布在各单位电容的下极板的两侧，每一单位电容的上极板连线统一由同种金属线相连且位于单位电容的中心，且所述每一单位电容的上下极板连线的并行长度一致；所述单边内部电容阵列中列数的最大值为Mh，Mh＝M/2-Mdx，Mh取整数，其中Mdx表示外部虚拟电容的列数，且Mdx≥1.5；所述单边内部电容阵列中第一类至第K类电容的列数之和不大于Mh且每一列电容中至多包括两种不同电路连接方式的电容；其中当一列电容中有两种不同电路连接方式的电容时，分布于单位电容的下极板的两条金属线中只有一条金属线通过通孔连接到该单位电容的下极板；当一列电容中只有一种电路连接方式的电容时，分布于单位电容的下极板的两条金属线均通过通孔连接到下极板。
其中，如果其中一类电容的单位电容具有不同的电路连接方式且该类电容由x1个单位电容组成，则该类电容在版图布局中的最小列数等于x1/2。
其中，所述单边内部电容阵列中除去第一类至第K类电容之外空白的地方均为虚拟电容。
上述电容阵列及版图布局方法不仅消除了由寄生电容引起的电容比例失配误差，以使电容阵列匹配，而且操作简单方便，实现的电容阵列占用芯片版图面积小，特别适用于高精度流水线ADC，也可以推广应用到电容阵列匹配要求高的数模转换器，开关电容滤波器等。
附图说明
图1为现有的流水线模数转换器的电路示意图。
图2为图1中每一流水线子级转换电路的电路示意图。
图3为图2中单位电容阵列乘法型数模转换器(MDAC)的具体电路图。
图4为图3中单位电容阵列乘法型数模转换器的采样相时钟信号以及反馈相时钟信号的工作时序图。
图5a-5c为现有的单位电容的寄生电容来源示意图。
图6为本发明电容阵列的较佳实施方式的示意图。
图7为本发明电容阵列版图设计方法的较佳实施方式的流程示意图。
图8为单位电容布线方法的示意图。
图9为电容阵列布局的示意图。
图10为本发明电容阵列的布局示意图。
图11为单位电容的寄生电容说明示意图。
图12为本发明电容阵列布线的示意图。
具体实施方式
由于MDAC电容阵列完全对称，所以本发明以单边电容阵列的版图为例来阐述流水线ADC中的电容阵列版图设计方法。得到单边电容阵列版图后，另外一边版图完全对称即可。
假设电容阵列在版图中的列数和行数分别为M和N，如图6所示。M表示与信号流垂直的电容个数，N表示与信号流方向平行的电容个数。M及N均为0.5的整数倍。当M、N为0.5的奇数倍时，表示采用了半个虚拟电容。如图6所示，电容阵列版图包括内部电容阵列(标识线61以内的所属电容阵列)和外部虚拟电容阵列(标识线61与标识线62之间的所属电容阵列)，所述外部虚拟电容阵列位于内部电容阵列的四周。所述内部电容阵列是针对电路中的若干类电容的版图，特别地，在图3中是指电容Cs1、Cs2、Cf1、Cf2的版图。由于图3中MDAC电容阵列完全对称，因此所述内部电容阵列包括两个完全对称的单边内部电容阵列。
本发明的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。
本发明提出了一种在有限版图面积下，产生匹配单位电容阵列的版图设计方法，图7是本发明的设计流程图。可以理解的是，虽然该设计流程主要针对流水线ADC中的电容阵列版图设计方法，但亦可扩展到对电容阵列匹配精度要求高的数模转换器、开关电容滤波器等。设计流程主要分解为四个步骤：步骤71：确定单位电容布线方式；步骤72：确定电容阵列布局，特别地，在流水线ADC中是确定电容Cs1、Cs2、Cf1、Cf2的版图布局；步骤73：电容阵列布线；步骤74：对版图进行寄生参数提取，验证电容阵列版图设计是否满足匹配要求。当然，本实施方式中所提到的电容Cs1、Cs2、Cf1、Cf2仅为针对流水线ADC中的电容阵列版图的一示例。在其他流水线ADC的电容阵列中，还有可能只包含两类电容(Cs1&Cf1、Cs1&Cf2等等)，或者三类电容(Cs1&Cs2&Cf1等等)。另外，当这种电容版图设计方法应用于电容阵列匹配要求高的数模转换器、开关电容滤波器等时，电容的分类就不是Cs1、Cs2、Cf1、Cf2了，也可能甚至没有采样电容和反馈电容的说法。但是，整个电容版图的设计原则是相同的，只不过电容的分类不一样而已。至于电容的分类则根据具体电路来选定。甚至于其他实施方式中，整个电容版图中亦可只包括一种电容。
具体的，所述步骤72(确定电容阵列布局)又分为四个子步骤：
步骤720：确定单边内部电容阵列版图的列数的最大值Mh；
步骤721：确定电容Cs1在单边内部电容阵列版图布局中的最小列数M1；
步骤722：确定电容Cs2、Cf1和Cf2在单边内部电容阵列版图布局中的列数M2、M3和M4；当然，如果整个电容版图中只包括一种电容，此步即可省略，即只需确定Mh和M1即可。
步骤723：对电容阵列中的单位电容进行布局。设计流程中的每个步骤都是产生匹配电容阵列版图的不可缺少的一个任务，下面将对每个任务的设计准则和方法进行详细阐述。
图8是步骤71的具体实现方式。电容的上极板连线和下极板连线都与信号流的方向平行。电容的下极板连线统一由金属铝线1进行连接，金属铝线1对称分布在下极板的两侧。当外部信号与该电容的下极板相连接时，金属铝线1通过打孔10连接到下极板。需要注意的是两条金属铝线1都连接到下极板，或者只有一条金属铝线1连接到下极板是有讲究的，具体方法在步骤73中进行详细阐述。当外部信号与该电容的下极板不相连接时，则不需打孔。电容的上极板连线则统一由金属铝线2进行连接，位于电容中心。在流水线ADC中，电容阵列中的所有电容，也就是电容Cs1、Cs2、Cf1和Cf2的布线方式都按照图8所示的布线方式进行。
单位电容布线方式统一，使得每个单位电容的周围环境都相同，同时，电容上极板连线和下极板连线都与信号流方向平行(即电容的上极板连线和下极板连线相互平行)，并且都固定在单位电容面积内，不仅减小了光刻引起周长比例不匹配和刻蚀率不同引起的不匹配所带来的电容失配误差，而且使得整个电容阵列版图布线不会凌乱，减小了版图面积，也让版图看起来非常美观。
特别地，单位电容的下极板连线通过两条金属铝线1与外部相连，也就限制了版图上每一列电容可以与外界连接的信号个数最多只能是两个。
步骤72是指在有限版图面积下，根据电容的电路连接特性分类布局成列。流水线ADC中有四类电容Cs1、Cs2、Cf1和Cf2，下面分别讲述每种电容在版图布局中列数确定的方法以及整体布局方法。
首先，步骤720：确定单边内部电容阵列版图列数最大值Mh。如图6中所示，电容阵列版图中，为了让每个单位电容的周围环境尽量相同，需要在内部电容阵列四周布局至少1.5圈虚拟电容阵列，即与信号流方向垂直的外部虚拟电容的列数Mdx≥1.5，与信号流方向平行的外部虚拟电容的行数Mdy≥1.5。所述内部电容阵列是针对电路中若干类电容的版图，特别地，在图3中是指电容Cs1、Cs2、Cf1、Cf2的版图。因此，在有限的版图面积下，单位电容尺寸和虚拟电容面积确定了电容阵列列数的最大值M。版图面积越小，那么电容最大列数M越小；同理，单位电容尺寸越大，在版图面积一定的情况下，电容最大列数M越小，对电容阵列版图布局要求就越高。单边内部电容阵列版图列数的最大值Mh等于电容阵列列数最大值M的一半减去虚拟电容的列数Mdx，即Mh＝M/2-Mdx，Mh取整数，Mdx≥1.5。本实施例中，虚拟电容的列数取1.5列，此时，例如，当版图上最多能布局17列电容阵列时，单边内部电容阵列版图列数最大值Mh就等于7。当然，其他实施方式中，所述虚拟电容的列数也可以是大于1.5的其他值。
接下来将描述步骤721中如何确定电容Cs1在单边内部电容阵列版图布局中的最小列数M1。如前所述，步骤71中所述的单位电容的布线方法保证了单位电容环境的一致性。同时也限制了版图上每一列电容可以与外界连接的信号个数最多只能是两个。MDAC结构中，电容Cs1由x1个单位电容组成，每个单位电容在放大相时根据比较器的输出码D控制选择开关是否导通以连接基准电平VR，意味着构成电容Cs1的x1个单位电容的下极板连接着不同的信号(也就是说，电容Cs1的单位电容具有不同的电路连接方式)，因此电容Cs1在单边内部电容阵列版图布局中的最小列数M1＝x1/2。例如，假设当电容Cs1的个数x1等于7时，电容Cs1在单边内部电容阵列版图布局中的最小列数M1则等于3.5。
接下来描述步骤722中如何确定电容Cs2在单边内部电容阵列版图布局中的列数M2、电容Cf1在单边内部电容阵列版图布局中的列数M3以及电容Cf2在单边内部电容阵列版图布局中的列数M4。MDAC结构中，电容Cs2由x2个单位电容构成，每个单位电容在放大相时的电路连接方式完全一致，因此，将这些单位电容排成一列或多列都可以，甚至，如果电容Cs1在单边内部电容阵列版图布局中的最小列数M1为0.5的奇数倍时，电容Cs2中的部分单位电容可以与Cs1中的某个单位电容共用一列。电容Cf1和Cf2的版图布局与电容Cs2同理。
因此，电容阵列布局不是唯一的，但必须满足两个原则。第一，电容Cs2在单边内部电容阵列版图布局中的列数M2，电容Cf1在单边内部电容阵列版图布局中的列数M3，电容Cf2在单边内部电容阵列版图布局中的列数M4，与电容Cs1在单边内部电容阵列版图布局中的最小列数M1小于或等于单边内部电容阵列版图列数的最大值Mh；第二，每一列电容最多只能含有两种不同电路连接方式的电容。电容的电路连接方式解释如下：请参考图3所示的电容阵列Cf1、Cf2和Cs2，这三类电容的上极板都连接残差运算放大器302的输入端，而电容的下极板具有不同的电路连接方式，具体为：电容Cf1的下极板在采样相时钟信号Ф1控制时与输入信号Vi相连、在反馈相时钟信号Ф2控制时其下极板与残差运算放大器302的输出端Vres相连；电容Cf2的下极板在采样相时钟信号Ф1以及在反馈相时钟信号Ф2控制下都与Vres相连；电容Cs2的下极板在采样相时钟信号Ф1控制时与输入信号Vi相连、以及在反馈相时钟信号Ф2控制时与交流地相连。也就是说，电容Cf1、Cf2以及Cs2的电路连接方式均不同，此时，可以将电容Cf1、Cf2、Cs2中的任意两类电容放在同一列，而不能同时将Cf1、Cf2、Cs2放在同一列。
在单边内部电容阵列版图列数最大值Mh充裕的情况下，可以对电容阵列的列数M和行数N进行折衷。如果电容Cs2在单边内部电容阵列版图布局中列数M2越小，而构成这种电容的单元电容个数x2比较大，则整个电容阵列版图行数N会增加。所以，在单边内部电容阵列版图列数最大值Mh比较充裕的情况下，可以让电容Cs2在单边内部电容阵列版图布局中列数M2适当增加，以降低整个版图的高度N。同理，对于电容Cf1在单边内部电容阵列版图布局中的列数M3以及电容Cf2在单边内部电容阵列版图布局中的列数M4要求也是如此。然而，如果单边内部电容阵列版图列数最大值Mh非常紧张，只有增加电容阵列版图行数N。
接下来将描述步骤723。在电容阵列列数M受限的情况下，步骤720、步骤721及步骤722分别确定了每种类型电容在单边内部电容阵列版图布局中的列数，步骤72中电容阵列布局剩下的工作就是如何对每种类型的电容进行布局了。在这一步骤中，电容布局的考虑是要方便外部版图布线。特别地，流水线模数转换器中，为了方便外部版图布线，单边内部电容阵列布局如图9所示，其中电容Cs2放在版图中心，为M2列，电容Cf1和电容Cf2放在单边内部电容阵列版图最外面方便输出连线，且分别为M3列和M4列，电容Cs1则放在Cf1、Cf2与Cs2中间，为M1列。在单边内部电容阵列内部空白的地方则用虚拟电容补齐。当然，在内部电容阵列外围还应该打上至少1.5圈虚拟电容(图9中未示)。
例如，当版图上最多能布局17列电容阵列，电容Cs1的个数x1等于7，电容Cs2的单位电容个数x2等于7，电容Cf1的单位电容个数x3等于2，电容Cf2的单位电容个数x4等于2时，由前所述，单边电容阵列版图列数最大值Mh就等于7，电容Cs1在单边内部电容阵列版图布局中的最小列数M1等于3.5，因此，剩下的用于连接电容Cs2、Cf1和Cf2的列数M2+M3+M4应该小于或等于Mh-M1，为3.5。该电容阵列版图布局如图10所示。电容Cs2位于单边内部电容阵列版图中心，电容Cf1和电容Cf2位于单边内部电容阵列版图外侧，电容Cs1放在Cf1、Cf2与Cs2中间。这里电容阵列外围的1.5圈虚拟电容没有在图中展示出来。图10中，标号100表示电容Cf1的单位电容，标号200表示电容Cf2的单位电容，标号300表示电容Cs1的单位电容，标号400表示电容Cs2的单位电容。
电容Cf1排列成3.5列，每两个单位电容排成一列。为了充分利用版图的横向面积，而尽量不增加版图的高度N，将电容Cs2的7个电容分成两列进行布局。由于版图列数M受限，电容Cf1和电容Cf2放置成一列，其余空白的地方用虚拟电容补齐。这样，可以看到单边内部电容阵列版图列数是7，行数等于4，算上电容外围的1.5圈虚拟电容，单边电容阵列版图列数是8.5，行数等于7。
当电容布局完成后(即步骤72执行完成后)，就可以进行步骤73中描述的电容阵列布线。如图11所示，由于步骤71中的单位电容布线方式的确定，使得单位电容之间寄生电容的不匹配来源主要就是上极板连线与下极板连线之间的寄生电容。在这里，也就是上极板连线金属铝线2和下极板连线金属铝线1之间的寄生电容。图11中的寄生电容Cpl是附加于电容91的寄生电容，主要来源是电容91上极板连线和下极板连线之间的寄生电容。寄生电容Cp2是附加在另外一个单位电容的寄生电容，所述单位电容的上极板连线与电容91的上极板相连，下极板与右侧金属铝线1相连。寄生电容与连线间距、连线并行长度L有关。连线间距越小，连线并行长度L越大，寄生电容Cp就越大。由于单位电容布线方式保证了上下极板连线的间距相同，因此，要使每个单位电容的寄生电容Cp一致，关键就是保证单位电容上下极板连线的并行长度L一致。
图12是图10对应的电容阵列布线示意图。为了方便说明，结合图12介绍电容阵列布线方法。流水线模数转换器的MDAC结构中，电容Cs1、Cs2、Cf1和Cf2的上极板都是连接到运算放大器的输入端，因此这些电容的上极板都通过金属铝线2沿着信号流方向与运算放大器的输入端连接。而所有单位电容的下极板连线都沿着信号流的反方向与外部连接。由前面可知，版图上电容Cs1在每一列最多包含两个不同下极板连接的单位电容，因此，当外部信号与电容Cs1的下极板相连接时，下极板的布线分为两种情况。当这一列电容有两个不同下极板连接的单位电容时，如图12中的M12、M13、M14列电容，只有一条金属铝线1通过打孔连接到下极板。当这一列电容只有一种下极板连接的电容，如图12中的M11列，则有两条金属铝线1通过打孔连接到下极板，这样每个单位电容的上极板连线与下极板连线并行的长度L都为两个单位电容的长度。
电容Cs2在放大相时的电路特性连接方式完全一致，在版图布局上也被放置成一列或多列。为了保证电容Cs2的上极板连线与下极板连线并行的长度L都为两个单位电容的长度，同理，当这一列电容全都是Cs2的单位电容时，如图12中的M21和M22列，两条金属铝线1均通过打孔连接到下极板。当电容Cs2中的某个单位电容与其他类型的某个单位电容共用一列时，只有一条金属铝线1通过打孔连接到下极板。
电容Cf1和Cf2的布线方法类似，目的都是保证单位电容上下极板连线的并行长度L为两个单位电容的长度。图12中，电容Cf1和电容Cf2共用一列，因此，每个电容的下极板都只与一条金属铝线1相连。在虚拟电容的布线中，需要让其上极板和下极板都连接地(图未示)。
完成步骤72中的电容阵列布局和步骤73中的电容阵列布线后，随即进行步骤74(即寄生参数提取步骤)。寄生参数提取的目的是验证并确定电容阵列的匹配精度。利用ASSURA等工具进行版图验证并提取寄生参数，电容阵列中的每个单位电容的寄生参数都可以通过工具显示出来，据此可以分析每个单元电容的寄生参数和电容阵列的匹配精度是否满足要求。
随着MOS工艺的进步，寄生电容的影响越来越严重，寄生电容不匹配逐渐成为电容不匹配的主要因素，上述电容阵列及其版图设计方法的主要创新点是消除了寄生电容的不匹配，以产生匹配的电容阵列，因此本发明完全适用于先进工艺下的电容阵列版图设计和金属-金属电容阵列版图设计。
以上所述并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种电容阵列版图设计方法，其中电容阵列包括第一类至第K类电容，K为大于或等于1的整数，每一电容包括若干单位电容，其特征在于：所述电容阵列版图设计方法包括以下步骤：
确定单位电容布线方式：使得每一单位电容的上极板连线和下极板连线相互平行，且每一单位电容的下极板连线统一由同种金属线相连，所述金属线对称分布在各单位电容的下极板的两侧，每一单位电容的上极板连线统一由同种金属线相连且位于单位电容的中心；
确定电容阵列布局：所述电容阵列的列数和行数分别为M和N，M和N均为0.5的整数倍，且所述电容阵列包括内部电容阵列和外部虚拟电容阵列，所述外部虚拟电容阵列由若干虚拟电容组成且位于内部电容阵列的四周，所述内部电容阵列包括两个完全对称的单边内部电容阵列，a、确定单边内部电容阵列的列数的最大值Mh，Mh＝M/2-Mdx，Mh取整数，其中Mdx表示外部虚拟电容阵列的列数，且Mdx≥1.5，b、确定单边内部电容阵列中第一类至第K类电容在版图布局中的列数，c、对电容阵列中的电容进行布局，其中第一类至第K类电容的列数之和不大于Mh，且每一列电容中至多包括两种不同电路连接方式的电容，其中当一列电容中有两种不同电路连接方式的电容时，分布于单位电容的下极板的两条金属线中只有一条金属线通过通孔连接到该单位电容的下极板；当一列电容中只有一种电路连接方式的电容时，分布于单位电容的下极板的两条金属线均通过通孔连接到下极板；
电容阵列布线：使得每一单位电容的上下极板连线的并行长度一致；以及
对版图进行寄生参数提取，验证电容阵列版图设计是否满足匹配要求。
2.如权利要求1所述的电容阵列版图设计方法，其特征在于：所述步骤“确定电容阵列布局”中，其中所述步骤“b、确定单边内部电容阵列中第一类至第K类电容在版图布局中的列数”：如果其中一类电容的单位电容具有不同的电路连接方式且该类电容由x1个单位电容组成，则该类电容在版图布局中的最小列数等于x1/2。
3.如权利要求1或2所述的电容阵列版图设计方法，其特征在于：所述步骤“确定电容阵列布局”中，确定Mh及每一类电容在版图布局中的列数之后，单边内部电容阵列中空白的地方使用虚拟电容补齐。
4.一种电容阵列，包括M列和N行电容，M和N均为0.5的整数倍，其特征在于：所述电容阵列包括内部电容阵列和外部虚拟电容阵列，所述外部虚拟电容阵列由若干虚拟电容组成且位于内部电容阵列的四周，所述内部电容阵列包括两个完全对称的单边内部电容阵列且包括第一类至第K类电容，K为大于或等于1的整数，其中每一电容均由若干单位电容组成，每一单位电容的上极板连线和下极板连线相互平行，且每一单位电容的下极板连线统一由金属线相连，所述金属线对称分布在各单位电容的下极板的两侧，每一单位电容的上极板连线统一由同种金属线相连且位于单位电容的中心，且所述每一单位电容的上下极板连线的并行长度一致；所述单边内部电容阵列中列数的最大值为Mh，Mh＝M/2-Mdx，Mh取整数，其中Mdx表示外部虚拟电容的列数，且Mdx≥1.5；所述单边内部电容阵列中第一类至第K类电容的列数之和不大于Mh且每一列电容中至多包括两种不同电路连接方式的电容；其中当一列电容中有两种不同电路连接方式的电容时，分布于单位电容的下极板的两条金属线中只有一条金属线通过通孔连接到该单位电容的下极板；当一列电容中只有一种电路连接方式的电容时，分布于单位电容的下极板的两条金属线均通过通孔连接到下极板。
5.如权利要求4所述的电容阵列，其特征在于：如果其中一类电容的单位电容具有不同的电路连接方式且该类电容由x1个单位电容组成，则该类电容在版图布局中的最小列数等于x1/2。
6.如权利要求4或5所述的电容阵列，其特征在于：所述单边内部电容阵列中除去第一类至第K类电容之外空白的地方均为虚拟电容。
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