KR20150139755A - 소스 종단을 갖는 송신 장치 - Google Patents

소스 종단을 갖는 송신 장치 Download PDF

Info

Publication number
KR20150139755A
KR20150139755A KR1020140094924A KR20140094924A KR20150139755A KR 20150139755 A KR20150139755 A KR 20150139755A KR 1020140094924 A KR1020140094924 A KR 1020140094924A KR 20140094924 A KR20140094924 A KR 20140094924A KR 20150139755 A KR20150139755 A KR 20150139755A
Authority
KR
South Korea
Prior art keywords
inductive element
driver
resistor
differential
common mode
Prior art date
Application number
KR1020140094924A
Other languages
English (en)
Other versions
KR102228329B1 (ko
Inventor
정유철
이준우
이인열
성배진
Original Assignee
실리콘 이미지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 이미지, 인크. filed Critical 실리콘 이미지, 인크.
Publication of KR20150139755A publication Critical patent/KR20150139755A/ko
Application granted granted Critical
Publication of KR102228329B1 publication Critical patent/KR102228329B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)

Abstract

일 실시예에 있어, 개선된 종단을 갖는 신호를 송신하기 위한 장치가 개시된다. 장치는 드라이버의 차동 드라이버 출력에서 공통 모드 신호 상에 중첩된 차동 모드 신호를 생성하기 위한 드라이버를 포함한다. 차동 드라이버 출력은 제 1 드라이버 출력 및 제 2 드라이버 출력을 포함한다. 장치는 또한 제 1 드라이버 출력과 제 2 드라이버 출력 사이에 결합된 종단 회로를 포함한다. 종단 회로는 노드에 연결된 커패시터를 포함한다. 종단 회로는 또한 제 1 드라이버 출력과 노드 사이에 직렬로 결합된 제 1 저항기 및 제 1 유도성 소자를 포함한다. 이에 더하여, 종단 회로는 제 2 드라이버 출력과 노드 사이에 직렬로 결합된 제 2 저항기 및 제 2 유도성 소자를 포함한다.

Description

소스 종단을 갖는 송신 장치{TRNASMTTING APPARATUS WITH SOURCE TERMINATION}
본 발명은 전반적으로 데이터 통신에 관한 것으로서, 보다 구체적으로 칩 대 칩 통신 상의 신호 무결성에 관한 것이다.
비디오 및 오디오 데이터는 전형적으로 사용하는 통신 링크들을 가로질러 하나의 디바이스로부터 다른 디바이스로 전송된다. 고해상도 멀티미디어 인터페이스(high definition multimedia interface: HDMI) 또는 모바일 고해상도 링크(mobile high definition link: HML)와 같은 진보된 프로토콜에 있어, 하나의 디바이스는 차동 모드 신호 상에 중첩된 공통 모드 신호를 사용하여 다른 디바이스와 통신할 수 있다. 공통 모드 신호는 전자기 간섭(Electromagnetic Interference: EMI)을 생성할 수 있다. EMI를 억제하고 송신 디바이스의 출력을 적절히 종단시키기 위하여, 공통 모드 초크(choke)가 2개의 디바이스들 사이에 채택될 수 있다. 그러나, 공통 모드 초크는 송신 디바이스로부터의 신호 품질을 저하시킬 수 있다.
본 발명의 실시예들은, 송신기의 출력을 적절히 종단시키고, 신호 품질을 유지하며, EMI를 감소시키는 방식으로, 칩 대 칩 통신을 위한 개선된 소스 종단을 갖는 송신 장치에 관한 것이다.
일 실시예에 있어, 개선된 종단을 갖는 신호를 송신하기 위한 장치가 개시된다. 장치는 드라이버의 차동 드라이버 출력에서 공통 모드 신호 상에 중첩된 차동 모드 신호를 생성하기 위한 드라이버를 포함한다. 차동 드라이버 출력은 제 1 드라이버 출력 및 제 2 드라이버 출력을 포함한다. 장치는 또한 제 1 드라이버 출력과 제 2 드라이버 출력 사이에 결합된 종단 회로를 포함한다. 종단 회로는 노드에 연결된 커패시터를 포함한다. 종단 회로는 또한 제 1 드라이버 출력과 노드 사이에 직렬로 결합된 제 1 유도성 소자 및 제 1 저항기를 포함한다. 이에 더하여, 종단 회로는 제 2 드라이버 출력과 노드 사이에 직렬로 결합된 제 2 유도성 소자 및 제 2 저항기를 포함한다. 제 1 유도성 소자 및 제 2 유도성 소자는 차동 드라이버 출력에서 차동 모드 신호의 피킹(peaking)을 야기한다.
일 실시예에 있어, 장치는 제 1 드라이버 출력과 노드 사이에서 제 1 저항기 및 제 1 유도성 소자와 직렬로 결합된 제 1 스위치를 더 포함한다. 장치는 또한 제 2 드라이버 출력과 노드 사이에서 제 2 저항기 및 제 2 유도성 소자와 직렬로 결합된 제 2 스위치를 포함한다.
일 실시예에 있어, 제 1 스위치 및 제 2 스위치는 장치가 제 1 통신 프로토콜을 통해 통신할 때 닫힌다. 제 1 스위치 및 제 2 스위치는 장치가 제 2 통신 프로토콜을 통해 통신할 때 개방된다.
본 명세서에 개시된 실시예의 교시들이 첨부된 도면들과 함께 이하의 상세한 설명을 숙고함으로써 용이하게 이해될 수 있다.
도 1은 일 실시예에 따른, 멀티미디어 데이터 통신을 위한 시스템의 고레벨 블록도이다.
도 2a는 일 실시예에 따른, 소스 디바이스의 블록도이다.
도 2b는 일 실시예에 따른, 공통 모드 신호 대 주파수에 대한 종단 회로의 임피던스 플롯(impedance plot)이다.
도 2c는 일 실시예에 따른, 차동 모드 신호 대 주파수에 대한 종단 회로의 임피던스 플롯이다.
도 2d는 일 실시예에 따른, 차동 모드 신호 대 주파수에 대한 종단 회로의 삽입 손실 플롯이다.
도 3은 일 실시예에 따른, 차동 모드 신호 및 공통 모드 신호를 포함하는, 소스 디바이스로부터 송신되는 신호의 예시이다.
도 4a 및 도 4b는 일 실시예에 따른, 드라이버의 출력 및 포트의 출력에서 다양한 종단 구성들을 갖는 공통 모드 및 차동 모드 신호들의 예시들이다.
도 5는 일 실시예에 따른, 종단 인에이블링(enabling)을 위한 스위치들을 포함하는 송신기 집적 회로(IC)를 갖는 소스 디바이스의 블록도의 예시이다.
도 6은 일 실시예에 따른, 스위치들 및 저항기들을 포함하는 송신기 IC를 갖는 소스 디바이스의 블록도의 예시이다.
도 7은 일 실시예에 따른, 스위치들, 저항기들 및 인덕터들을 포함하는 송신기 IC를 갖는 소스 디바이스의 블록도의 예시이다.
도 8은 일 실시예에 따른, 스위치들, 저항기들, 인덕터들, 및 커패시터를 포함하는 송신기 IC를 갖는 소스 디바이스의 블록도의 예시이다.
도 9는 일 실시예에 따른, 스위치들, 저항기들 및 본딩 인덕터(bonding inductor)들을 포함하는 송신기 IC를 갖는 소스 디바이스의 블록도의 예시이다.
도면들 및 다음의 설명은 오로지 예시로써 다양한 실시예들과 관련된다. 다음의 논의로부터, 본 명세서에 개시된 구조들 및 방법들의 대안적인 실시예들이 본 명세서에서 논의된 원리들로부터 벗어나지 않고 용이하게 채택될 수 있는 실현가능한 대안들로서 용이하게 인식될 것임을 주목해야 한다. 이제 이들의 예들이 첨부된 도면들에 예시된 몇몇 실시예들에 대한 상세한 참조가 이루어질 것이다. 어디에서든지 실용적인 유사한 또는 동일한 참조 번호들이 도면들 내에서 사용될 수 있으며, 이는 유사하거나 또는 동일한 기능성을 나타낸다는 것을 주의해야 한다.
본 명세서에서 사용되는 바와 같은, 용어 "직접적으로 연결된"은 2개의 컴포넌트들이 임의의 개재 컴포넌트들 없이 서로 직접 연결되는 것을 의미한다. 용어 "결합된"은 2개의 컴포넌트들이 서로 직접적으로 연결 수 있거나 또는 개재 컴포넌트들이 2개의 컴포넌트들 사이에 위치될 수 있다는 것을 의미한다.
본 발명의 실시예들은 신호 품질을 저하시키지 않는 종단 회로를 갖는 송신기를 포함한다. 송신기는 차동 모드 신호 및 공통 모드 신호를 포함하는 차동 신호를 통해 수신기와 통신한다. 종단 회로는 칩 대 칩 통신에 있어 송신기로부터 생성되는 신호들의 신호 무결성을 보장한다. 이에 더하여, 종단 회로는 하나의 디바이스로부터 다른 디바이스로의 원치않는 간섭을 감소시키기 위한 적절한 종단을 가능하게 한다.
도 1은 일 실시예에 따른, 데이터 통신을 위한 시스템(100)의 고레벨 블록도이다. 시스템(100)은 하나 이상의 통신 매체(예를 들어, 하나 이상의 인터페이스 케이블들(120, 150, 180))를 통해 싱크 디바이스(115)와 통신하는 소스 디바이스(110)를 포함한다. 소스 디바이스(110)는 인터페이스 케이블들(120, 150, 180)을 통해 멀티미디어 데이터 스트림들(예를 들어, 오디오/비디오 스트림들)을 싱크 디바이스(115)로 전송하며, 또한 싱크 디바이스(115)와 제어 데이터를 교환한다. 일 실시예에 있어, 소스 디바이스(110) 및/또는 싱크 디바이스(115)는 중계기 디바이스들일 수 있다.
소스 디바이스(110)는 인터페이스 케이블들(120, 150, 180)로의 결합을 위한 물리적 통신 포트들(112, 142, 172)을 포함한다. 싱크 디바이스(115) 또한 인터페이스 케이블들(120, 150, 180)로의 결합을 위한 물리적 통신 포트들(117, 147, 177)을 포함한다. 인터페이스 케이블들(120, 150, 180)을 가로질러 소스 디바이스(110)와 싱크 디바이스(115) 사이에서 교환되는 신호들은 물리적 통신 포트들을 통과한다.
소스 디바이스(110) 및 싱크 디바이스(115)는 다양한 프로토콜들을 사용하여 데이터를 교환한다. 일 실시예에 있어, 인터페이스 케이블(150)은 모바일 고-해상도 링크(MHL) 케이블을 나타낸다. MHL 케이블(150)은, 데이터0+ 라인(151), 데이터0- 라인(152), 데이터1+ 라인(153), 데이터1- 라인(154), 데이터2+ 라인(155) 및 데이터2- 라인(156)을 통해 송신되는 차동 신호들을 지원한다. MHL의 일부 실시예들에 있어, 단지 단일 쌍의 차동 데이터 라인들(예를 들어, 151 및 152)만이 존재할 수 있다. 내장된 공통 모드 클럭들이 차동 데이터 라인들을 통해 송신된다. MHL 케이블(150)은 제어 버스(control bus: CBUS)(159), 파워(160) 및 접지(161)를 더 포함할 수 있다. CBUS(159)는 탐색 데이터, 구성 데이터 및 원격 제어 명령들과 같은 제어 정보를 운반한다.
일 실시예에 있어, 인터페이스 케이블(120)은 고해상도 멀티미디어 인터페이스(HDMI) 케이블을 나타낸다. HDMI 케이블(120)은, 데이터0+ 라인(121), 데이터0- 라인(122), 데이터1+ 라인(123), 데이터1- 라인(124), 데이터2+ 라인(125), 및 데이터2- 라인(126)을 통해 송신되는 차동 신호들을 지원한다. HDMI 케이블(120)은, 차동 클럭 라인들 클럭+(127) 및 클럭-(128); 소비자 가전기기 제어(Consumer Electronics Control: CEC) 제어 버스(129); 디스플레이 데이터 채널(Display Data Channel: DDC) 버스(130); 파워(131); 접지(132); 핫 플러그 검출(hot plug detect)(133); 및 차동 신호들에 대한 4개의 차폐 라인(shield line)들(134)을 더 포함할 수 있다. 일부 실시예들에 있어, 싱크 디바이스(115)는 폐루프 피드백 제어 데이터를 소스 디바이스(110)로 송신하기 위하여 CEC 제어 버스(129)를 사용할 수 있다.
일 실시예에 있어, 소스 디바이스(110), 싱크 디바이스(115), 또는 소스 디바이스(110) 또는 싱크 디바이스(115) 내의 컴포넌트들의 표현(representation)이 비-일시적 컴퓨터-판독가능 매체(예를 들어, 하드 디스크 드라이브, 플래시 드라이브, 광 드라이브) 내에 데이터로서 저장될 수 있다. 이러한 표현들은 거동 레벨(behavioral level), 레지스터 전송 레벨, 로직 컴포넌트 레벨, 트랜지스터 레벨 및 레이아웃 기하구조-레벨 설명(layout geometry-level description)들일 수 있다.
도 2a는 일 실시예에 따른, 소스 디바이스(110A)의 블록도이다. 소스 디바이스(110A)는 송신기 집적 회로(TXIC)(230A), 종단 회로(215A), 공통 모드 초크 회로(220) 및 포트(250)를 포함한다. TXIC(230A)의 포지티브 출력 핀(Vop1)이 연결(212)을 통해 공통 모드 초크 회로(220)의 포지티브 입력 핀(Vip2)에 결합된다. 이에 더하여, TXIC(230A)의 네거티브 출력 핀(Von1)이 연결(214)을 통해 공통 모드 초크 회로(220)의 네거티브 입력 핀(Vin2)에 결합된다. 종단 회로(215A)는 TXIC(230A)의 포지티브 출력 핀(Vop1)과 네거티브 출력 핀(Von1) 사이에 결합된다. 이에 더하여, 공통 모드 초크 회로(220)의 포지티브 출력 핀(Vop2)이 연결(222)을 통하여 포트(250)의 포지티브 입력 핀(Vip3)에 결합된다. 또한, 공통 모드 초크 회로(220)의 네거티브 출력 핀(Von2)은 연결(224)을 통해 포트(250)의 네거티브 입력 핀(Vin3)에 결합된다. 이러한 회로들이 함께 EMI 규정들을 준수하며 양호한 신호 품질을 유지하는 소스 디바이스(110A)를 형성한다.
TXIC(230A)는, 차동 모드 신호 및 공통 모드 신호를 포함하는 차동 신호를 드라이버 출력들(Vop 및 Von) 상으로 제공하는 송신기 드라이버(TX 드라이버)(210)를 포함한다. 차동 모드 신호는 전형적으로 공통 모드 신호보다 더 높은 주파수에서 동작한다. MHL을 사용하는 일 실시예에 있어, 차동 모드 신호는 3 GHz에서 동작하며, 멀티미디어 스트림에 대한 데이터를 나타낸다. 공통 모드 신호는 75 MHz에서 동작하는 클럭이다. HDMI를 사용하는 다른 실시예에 있어, 차동 모드 신호가 하나의 데이터 스트림(예를 들어, 이더넷 데이터)을 나타낼 수 있으며, 반면 공통 모드 신호는 다른 데이터 스트림(예를 들어, 오디오 데이터)을 나타낸다. 일 실시예에 있어, TX 드라이버(210)는 차동 모드 신호를 생성하기 위한 차동 드라이버 및 공통 모드 신호를 생성하기 위한 공통 모드 드라이버를 포함한다. TX 드라이버(210)의 포지티브 출력 핀(Vop TX)이 차동 신호의 포지티브 신호를 송신하기 위하여 TXIC(230A)의 포지티브 출력 핀(Vop1)에 결합된다. 유사하게, TX 드라이버(210)의 네거티브 출력 핀(Von TX)이 차동 신호의 네거티브 신호를 송신하기 위하여 TXIC(230A)의 네거티브 출력 핀(Von1)에 결합된다.
도 2a에 예시된 바와 같이, 공통 모드 초크 회로(220)가 TX 드라이버(210)의 차동 출력들(Vop1 및 Von1) 사이에 결합된다. 공통 모드 초크 회로(220)는 TXIC(230A)로부터 생성되는 공통 모드 잡음을 억제한다. 일 실시예에 있어, 공통 모드 초크 회로(220)는 트랜스포머로 형성된다. 트랜스포머는 TX 드라이버(210)에 의해 공통 모드 신호로부터 생성되는 자기 플럭스들이 함께 더해지게 되도록 구성될 수 있다. 따라서, 공통 모드 초크 회로(220)는 고 주파수에서 공통 모드 잡음을 억제하고 저 주파수에서 공통 모드 신호를 통과시키는 인덕터로서 역할한다. 트랜스포머는 또한 TX 드라이버(210)에 의해 차동 신호로부터 생성되는 자기 플럭스들이 서로 상쇄되도록 구성된다. 따라서, 공통 모드 초크 회로(220)는 실질적인 손실 없이 차동 모드 신호를 통과시킨다.
일 실시예에 있어, 포트(250)는 도 1에 대하여 본 명세서에서 설명된 바와 같은 인터페이스 케이블(120)과 짝이 맞는(mate) 물리적 인터페이스를 제공한다. HDMI 프로토콜에 대하여, 포트(250)는 도 1의 포트(112)일 수 있다. MHL 프로토콜에 대하여, 포트(250)는 도 1의 포트(142)일 수 있다.
일 실시예에 있어, 정전기 방전(electrostatic discharge: ESD) 보호 회로(미도시됨)가 TXIC(230A)와 포트(250) 사이에서의 갑작스러운 전류를 완화시키기 위하여 공통 모드 초크 회로(220)와 포트(250) 사이에 구현될 수 있다.
종단 회로(215A)는 적절한 신호 품질을 보장하고 TXIC(230A)로부터의 EMI를 감소시키기 위한 적절한 종단을 가능하게 한다. 일 실시예에 있어, 종단 회로(215A)는 제 1 저항기(R1), 제 2 저항기(R2), 제 1 인덕터(L1), 제 2 인덕터(L2) 및 커패시터(C1)와 같은 수동 컴포넌트들을 포함한다. 소스 디바이스(110A) 내에서, 수동 컴포넌트들은 인쇄 회로 기판(PCB) 상에서 TXIC(230A) 외부에 구현된다.
일 실시예에 있어, 제 1 저항기(R1) 및 제 1 인덕터(L1)가 공통 노드(Ncm)와 TXIC(230A)의 포지티브 출력 핀(Vop1) 사이에 직렬로 결합된다. 예를 들어, 제 1 저항기(R1)의 일 단부가 포지티브 출력 핀(Vop1)에 결합되고, 제 1 저항기(R1)의 다른 단부가 제 1 인덕터(L1)의 일 단부에 결합된다. 추가적으로, 제 1 인덕터(L1)의 다른 단부는 공통 노드(Ncm)에 결합된다. 대안적으로, 제 1 저항기(R1) 및 인덕터(L1)가 바뀔(swap) 수 있다. 이에 더하여, 제 2 저항기(R2) 및 제 2 인덕터(L2)가 TXIC(230A)의 네거티브 출력(Von1)과 공통 노드(Ncm) 사이에 직렬로 결합된다. 제 2 저항기(R2), 제 2 인덕터(L2), 및 네거티브 출력 핀(Von1)의 구성은 제 1 저항기(R1), 제 1 인덕터(L1), 및 포지티브 출력 핀(Vop1)의 구성과 실질적으로 유사하다. 추가적으로, 커패시터(C1)가 공통 모드 신호에서의 공통 모드 피킹(peaking)을 억제하기 위하여 공통 노드(Ncm)와 접지(232) 사이에 결합된다.
이러한 구성에 있어, 제 1 저항기(R1) 및 제 2 저항기(R2)가 공통 모드 신호에 대한 종단 임피던스를 제공한다. 커패시터(C1)는, 도 4a에 관하여 본 명세서에서 더 상세하게 설명되는 바와 같이, 공통 모드 초크 회로(220)에 기인하여 생성되는 공통 모드 신호의 원치않는 피킹을 제거한다.
도 2b를 참조하면, 일 실시예에 따른, 공통 모드 신호 대 주파수에 대한 종단 회로의 임피던스 플롯(impedance plot)이 예시된다. 도 2b에 예시된 바와 같이, 종단 회로(215A)의 공통 모드 임피던스(294)가 공통 모드 동작 주파수(fcm)에서 Z2(예를 들어, 대략 50 옴)가 되며, 이는 유도성 소자들(L1 및 L2) 둘 모두가 실질적으로 단락되기 때문이다. 주파수가 증가함에 따라 공통 모드 임피던스(294)가 증가하는데, 이는 유도성 소자들(L1 및 L2)의 각각의 임피던스가 증가하기 때문이다. 예를 들어, 공통 모드 동작 주파수(fcm)의 3배 주파수에서 공통 모드 임피던스(294)가 Z3(예를 들어, 대략 100 옴)이 되도록, 유도성 소자들(L1 및 L2)에 대한 값들이 선택될 수 있다. 커패시터(C1)가 공통 모드 동작 주파수(fcm)에서 유의미한 임피던스를 도입하지 않도록, 커패시터(C1)에 대한 값이 선택된다.
일 실시예에 있어, 커패시터(C1)에 대한 값이 공통 모드 임피던스(294)를 획득하기 위해 다음의 수학식에 따라 선택될 수 있다:
Figure pat00001
수학식 1에 있어, 공통 노드(Ncm)가 공통 모드 동작 주파수(fcm)에서 실질적으로 접지에 가깝다는 것을 보장하기 위하여, 0.1 옴의 임피던스가 목표 된다. 커패시터(C1)의 커패시턴스가 더 커짐에 따라, 공통 노드(Ncm)가 접지에 더 가까워진다.
인덕터들(L1 및 L2)이 없으면, 저항기들(R1, R2) 및 커패시터(C1)는 차동 모드 신호에 대하여 데이터 아이(data eye)의 크기를 감소시키는 부정적인 부작용을 가질 것이다. 이러한 문제를 처리하기 위하여, 제 1 인덕터(L1) 및 제 2 인덕터(L2)가 저항기들(R1 및 R2)과 직렬로 위치된다. 도 4b와 관련하여 상세하게 설명되는 바와 같이, 제 1 인덕터(L1) 및 제 2 인덕터(L2)는 차동 모드 신호에 대해 높은 임피던스를 제공하며 차동 모드 피킹을 생성한다. 차동 모드 신호에 대하여, 공통 노드(Ncm)는 가상 접지가 되며, 따라서 커패시터(C1)가 효력이 없어지게 된다.
L1 및 L2의 인덕티브 값들은 공통 모드 임피던스(294)를 얻기 위해 다음의 수학식에 따라 선택될 수 있다:
Figure pat00002
수학식 2에 있어, 저항기들(R1 및 R2)의 각각의 저항은, 공통 모드 동작 주파수(fcm)의 3차 고조파(harmonic)에서 유도성 소자들(L1 및 L2)이 공통 모드 임피던스(294)를 증가시키지 않는 것을 보장하도록, 유도성 소자들(L1 및 L2)의 각각의 임피던스에 대해 목표 된다. 유도성 소자들(L1 및 L2) 각각의 인덕턴스는, 유도성 소자들(L1 및 L2)이 공통 모드 동작 주파수(fcm)의 3차 고조파에서 공통 모드 임피던스(294)에 실질적으로 어떠한 임피던스도 부가하지 않도록 선택된다. 또한, 유도성 소자들(L1 및 L2) 각각의 인덕턴스는, 유도성 소자들(L1 및 L2)이 차동 모드 동작 주파수(Fdm)에서 차동 임피던스(292)에 큰 임피던스를 부가하도록 선택된다.
도 2c에 예시된 바와 같이, 차동 모드 동작 주파수(Fdm)에서 종단 회로(215A)의 차동 임피던스(292)가 Z4(예를 들어, 1500 옴)가 되며, 이는 유도성 소자들(L1 및 L2)의 각각이 큰 임피던스에 기여하기 때문이다. 이러한 구성에 있어, 종단 회로(215A)는, 도 4b에 관하여 상세하게 설명되는 바와 같이, 차동 모드 동작 주파수(Fdm)에서 아이 오프닝(eye opening)(즉, 신호 품질)을 개선하기 위하여 차동 모드 신호에 큰 임피던스를 제공한다. 일 실시예에 있어, R1이 50 옴이고, R2가 50 옴이며, L1이 20 nH이고, L2가 20 nH이며, C1이 100 nF이다.
도 2d는 일 실시예에 따른, 종단 회로(215A)에서의 차동 모드 신호의 삽입 손실(S21) 플롯을 예시한다. 도 2d의 플롯은, 채널 손실 플롯(296), 종단 회로 손실 플롯(298), 및 목표 삽입 손실 플롯(299)을 포함한다. 이러한 플롯들은 함께 종단 회로(215A) 내의 유도성 소자들(L1 및 L2)의 값을 결정하는 것의 하나의 예시적인 측면을 예시한다.
하나의 접근방식에 있어, 유도성 소자들(L1 및 L2)의 값들은, 주파수 fx 아래에서 목표 삽입 손실 플롯(299)이 대략적으로 평평한 영역을 유지하도록 결정된다. 주파수 fx는 종단 회로(215A)가 없는 채널의 삽입 손실(S21)이 S1에 가까워진 때에 의해 결정된다. 채널 손실 플롯(296)은 포트(250)에 대한 연결들(212, 222, 214, 및 224)에 기인한 저항성 손실에 근사화한다(approximate). 채널의 삽입 손실(S21)은 채널 손실 플롯(296)에 의해 묘사된 바와 같이 실질적으로 선형 방식으로 떨어진다. 예를 들어, 차동 모드 동작 주파수(Fdm)에서의 채널 손실 플롯(296)이 -10 dB인 경우, 주파수 fx(예를 들어, ~600 MHz)는 채널 손실 플롯(296)이 대략 -1.78 dB가 되게 하도록 결정될 수 있다.
종단 회로(215A)의 삽입 손실(S21)이 종단 회로 손실 플롯(298)에 예시된 바와 같이 개선되며, 이는 종단 회로(215A)가 유도성 소자들(L1 및 L2) 및 저항기들(R1 및 R2)을 포함하기 때문이다. 일 측면에 있어, 저항기들(R1 및 R2)의 값들이 미리 결정된다(예를 들어, 각각 50 옴). 따라서, 유도성 소자들(L1 및 L2)의 값들은, 주파수 fx에서 종단 회로 손실 플롯(298)의 삽입 손실(S21)이 S1에 가까워지도록 선택될 수 있다.
목표 삽입 손실 플롯(299)은 종단 회로(215A)를 포함하는 채널의 삽입 손실(S21)이다. 따라서, 채널 손실 플롯(296)이 도 2d에 도시된 바와 같은 목표 삽입 손실 플롯(299)을 생성하기 위해 종단 회로 손실 플롯(298)과 결합된다. 따라서, 목표 삽입 손실 플롯(299)은 주파수 fx 아래에서 실질적으로 평평하게 된다. 주파수 fx 아래에서, 채널 손실 플롯(296)과 종단 회로 손실 플롯(298)의 합계가 S2가 된다. 예를 들어, S2는 실질적으로 -3.25 dB와 동일하거나, 또는 -3 dB와 -4 dB 사이이다. 이에 더하여, 목표 삽입 손실 플롯(299)은 주파수 fx 위에서 채널 손실 플롯(296)을 추종하며, 이는 채널 손실이 이러한 영역에서의 총 손실을 지배하기 때문이다.
하나의 접근방식에 있어, 저항기들(R1 및 R2) 각각의 저항이 50 옴인 것으로 가정하면, 유도성 소자들(L1 및 L2) 각각의 인덕턴스는 다음의 수학식을 사용하여 결정될 수 있다:
Figure pat00003
여기에서 x는 주파수 fx에서의 종단 회로(215A)의 삽입 손실(S21)이다. 예를 들어, 600 MHz의 주파수 fx에서 -1.78 dB에 상응하는 삽입 손실(x)은 대략 16.63 nH의 L 값을 야기한다.
도 3을 참조하면, TXIC(230A) 상의 포지티브 출력 핀(Vop1) 및 네거티브 출력(Von1)으로부터 각기 송신되는 차동 신호의 포지티브 신호(310A) 및 네거티브 신호(310B)(본 명세서에서 집합적으로 차동 신호(310)로서 지칭되는)가 예시된다. 예시된 바와 같이, 차동 신호(310)는 차동 모드 포지티브 신호(320A) 및 차동 모드 네거티브 신호(320B)(본 명세서에서 집합적으로 차동 모드 신호(320)로서 지칭되는) 상에 중첩된 공통 모드 신호(330)를 포함한다. 공통 모드 신호(330)는 차동 신호(310)의 포지티브 신호(310A) 및 네거티브 신호(310B)의 평균을 구함으로써 획득된다. 차동 모드 신호(320)는 포지티브 신호(310A)를 네거티브 신호(310B)와 비교함으로써 획득된다. 도 3에 예시된 바와 같이, 차동 모드 신호(320)의 주파수가 공통 모드 신호(330)의 주파수보다 더 높다.
도 4a는 TXIC(230A)의 출력 핀들(Vop1 및 Von1) 및 포트(250)의 출력 핀들(Vop3 및 Von3)에서 다양한 종단 구성들을 갖는 공통 모드 신호(330)의 예시이다. 커패시터(C1)가 종단 회로(215A)로부터 생략된 경우에 있어, TXIC(230A)의 출력 핀들(Vop1 및 Von1)에서의 공통 모드 신호(410)는 피킹(415)을 포함하며, 이는 공통 모드 초크 회로(220)가 매우 급격한 천이(transition)(예를 들어, 1 ns)에 응답하는데 실패하기 때문이다. 공통 모드 신호(410)의 피킹(415)은 바람직하지 않은 EMI를 도입한다. 포트(250)의 출력 핀들(Vop3 및 Von3)에서의 공통 모드 신호(420)는 TXIC(230A)의 출력 핀들(Vop1 및 Von1)에서의 공통 모드 신호(410)와 실질적으로 유사하며, 이는 공통 모드 신호(410)가 비교적 낮은 주파수(예를 들어, 75 MHz)에서 동작하기 때문이다.
커패시터(C1)를 구현하는 것이 TXIC(230A)의 출력 핀들(Vop1 및 Von1)에서의 공통 모드 신호(430)의 피킹을 완화시킨다. 따라서, TXIC(230A)의 출력 핀들(Vop1 및 Von1)에서의 공통 모드 신호(430)는 실질적으로 구형파와 유사하다. 유사하게, 포트(250)의 출력 핀들(Vop3 및 Von3)에서의 공통 모드 신호(440)의 피킹(425)이 완화된다.
도 4b는 TXIC(230A)의 출력 핀들(Vop1 및 Von1) 및 포트(250)의 출력 핀들(Vop3 및 Von3)에서 다양한 종단 구성들을 갖는 차동 모드 신호(320)의 예시이다. 도 4b에 예시된 바와 같이, TXIC(230A)의 출력 핀들(Vop1 및 Von1)에서의 차동 모드 신호(450)는 실질적으로 구형파에 가깝다. 그러나, 종단 회로(215A)로부터 제 1 인덕터(L1) 및 제 2 인덕터(L2)가 없어지면, 포트(250)의 출력 핀들(Vop3 및 Von3)에서의 차동 모드 신호(460)가 댐핑되며(damped), 이는 차동 모드 신호(450)가 고 주파수(예를 들어, 3 GHz)에서 동작하기 때문이다. 결과적으로, 공통 모드 초크 회로(220), 포트(250) 및 연결들(212, 222, 214 및 224)과 연관된 기생 커패시턴스가 유의미해지며, 포트(250)의 출력 핀들(Vop3 및 Von3)에서의 응답을 느리게 만든다. 차동 모드 신호(460)의 댐핑이 싱크 디바이스(115)에서의 차동 모드 신호의 데이터 아이를 감소시킨다.
제 1 인덕터(L1) 및 제 2 인덕터(L2)를 구현하는 것이 TXIC(230A)의 출력 핀들(Vop1 및 Von1)에서의 차동 모드 신호(470) 내에 피킹(475)을 도입한다. 피킹(475)은, 목표 차동 전압으로 안정화되기 전에 차동 모드 신호(470)의 상승 에지(rising edge)가 일시적으로 차동 모드 신호(470)의 목표 차동 전압(로직 값 1에 대한)을 넘어 상승하게 한다. 피킹(475)은, 목표 차동 전압으로 안정화되기 전에 차동 모드 신호(470)의 하강 에지(falling edge)가 일시적으로 목표 차동 전압(로직 값 0에 대한) 아래로 떨어지게 한다. 피킹(475)에 의해 야기된 자기장이 상쇄되기 때문에, 차동 모드 신호(470) 내의 피킹(475)이 EMI 문제들을 야기하지 않는다. 포트(250)의 출력 핀들(Vop3 및 Von3)에서의 차동 모드 신호(480)는 실질적으로 구형파와 유사하다. 차동 모드 신호(480)의 형태 변화는 소스 디바이스(110A) 내의 기생 커패시턴스들에 기인한다.
도 5를 참조하면, 일 실시예에 따른, 종단 인에이블링(enabling)을 위한 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함하는 TXIC(230B)를 갖는 소스 디바이스(110B)의 블록도가 예시된다. 소스 디바이스(110B)는 도 2a의 소스 디바이스(110A)와 유사하게 구성된다. 또한, 소스 디바이스(110B)의 종단 회로(215B)는 소스 디바이스(110A)의 종단 회로(215A)와 유사하다. 차이점은 TXIC(230B) 내에 내장되는 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함한다는 것이다. 제 1 스위치(SW1) 및 제 2 스위치(SW2)는 차동 출력 핀들(Vop1 및 Vop2)과 종단 회로(215B) 사이의 연결을 인에이블한다.
TXIC(230B)에 있어, 제 1 스위치(SW1), 제 1 저항기(R1) 및 제 1 인덕터(L1)가 TXIC(230B)의 포지티브 출력 핀(Vop1)과 공통 노드(Ncm) 사이에 결합된다. 일 실시예에 있어, 제 1 스위치(SW1)의 일 단부는 TXIC(230B)의 제 1 종단 핀(Vtp)을 통해 제 1 저항기(R1) 및 제 1 인덕터(L1)에 직렬로 결합된다. 추가적으로, 제 1 스위치(SW1)의 다른 단부는 TXIC(230B)의 포지티브 출력 핀(Vop1)에 결합된다. 추가적으로, 제 2 스위치(SW2), 제 2 저항기(R2) 및 제 2 인덕터(L2)가 TXIC(230B)의 네거티브 출력 핀(Von1)과 공통 노드(Ncm) 사이에서 직렬로 결합된다. 이에 더하여, 제 2 스위치(SW2)의 일 단부가 TXIC(230B)의 제 2 종단 핀(Vtn)을 통해 제 2 저항기(R2) 및 제 2 인덕터(L2)에 결합된다. 또한, 제 2 스위치(SW2)의 다른 단부는 TXIC(230B)의 네거티브 출력 핀(Von1)에 결합된다.
도 6은, 일 실시예에 따른, 제 1 스위치(SW1), 제 2 스위치(SW2), 제 1 저항기(R1) 및 제 2 저항기(R2)를 포함하는 TXIC(230C)를 갖는 소스 디바이스(110C)의 블록도의 예시이다. 소스 디바이스(110C)는 도 5의 소스 디바이스(110B)와 유하사게 구성된다. 차이점은 TXIC(230C) 내에 내장되는 제 1 저항기(R1) 및 제 2 저항기(R2)를 포함한다는 것이다. 결과적으로, 종단 회로(215C)의 오프-칩(off-chip) 컴포넌트들은 제 1 인덕터(L1), 제 2 인덕터(L2) 및 커패시터(C1)를 포함한다. 소스 디바이스(110C)는 제 1 저항기(R1) 및 제 2 저항기(R2)를 오프-칩으로 구현하기 위해 사용되는 면적을 절약한다.
TXIC(230C)에 있어, 제 1 스위치(SW1) 및 제 1 저항기(R1)가 TXIC(230C)의 제 1 종단 핀(Vtp)을 통해 제 1 인덕터(L1)에 직렬로 결합된다. 예를 들어, 제 1 스위치(SW1)의 일 단부는 포지티브 출력 핀(Vop1)에 결합되며, 제 1 스위치(SW1)의 다른 단부는 제 1 저항기(R1)의 일 단부에 결합된다. 추가적으로, 제 1 저항기(R1)의 다른 단부는 TXIC(230C)의 제 1 종단 핀(Vtp)에 결합된다. 대안적으로, 제 1 스위치(SW1)와 제 1 저항기(R1)가 바뀔 수 있다. 이에 더하여, 제 2 스위치(SW2) 및 제 2 저항기(R2)가 TXIC(230C)의 제 2 종단 핀(Vtn)을 통해 제 2 인덕터(L2)에 직렬로 결합된다. TXIC(230C)의 제 2 스위치(SW2), 제 2 저항기(R2), 네거티브 출력 핀(Von1) 및 제 2 종단 핀(Vtn)의 구성은, TXIC(230C)의 제 1 스위치(SW1), 제 1 저항기(R1), 포지티브 출력 핀(Vop1) 및 제 1 종단 핀(Vtp)의 구성과 유사하다.
도 7을 참조하면, 일 실시예에 따른, 제 1 스위치(SW1), 제 2 스위치(SW2), 제 1 저항기(R1), 제 2 저항기(R2), 제 1 인덕터(L1) 및 제 2 인덕터(L2)를 포함하는 TXIC(230D)를 갖는 소스 디바이스(110D)의 블록도가 예시된다. 소스 디바이스(110D)는 도 6의 소스 디바이스(110C)와 유하사게 구성된다. 차이점은 TXIC(230D) 내에 내장되는 제 1 인덕터(L1) 및 제 2 인덕터(L2)를 포함한다는 것이다. 결과적으로, 종단 회로(215D)의 오프-칩(off-chip) 컴포넌트는 커패시터(C1)를 포함한다. 소스 디바이스(110D)는 제 1 인덕터(L1) 및 제 2 인덕터(L2)를 오프-칩으로 구현하기 위해 사용되는 면적을 절약한다. 제 1 인덕터(L1) 및 제 2 인덕터(L2)는, 그들이 상당한 양의 인덕턴스를 가질 때까지 연장되는 본딩 와이어들 또는 온-칩(on-chip) 스파이럴(spiral) 인덕터들로 구현될 수 있다.
TXIC(230D)에 있어, 제 1 스위치(SW1), 제 1 저항기(R1) 및 제 1 인덕터(L1)가 TXIC(230D)의 종단 핀(Vt)을 통해 공통 노드(Ncm)에 직렬로 결합된다. 예를 들어, 제 1 스위치(SW1)의 일 단부가 포지티브 출력 핀(Vop1)에 결합되고, 제 1 스위치(SW1)의 다른 단부는 제 1 저항기(R1)의 일 단부에 결합된다. 추가적으로, 제 1 저항기(R1)의 다른 단부는 인덕터(L1)의 일 단부에 결합되며, 인덕터(L1)의 다른 단부는 TXIC(230D)의 종단 핀(Vt)에 결합된다. 대안적으로, 제 1 스위치(SW1), 제 1 저항기(R1) 및 제 1 인덕터(L1)가 바뀔 수 있다. 이에 더하여, 제 2 스위치(SW2), 제 2 저항기(R2) 및 제 2 인덕터(L2)가 TXIC(230D)의 종단 핀(Vp)을 통해 공통 노드(Ncm)에 직렬로 결합된다. TXIC(230D)의 네거티브 출력 핀(Von1), 제 2 스위치(SW2), 제 2 저항기(R2) 및 제 2 인덕터(L2)구성은, TXIC(230D)의 포지티브 출력 핀(Vop1), 제 1 스위치(SW1), 제 1 저항기(R1) 및 제 1 인덕터(L1)의 구성과 유사하다.
도 8은, 일 실시예에 따른, 종단 회로(215E)의 모든 수동 컴포넌트들을 포함하는 TXIC(230E)를 갖는 소스 디바이스(110E)의 블록도의 예시이다. 소스 디바이스(110E)는 도 7의 소스 디바이스(110D)와 유사하게 구성된다. 차이점은 TXIC(230E) 내에 내장된 커패시터(C1)를 포함한다는 것이다. 따라서, 도 7의 TXIC(230D)의 종단 핀(Vt)이 생략된다. 소스 디바이스(110E)는 TXIC(230B~230D)에서 채택된 추가적인 종단 핀들 및 커패시터(C1)를 오프-칩으로 구현하기 위해 사용되는 면적을 절약한다.
도 9는 일 실시예에 따른 소스 디바이스(110F)의 예시이다. 도 9에 예시된 소스 디바이스(110F)는 TXIC(230F)의 패키지 및 송신기 다이(die)(940)로의 연결들을 포함하는, 도 7의 소스 디바이스(110D)의 상세화된 구현예이다. 송신기 다이(940)는 송신기 다이(940) 상에 구현된 코어 회로들을 갖는 실리콘 웨이퍼이다. TXIC(230F)의 패키지와 송신기 다이(940) 사이의 연결들이 본딩 와이어들로 구현될 수 있다.
송신기 다이(940)는 임의의 제조 프로세스 또는 기술들 상에서 구현된 TX 드라이버(210)를 포함한다. 송신기 다이(940)는 또한 제 1 스위치(SW1), 제 2 스위치(SW2), 제 1 저항기(R1) 및 제 2 저항기(R2)를 포함한다. TX 드라이버(210)의 포지티브 출력 핀(Vop TX)은 본딩 패드(bond pad)(911)에 결합되며, TX 드라이버(210)의 네거티브 출력 핀(Von TX)은 본딩 패드(917)에 결합된다. 송신기 다이(940)는 또한 TX 드라이버(210)의 포지티브 출력 핀(Vop TX)에 결합된 제 1 스위치(SW1) 및 제 1 저항기(R1)를 포함한다. 추가적으로, 송신기 다이(940)는 TX 드라이버(210)의 네거티브 출력 핀(Von TX)에 결합된 제 2 스위치(SW2) 및 제 2 저항기(R2)를 포함한다.
본딩 패드(913)는 제 1 스위치(SW1) 및 제 1 저항기(R1)가 제 1 인덕터(L1)로서 기능하는 연장된 본딩 와이어(991)를 통해 TXIC(230F)의 종단 핀(Vt)에 결합되게 한다. 이에 더하여, 본딩 패드(915)는 제 2 스위치(SW2) 및 제 2 저항기(R2)가 제 2 인덕터(L2)로서 기능하는 연장된 본딩 와이어(993)를 통해 TXIC(230F)의 종단 핀(Vt)에 결합되게 한다. 본딩 와이어들(991 및 993)은, 본딩 와이어들이 이상에서 설명된 인덕턴스에 대한 수학식에 따른 상당한 양의 인덕턴스(예를 들어, > 1.5 nH)를 갖도록 연장된다.
유사하게, 본딩 패드(911)는 TX 드라이버(210)의 포지티브 출력 핀(Vop TX)이 실질적으로 인덕턴스를 갖지 않는 짧은 본딩 와이어(901)를 통해 TXIC(230F)의 포지티브 출력 핀(Vop1)에 연결되게 한다. 이에 더하여, 본딩 패드(917)는 TX 드라이버(210)의 네거티브 출력 핀(Von TX)이 실질적으로 인덕턴스를 갖지 않는 짧은 본딩 와이어(903)를 통해 TXIC(230F)의 네거티브 출력 핀(Von1)에 연결되게 한다.
이러한 실시예에 있어, 종단 회로(215F)는 외부 컴포넌트로서 커패시터(C1)를 이용한다. 커패시터(C1)는 공통 노드(Ncm)와 접지 사이에 결합된다. 공통 노드(Ncm)는 TXIC(230F)의 종단 핀(Vt)을 통해 제 1 인덕터(L1) 및 제 2 인덕터(L2)에 결합된다.
유익하게, 개시된 구성은 EMI를 감소시키고 신호 품질을 유지하면서, 송신기의 출력의 최적 종단을 제공한다.
이러한 개시를 읽으면, 당업자들이 개선된 소스 종단을 갖는 장치에 대한 또 다른 추가적인 대안적 설계들을 이해할 것이다. 따라서, 본 발명의 특정 실시예들 및 애플리케이션들이 예시되고 설명되었지만, 실시예들이 본 명세서에서 설명된 정확한 구성 및 컴포넌트들에 한정되지 않으며, 첨부된 청구항들에 규정되는 바와 같은 본 발명의 사상 및 범위를 벗어나지 않고 본 명세서에 개시된 본 발명의 방법 및 장치의 배열, 동작 및 상세내용들에서 당업자들에게 자명할 수 있는 다양한 수정들, 변화들 및 변형들이 이루어질 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 장치에 있어서,
    드라이버(driver)의 차동 드라이버 출력에서 공통 모드 신호 상에 중첩된 차동 모드 신호를 생성하기 위한 드라이버로서, 상기 차동 드라이버 출력은 제 1 드라이버 출력 및 제 2 드라이버 출력을 포함하는, 상기 드라이버; 및
    상기 제 1 드라이버 출력과 상기 제 2 드라이버 출력 사이에 결합된 종단 회로를 포함하며,
    상기 종단 회로는:
    노드에 결합된 커패시터;
    상기 제 1 드라이버 출력과 상기 노드 사이에 직렬로 결합된 제 1 저항기 및 제 1 유도성 소자; 및
    상기 제 2 드라이버 출력과 상기 노드 사이에 직렬로 결합된 제 2 저항기 및 제 2 유도성 소자를 포함하며,
    상기 제 1 유도성 소자 및 상기 제 2 유도성 소자는 상기 차동 드라이버 출력에서 상기 차동 모드 신호에 피킹(peaking)을 야기하는, 장치.
  2. 청구항 1에 있어서,
    상기 제 1 드라이버 출력과 상기 노드 사이에서 상기 제 1 저항기 및 상기 제 1 유도성 소자와 직렬로 결합된 제 1 스위치; 및
    상기 제 2 드라이버 출력과 상기 노드 사이에서 상기 제 2 저항기 및 상기 제 2 유도성 소자와 직렬로 결합된 제 2 스위치를 더 포함하는, 장치.
  3. 청구항 2에 있어서,
    상기 제 1 스위치 및 상기 제 2 스위치는 상기 장치가 제 1 통신 프로토콜을 통해 통신할 때 닫히며, 상기 제 1 스위치 및 상기 제 2 스위치는 상기 장치가 제 2 통신 프로토콜을 통해 통신할 때 개방되는, 장치.
  4. 청구항 2에 있어서,
    상기 제 1 스위치 및 상기 제 2 스위치는 상기 드라이버를 갖는 집적된 회로 상에 있는, 장치.
  5. 청구항 1에 있어서,
    상기 제 1 유도성 소자 및 상기 제 2 유도성 소자는 인쇄 회로 기판 상에 있는, 장치.
  6. 청구항 1에 있어서,
    상기 제 1 유도성 소자 및 상기 제 2 유도성 소자는 상기 드라이버를 갖는 집적된 회로 상에 있는, 장치.
  7. 청구항 6에 있어서,
    상기 제 1 유도성 소자 및 상기 제 2 유도성 소자는 본딩 와이어(bonding wire)들인, 장치.
  8. 청구항 1에 있어서,
    상기 제 1 저항기 및 상기 제 2 저항기는 인쇄 회로 기판 상에 있는, 장치.
  9. 청구항 1에 있어서,
    상기 제 1 저항기 및 상기 제 2 저항기는 상기 드라이버를 갖는 집적 회로 상에 있는, 장치.
  10. 청구항 1에 있어서,
    상기 커패시터는 인쇄 회로 기판 상에 있는, 장치.
  11. 청구항 1에 있어서,
    상기 커패시터는 상기 드라이버를 갖는 집적 회로 상에 있는, 장치.
  12. 청구항 1에 있어서,
    상기 차동 신호는 모바일 고 해상도 링크 신호인, 장치.
  13. 청구항 1에 있어서,
    상기 차동 신호 및 상기 공통 모드 신호는 상이한 주파수들에서 동작하는, 장치.
  14. 청구항 13에 있어서,
    상기 차동 신호는 상기 공통 모드 신호보다 더 높은 주파수에서 동작하는, 장치.
  15. 청구항 1에 있어서,
    상기 드라이버로부터 생성되는 공통 모드 잡음을 억제하기 위한 공통 모드 초크(choke)를 더 포함하며,
    상기 공통 모드 초크는 상기 제 1 드라이버 출력과 상기 제 2 드라이버 출력 사이에 결합되는, 장치.
  16. 청구항 1에 있어서,
    상기 커패시터는 상기 노드와 접지 사이에 연결되는, 장치.
  17. 청구항 1에 있어서,
    상기 제 1 유도성 소자는
    Figure pat00004
    미만의 인덕턴스를 가지며, 여기에서 R는 제 1 저항기의 저항이고 fcm은 공통 모드 신호의 주파수인, 장치.
  18. 청구항 1에 있어서,
    상기 제 1 유도성 소자 및 상기 제 2 유도성 소자는 상기 차동 모드 신호의 주파수에서 상기 피킹을 야기하는 임피던스들을 가지며, 상기 제 1 유도성 소자 및 상기 제 2 유도성 소자는 상기 공통 모드 신호의 주파수에서 실질적으로 임피던스를 갖지 않는, 장치.
  19. 청구항 1에 있어서,
    상기 제 1 유도성 소자는
    Figure pat00005
    과 실질적으로 동일한 인덕턴스를 가지며, 여기에서 상기 종단 회로가 없는 채널의 삽입 손실은 주파수 fx에서 상기 종단 회로의 삽입 손실과 실질적으로 동일하고, x는 상기 주파수 fx에서의 상기 종단 회로의 삽입 손실이며, 상기 채널은 상기 제 1 드라이버 출력 및 상기 제 2 드라이버 출력에 결합된 포트에 대한 연결을 포함하는, 장치.
  20. 청구항 19에 있어서,
    상기 채널의 상기 삽입 손실 및 상기 종단 회로의 상기 삽입 손실의 결합된 손실은 상기 주파수 fx에서 -3 dB와 -4 dB 사이인, 장치.
KR1020140094924A 2014-06-04 2014-07-25 소스 종단을 갖는 송신 장치 KR102228329B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/296,377 US9871516B2 (en) 2014-06-04 2014-06-04 Transmitting apparatus with source termination
US14/296,377 2014-06-04

Publications (2)

Publication Number Publication Date
KR20150139755A true KR20150139755A (ko) 2015-12-14
KR102228329B1 KR102228329B1 (ko) 2021-03-16

Family

ID=54770402

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140094924A KR102228329B1 (ko) 2014-06-04 2014-07-25 소스 종단을 갖는 송신 장치

Country Status (2)

Country Link
US (1) US9871516B2 (ko)
KR (1) KR102228329B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7439760B2 (en) * 2005-12-19 2008-10-21 Rambus Inc. Configurable on-die termination
CN113485955B (zh) * 2021-07-07 2024-02-23 合肥中科采象科技有限公司 设备传输电路、装置及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070024369A1 (en) * 2005-07-29 2007-02-01 Jun Cao Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection
US20080116943A1 (en) * 2006-11-20 2008-05-22 Rajendran Nair True-differential DVI/HDMI line driver
US20130236034A1 (en) * 2012-03-09 2013-09-12 Rohm Co., Ltd. Audio output circuit, electronic device using the same, and audio integrated circuit

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3666890A (en) 1970-11-27 1972-05-30 American Data Systems Inc Differential coding system and method
US6137827A (en) 1997-04-22 2000-10-24 Silicon Laboratories, Inc. Isolation system with digital communication across a capacitive barrier
US6205182B1 (en) 1998-02-25 2001-03-20 Cisco Technology, Inc. Encoding a clock signal and a data signal into a single signal for distribution in a signal forwarding device
TW475140B (en) 1998-04-29 2002-02-01 Samsung Electronics Co Ltd Analog/digital display adapter and a computer system having the same
JP3236262B2 (ja) 1998-06-16 2001-12-10 松下電器産業株式会社 強誘電体メモリ装置
US6496540B1 (en) 1998-07-22 2002-12-17 International Business Machines Corporation Transformation of parallel interface into coded format with preservation of baud-rate
US6307543B1 (en) 1998-09-10 2001-10-23 Silicon Image, Inc. Bi-directional data transfer using two pair of differential lines as a single additional differential pair
US6463092B1 (en) 1998-09-10 2002-10-08 Silicon Image, Inc. System and method for sending and receiving data signals over a clock signal line
US6593768B1 (en) * 1999-11-18 2003-07-15 Intel Corporation Dual termination serial data bus with pull-up current source
US6731751B1 (en) 2000-06-27 2004-05-04 Vxi Corporation Apparatus for cordless computer telephony
US6832080B1 (en) 2000-09-12 2004-12-14 Ericsson, Inc. Apparatus for and method of adapting a radio receiver using control functions
EP1241844B1 (en) 2001-03-16 2019-11-06 Super Interconnect Technologies LLC Combining a clock signal and a data signal
US6839862B2 (en) 2001-05-31 2005-01-04 Koninklijke Philips Electronics N.V. Parallel data communication having skew intolerant data groups
JP3881196B2 (ja) 2001-06-27 2007-02-14 富士通株式会社 無線基地局装置
US7085950B2 (en) 2001-09-28 2006-08-01 Koninklijke Philips Electronics N.V. Parallel data communication realignment of data sent in multiple groups
US6914597B2 (en) 2001-10-17 2005-07-05 Hewlett-Packard Development Company, L.P. System for bi-directional video signal transmission
GB2383240B (en) 2001-12-17 2005-02-16 Micron Technology Inc DVi link with parallel test data
GB2383137B (en) 2001-12-17 2005-06-29 Micron Technology Inc DVI link with circuit and method for test
US6671833B2 (en) 2002-01-08 2003-12-30 Parama Networks, Inc. Forward error correction and framing protocol
DE60323818D1 (de) 2002-03-15 2008-11-13 Gennum Corp System und verfahren zum kompensieren von leitungsverlusten über eine strecke für eine digitale visuelle schnittstelle (dvi)
US20030208779A1 (en) 2002-04-15 2003-11-06 Green Samuel I. System and method for transmitting digital video over an optical fiber
US20030201802A1 (en) 2002-04-26 2003-10-30 Young Brian D. Driver and amplifier circuitry
US7020208B1 (en) 2002-05-03 2006-03-28 Pericom Semiconductor Corp. Differential clock signals encoded with data
US6885209B2 (en) 2002-08-21 2005-04-26 Intel Corporation Device testing
US7113550B2 (en) 2002-12-10 2006-09-26 Rambus Inc. Technique for improving the quality of digital signals in a multi-level signaling system
US7565576B2 (en) 2003-04-17 2009-07-21 Seagate Technology Llc Method and apparatus for obtaining trace data of a high speed embedded processor
JP4492920B2 (ja) 2003-05-27 2010-06-30 ルネサスエレクトロニクス株式会社 差動信号伝送システム
US7388904B2 (en) 2003-06-03 2008-06-17 Vativ Technologies, Inc. Near-end, far-end and echo cancellers in a multi-channel transceiver system
US7516237B2 (en) 2003-08-20 2009-04-07 Intel Corporation Scalable device-to-device interconnection
US7358869B1 (en) 2003-08-20 2008-04-15 University Of Pittsburgh Power efficient, high bandwidth communication using multi-signal-differential channels
CN100541599C (zh) 2003-10-22 2009-09-16 Nxp股份有限公司 通过多条传输线传输数据的方法和设备
US7920601B2 (en) 2003-12-19 2011-04-05 Gentex Corporation Vehicular communications system having improved serial communication
US7269673B2 (en) 2004-02-18 2007-09-11 Silicon Image, Inc. Cable with circuitry for asserting stored cable data or other information to an external device or user
US7154254B2 (en) 2004-06-18 2006-12-26 Agilent Technologies, Inc. Apparatus and method for improving electromagnetic compatibility
US7190226B2 (en) 2004-08-27 2007-03-13 Scintera Networks Analog delay chain having more uniformly distributed capacitive loads and analog delay cell for use in chain
JP2006157321A (ja) 2004-11-29 2006-06-15 Fujitsu Ltd 差動クロック伝送装置、差動クロック送信装置、差動クロック受信装置、差動クロック伝送方法
US20060126751A1 (en) 2004-12-10 2006-06-15 Anthony Bessios Technique for disparity bounding coding in a multi-level signaling system
DE102005042710B4 (de) 2005-09-09 2007-04-26 Infineon Technologies Ag Vorrichtung und Verfahren zur spektralen Formung eines Referenztaktsignals
US7627044B2 (en) 2005-10-31 2009-12-01 Silicon Image, Inc. Clock-edge modulated serial link with DC-balance control
WO2007060620A1 (en) 2005-11-22 2007-05-31 Nxp B.V. Synchronized receiver
US7490209B1 (en) 2005-12-14 2009-02-10 Altera Corporation Fully buffered DIMM system and method with hard-IP memory controller and soft-IP frequency controller
TWI299616B (en) * 2005-12-16 2008-08-01 Via Tech Inc Transmitter and transmission circuit
US20070146011A1 (en) 2005-12-28 2007-06-28 O'mahony Frank P Duty cycle adjustment
US7844762B2 (en) 2006-02-24 2010-11-30 Silicon Image, Inc. Parallel interface bus to communicate video data encoded for serial data links
JP4925697B2 (ja) 2006-03-23 2012-05-09 ソニー株式会社 ネットワーク伝送用の映像信号符号化システム及び映像信号符号化方法，信号変換装置
KR100862578B1 (ko) 2006-05-16 2008-10-09 엘지전자 주식회사 플라즈마 디스플레이 장치
GB2440187A (en) 2006-07-17 2008-01-23 Ubidyne Inc DUC and DDC forming digital transceiver
US20080063129A1 (en) 2006-09-11 2008-03-13 Nokia Corporation System and method for pre-defined wake-up of high speed serial link
CN101542992A (zh) 2006-11-02 2009-09-23 雷德米尔技术有限公司 具有嵌入式功率控制的一种可编程高速缆线
US7755448B2 (en) * 2007-01-05 2010-07-13 Silicon Laboratories Inc. Differential impedance matching circuit and method with harmonic suppression
US8331405B2 (en) 2007-02-02 2012-12-11 Cisco Technology, Inc. Mechanism for channel synchronization
US7436203B1 (en) * 2007-04-18 2008-10-14 National Semiconductor Corporation On-chip transformer arrangement
JP4616861B2 (ja) 2007-05-25 2011-01-19 富士ゼロックス株式会社 信号伝送回路及び信号伝送システム
WO2008151251A1 (en) 2007-06-05 2008-12-11 Rambus, Inc. Techniques for multi-wire encoding with an embedded clock
TW200901636A (en) 2007-06-22 2009-01-01 Macroblock Inc Signal encoder and signal decoder
US8437973B2 (en) 2007-07-25 2013-05-07 John Martin Horan Boosted cable for carrying high speed channels and methods for calibrating the same
JP5045756B2 (ja) 2007-08-31 2012-10-10 パナソニック株式会社 映像連動型照明制御システム
US8279976B2 (en) 2007-10-30 2012-10-02 Rambus Inc. Signaling with superimposed differential-mode and common-mode signals
JP5050807B2 (ja) 2007-11-22 2012-10-17 ソニー株式会社 再生装置、表示装置、再生方法および表示方法
TWI343707B (en) 2007-12-26 2011-06-11 Altek Corp Differential signal modulating apparatus and method thereof
US8090030B2 (en) 2008-01-04 2012-01-03 Silicon Image, Inc. Method, apparatus and system for generating and facilitating mobile high-definition multimedia interface
JP2009272791A (ja) 2008-05-02 2009-11-19 Sony Corp 送信装置、情報送信方法、受信装置および情報処理方法
JP5338206B2 (ja) 2008-08-29 2013-11-13 富士通株式会社 制御装置，偏波多重光変調器，光送信装置および偏波多重光変調器の制御方法
TWI428749B (zh) 2008-10-15 2014-03-01 Aten Int Co Ltd 主機端連接模組、操作端控制模組、矩陣式多電腦切換器系統、本地端模組、遙控端模組及訊號延伸器系統
US20100104029A1 (en) 2008-10-27 2010-04-29 Inyeol Lee Independent link(s) over differential pairs using common-mode signaling
US8176214B2 (en) 2008-10-31 2012-05-08 Silicon Image, Inc. Transmission of alternative content over standard device connectors
US8111737B2 (en) 2009-03-13 2012-02-07 Wavesplitter Technologies, Inc. Bidirectional digital communication circuit and a bidirectional digital communication method
US8242803B2 (en) 2009-06-26 2012-08-14 Broadcom Corporation HDMI and displayport dual mode transmitter
JP2011015071A (ja) 2009-06-30 2011-01-20 Sony Corp 信号処理装置、情報処理装置、多値符号化方法、及びデータ伝送方法
US8644334B2 (en) 2009-09-30 2014-02-04 Silicon Image, Inc. Messaging to provide data link integrity
US8510487B2 (en) 2010-02-11 2013-08-13 Silicon Image, Inc. Hybrid interface for serial and parallel communication
US8692937B2 (en) 2010-02-25 2014-04-08 Silicon Image, Inc. Video frame synchronization
JP2012019382A (ja) 2010-07-08 2012-01-26 Sony Corp 電子機器
TWI457000B (zh) 2010-10-05 2014-10-11 Aten Int Co Ltd 訊號延伸器系統及其訊號延伸器以及其傳送與接收模組
CN101977082B (zh) 2010-10-28 2015-04-29 长芯盛（武汉）科技有限公司 光收发模块、光传输装置及光传输方法
US8675577B2 (en) 2010-12-20 2014-03-18 Intel Corporation Signaling techniques for a multimedia-aware radio and network adaptation
US8405529B2 (en) 2011-03-11 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Using bus inversion to reduce simultaneous signal switching
US8970162B2 (en) 2011-07-12 2015-03-03 Texas Instruments Incorporated System and method for balancing electrical energy storage devices via differential power bus and capacitive load switched-mode power supply
US8886970B2 (en) 2011-12-08 2014-11-11 Active-Semi, Inc. Power manager tile for multi-tile power management integrated circuit
US9537644B2 (en) 2012-02-23 2017-01-03 Lattice Semiconductor Corporation Transmitting multiple differential signals over a reduced number of physical channels
US9741655B2 (en) * 2013-01-15 2017-08-22 Silergy Semiconductor Technology (Hangzhou) Ltd Integrated circuit common-mode filters with ESD protection and manufacturing method
US9230505B2 (en) 2013-02-25 2016-01-05 Lattice Semiconductor Corporation Apparatus, system and method for providing clock and data signaling
US9083584B2 (en) * 2013-08-16 2015-07-14 Via Technologies, Inc. Common mode modulation with current compensation
TWI543596B (zh) * 2013-12-26 2016-07-21 晨星半導體股份有限公司 多媒體介面接收電路
US10637972B2 (en) * 2014-05-06 2020-04-28 Lattice Semiconductor Corporation System for dynamic audio visual capabilities exchange

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070024369A1 (en) * 2005-07-29 2007-02-01 Jun Cao Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection
US20080116943A1 (en) * 2006-11-20 2008-05-22 Rajendran Nair True-differential DVI/HDMI line driver
US20130236034A1 (en) * 2012-03-09 2013-09-12 Rohm Co., Ltd. Audio output circuit, electronic device using the same, and audio integrated circuit

Also Published As

Publication number Publication date
KR102228329B1 (ko) 2021-03-16
US9871516B2 (en) 2018-01-16
US20150358020A1 (en) 2015-12-10

Similar Documents

Publication Publication Date Title
EP3130105B1 (en) Broadband power coupling - decoupling network for podl
US7557676B2 (en) Signal transmission circuit, electronic device, cable, and connector
US8488685B2 (en) Active bidirectional splitter for single ended media
US9473205B2 (en) Coaxial data communication with reduced EMI
EP2803139B1 (en) Driver circuit and method of generating an output signal
US9866270B2 (en) Coaxial data communication with reduced EMI
WO2014140660A1 (en) Driving data of multiple protocols through a single set of pins
JP7046054B2 (ja) Ｅｍｉが低減された同軸データ通信
CN107959497A (zh) 被配置用于流电隔离信令的集成电路及配备集成电路的方法
US20120112784A1 (en) Differential signal transmission line, ic package, and method for testing said differential signal transmission line and ic package
KR100936796B1 (ko) 반도체 소자
US8355229B2 (en) Semiconductor device with an inductor
KR102228329B1 (ko) 소스 종단을 갖는 송신 장치
KR20080093915A (ko) 온칩 변압기 구성
WO2017096806A1 (zh) 抑制电磁干扰的方法以及装置
Keel et al. CDM-reliable T-coil techniques for a 25-Gb/s wireline receiver front-end
US11509134B2 (en) Communication interface protection circuit having transient voltage suppression
US11711225B2 (en) Reduction of power-over-data-lines (PODL) filter parasitics for multi-gigabit ethernet
WO2016185847A1 (ja) 入出力インターフェース回路
US9459648B2 (en) AC coupled single-ended LVDS receiving circuit comprising low-pass filter and voltage regulator
US20170163571A1 (en) Method and apparatus for supressing electromagnetic interference
JP4213696B2 (ja) 信号伝送回路
JP2015198303A (ja) 同軸通信装置
US11831153B1 (en) High-bandwidth signal driver/receiver
CN104467912B (zh) 射频通讯系统及应用于该射频通讯系统的隔离噪声方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant