WO2018221131A1 - 電子部品 - Google Patents

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WO2018221131A1
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鷲田亮介
南條純一
牧野成道
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株式会社村田製作所
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Definitions

  • the present invention relates to an electronic component, and more particularly to an electronic component having a structure in which a metal conductor is disposed between insulators.
  • An electronic component having a structure in which a metal conductor is sandwiched between insulators is known.
  • Patent Document 1 discloses that an end face of a metal conductor mainly composed of a base metal is covered with a metal film mainly composed of at least one selected from Pd, Au, Pt and Ag. Furthermore, an electronic component having a plating film formed thereon is described. According to this electronic component, the plating film can be uniformly formed on the end surface of the metal conductor by covering the end surface of the metal conductor with the noble metal.
  • the plating film formed on the end surface of the metal conductor is As shown in FIG. 4, the metal film is formed so as to swell outward with the position of the metal film as the center, and it is difficult to form a plating film having a large planar area spreading flat. For this reason, when it is set as the structure which arrange
  • the present invention solves the above problems, and provides an electronic component capable of increasing the connection area between the outer conductor and the plating film and improving the connection reliability between the metal conductor and the outer conductor. For the purpose.
  • the electronic component of the present invention is A laminate comprising a first insulator and a second insulator having a higher resistivity than the first insulator; A metal conductor located between the first insulator and the second insulator and having a predetermined end face located at least in the vicinity of the end face of the laminate; A plating film formed on a predetermined end surface of the metal conductor and formed in a manner extending toward the end surface of the first insulator rather than the end surface of the second insulator; An outer conductor formed on the outer side of the plating film and electrically connected to the metal conductor via the plating film; It is characterized by providing.
  • the predetermined end face of the metal conductor may be configured to be located inside the end face of the multilayer body.
  • the first insulator may be a magnetic material, and the second insulator may be a non-magnetic material.
  • a coil is formed inside the first insulator,
  • the outer conductor may be configured to have a function as a shield.
  • the metal conductor may be electrically connected to the ground.
  • the plating film formed on the end face of the metal conductor is formed in such a manner as to spread toward the end face of the first insulator having a lower resistivity than the end face of the second insulator. Therefore, the connection area between the plating film and the outer conductor is increased as compared with the configuration in which the plating film is formed so as to bulge outward with the end face of the metal conductor as the center. Thereby, the connection reliability between a metal conductor and an outer conductor can be improved.
  • FIG. 1 It is sectional drawing which shows schematic structure of the ferrite substrate module as an electronic component in one Embodiment of this invention. It is a schematic circuit diagram which shows the example of a power supply circuit to which the ferrite substrate module as an electronic component in one Embodiment is applied. It is an enlarged view of the outer end surface part of the 4th wiring conductor. It is the figure which looked at the peripheral area
  • a ferrite substrate module will be described as an example of the electronic component of the present invention.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a ferrite substrate module 10 as an electronic component according to an embodiment of the present invention.
  • FIG. 2 is a schematic circuit diagram showing an example of a power supply circuit to which the ferrite substrate module 10 as an electronic component in one embodiment is applied.
  • the ferrite substrate module 10 includes a ferrite substrate 20, a sealing resin 30, a first mounting electronic component 51 and a second mounting electronic component 52, and an outer conductor 60.
  • the ferrite substrate 20 has a substantially rectangular parallelepiped shape. That is, the ferrite substrate 20 includes a first main surface 203A and a second main surface 203B that face each other, and a first side surface 201 and a second side surface 202 that connect the first main surface 203A and the second main surface 203B. Have at least.
  • the ferrite substrate 20, which is a laminate, includes a first magnetic layer 21, a second magnetic layer 22, a first nonmagnetic layer 24, a second nonmagnetic layer 25, and a third nonmagnetic layer.
  • a body layer 23 is provided.
  • the first magnetic layer 21, the second magnetic layer 22, the first nonmagnetic layer 24, the second nonmagnetic layer 25, and the third nonmagnetic layer 23 are all ceramic insulators. Is a layer.
  • the first magnetic layer 21 and the second magnetic layer 22 are formed by laminating a plurality of ceramic insulator layers.
  • the second magnetic layer 22 corresponds to the first insulator of the present invention
  • the second nonmagnetic layer 25 corresponds to the second insulator of the present invention.
  • the third nonmagnetic layer 23 is disposed between the first magnetic layer 21 and the second magnetic layer 22. This third nonmagnetic layer 23 can be omitted. When the third nonmagnetic layer 23 is omitted, the magnetic layer composed of the first magnetic layer 21 and the second magnetic layer 22 corresponds to the first insulator of the present invention. However, by providing the third nonmagnetic material layer 23, it is possible to improve the DC superposition characteristics of the coil 401 described later.
  • the first nonmagnetic material layer 24 is in contact with the surface of the first magnetic material layer 21 opposite to the contact surface with the third nonmagnetic material layer 23.
  • the second nonmagnetic material layer 25 is in contact with the surface of the second magnetic material layer 22 opposite to the contact surface with the third nonmagnetic material layer 23.
  • Layers 25 are sequentially stacked.
  • a coil 401 is formed on the laminated portion of the first magnetic layer 21, the third nonmagnetic layer 23, and the second magnetic layer 22.
  • the coil 401 is configured as a spiral conductor having an opening in the center of the ferrite substrate 20 in a plan view and having a thickness direction as an axial direction.
  • the coil 401 includes a plurality of coil conductors and a plurality of interlayer connection conductors.
  • Each of the plurality of coil conductors has a winding shape, that is, an annular shape in which a part of the circumference is cut out.
  • the plurality of coil conductors are formed at different positions in the thickness direction of the first magnetic layer 21 and the second magnetic layer 22 of the ferrite substrate 20.
  • the plurality of coil conductors are formed as one conductor by the interlayer connection conductors formed on the first magnetic layer 21, the second magnetic layer 22, and the third nonmagnetic layer 23. It is connected.
  • the ends of the connected coil conductors are mounted electronic components (for example, control ICs) mounted on the first nonmagnetic layer 24 via interlayer connection conductors formed on the first nonmagnetic layer 24. ) Is electrically connected.
  • the first non-magnetic layer 24 includes a first component mounting land conductor 441, a second component mounting land conductor 442, a first wiring conductor 451, a second wiring conductor 452, and a first interlayer connection.
  • a conductor 461 and a second interlayer connection conductor 462 are formed.
  • the first component mounting land conductor 441 and the second component mounting land conductor 442 include the first magnetic surface 203 ⁇ / b> A of the ferrite substrate 20, that is, the first magnetic surface of both surfaces of the first nonmagnetic material layer 24. It is formed on the surface opposite to the contact surface with the body layer 21.
  • the first mounting type electronic component 51 is mounted on the first component mounting land conductor 441.
  • the second mounting electronic component 52 is mounted on the second component mounting land conductor 442.
  • the first wiring conductor 451 is formed at the interface between the first nonmagnetic layer 24 and the first magnetic layer 21. The vicinity of one end of the first wiring conductor 451 is electrically connected to the first component mounting land conductor 441 via the first interlayer connection conductor 461. The other end of the first wiring conductor 451 is connected to an outer conductor 60 described later.
  • the second wiring conductor 452 is formed at the interface between the first nonmagnetic layer 24 and the first magnetic layer 21. The vicinity of one end of the second wiring conductor 452 is electrically connected to the second component mounting land conductor 442 via the second interlayer connection conductor 462. The other end of the second wiring conductor 452 is connected to an outer conductor 60 described later.
  • the second nonmagnetic material layer 25 includes a first terminal conductor 411, a second terminal conductor 412, a third wiring conductor 421, a fourth wiring conductor 422, a third interlayer connection conductor 431, and a first Four interlayer connection conductors 432 are formed.
  • the first terminal conductor 411 and the second terminal conductor 412 are formed on the opposite surface of the both surfaces of the second nonmagnetic material layer 25 to the contact surface with the second magnetic material layer 22. Yes.
  • the first terminal conductor 411 and the second terminal conductor 412 are reference potential terminal conductors, for example, ground (ground) terminal conductors.
  • the third wiring conductor 421 corresponds to the metal conductor of the present invention.
  • the third wiring conductor 421 is formed at the interface between the second nonmagnetic layer 25 and the second magnetic layer 22. That is, the third wiring conductor 421 is disposed between the second nonmagnetic layer 25 and the second magnetic layer 22.
  • the vicinity of one end of the third wiring conductor 421 is electrically connected to the first terminal conductor 411 via the third interlayer connection conductor 431.
  • the other end face of the third wiring conductor 421 is located in the vicinity of the first side face 201 of the ferrite substrate 20.
  • a plating film 81 is formed on the other end surface of the third wiring conductor 421. Details of the plating film 81 will be described later.
  • the fourth wiring conductor 422 corresponds to the metal conductor of the present invention.
  • the fourth wiring conductor 422 is formed at the interface between the second nonmagnetic layer 25 and the second magnetic layer 22. That is, the fourth wiring conductor 422 is disposed between the second nonmagnetic layer 25 and the second magnetic layer 22.
  • the vicinity of one end of the fourth wiring conductor 422 is electrically connected to the second terminal conductor 412 via the fourth interlayer connection conductor 432.
  • the end face on the other end side of the fourth wiring conductor 422 is located in the vicinity of the second side face 202 of the ferrite substrate 20.
  • a plating film 82 is formed on the end surface on the other end side of the fourth wiring conductor 422. Details of the plating film 82 will be described later with reference to FIG.
  • the sealing resin 30 covers the first main surface 203A of the ferrite substrate 20, the first mounting electronic component 51, and the second mounting electronic component 52.
  • the outer conductor 60 having a function as a shield covers the surface of the sealing resin 30, the first side surface 201 and the second side surface 202 of the ferrite substrate 20.
  • the outer conductor 60 is composed of, for example, three layers of stainless steel, copper, and stainless steel.
  • the first wiring conductor 451 and the second wiring conductor 452 are electrically connected to the outer conductor 60.
  • the third wiring conductor 421 is electrically connected to the outer conductor 60 via the plating film 81, and the fourth wiring conductor 422 is electrically connected to the outer conductor 60 via the plating film 82. Has been.
  • the third wiring conductor 421 and the fourth wiring conductor 422 are also electrically connected to the ground. Accordingly, the outer conductor 60 is also electrically connected to the ground.
  • the first wiring conductor 451, the second wiring conductor 452, the third wiring conductor 421, and the fourth wiring conductor 422 are preferably composed mainly of Ag. Thereby, the electrical conductivity of the 1st wiring conductor 451, the 2nd wiring conductor 452, the 3rd wiring conductor 421, and the 4th wiring conductor 422 improves, and a ground can be stabilized more.
  • the main component of the 3rd wiring conductor 421 and the 4th wiring conductor 422 which are the metal conductors of this invention is not limited to Ag.
  • the ferrite substrate module 10 having the above-described configuration is applied to a circuit as shown in FIG.
  • the ferrite substrate module 10 includes an input terminal PIN, an output terminal POUT, a ground terminal PGND, a control IC 71, an input capacitor 72, an inductor (choke coil) 73, and an output capacitor 74.
  • the input terminal of the control IC 71 is connected to the input terminal PIN.
  • An input capacitor 72 is connected between the input terminal PIN and the ground terminal PGND.
  • One end of an inductor 73 is connected to the output end of the control IC 71, and the other end of the inductor 73 is connected to the output terminal POUT.
  • An output capacitor 74 is connected between the output terminal POUT and the ground terminal PGND.
  • the ground terminal PGND is connected to an external ground (ground potential) that is a reference potential.
  • the ferrite substrate module 10 outputs the input voltage Vin given to the input terminal PIN from the output terminal POUT as the output voltage Vout by switching control by the control IC 71. That is, the ferrite substrate module 10 functions as a step-down DCDC converter.
  • the control IC 71 in FIG. 2 is realized by the first mounting electronic component 51 in FIG. 1, and the input capacitor 72 and the output capacitor 74 in FIG. 2 are realized by the second mounting electronic component 52 in FIG.
  • the second inductor 73 is realized by the coil 401 of FIG. And the stability of the connection between the outer conductor 60 that shields them and the ground terminal PGND is improved, so that a DCDC converter with suppressed noise can be realized.
  • FIG. 3 is an enlarged view of the outer end face portion of the fourth wiring conductor 422.
  • the plating film 82 formed on the outer end face of the fourth wiring conductor 422 will be described, but the plating film 81 formed on the outer end face of the third wiring conductor 421 has the same configuration.
  • the outer end face 422a of the fourth wiring conductor 422 is located inside the end face 22a of the second magnetic layer 22 and the end face 25a of the second nonmagnetic layer 25.
  • a plating film 82 is formed on the outer end face 422a of the fourth wiring conductor 422.
  • the plating film 82 is formed in such a manner that it extends toward the end face 22 a of the second magnetic layer 22 rather than the end face 25 a of the second nonmagnetic layer 25.
  • 4 is a view of the peripheral region including the outer end face 422a of the fourth wiring conductor 422 as seen from the direction of the arrow Y1 in FIG.
  • the plating film 82 may be an electrolytic plating film or an electroless plating film.
  • the metal species of the plating film 82 is not particularly limited, and for example, Ni + Au, Ni + Sn, or the like can be used.
  • the resistivity of the second magnetic layer 22 is smaller than the resistivity of the second nonmagnetic layer 25.
  • the second magnetic layer 22 has a high affinity for the conductor.
  • plating deposition proceeds toward the second magnetic layer 22 having a lower resistivity.
  • the plating film 82 formed on the end surface 422a of the fourth wiring conductor 422 has a shape extending toward the end surface 22a of the second magnetic layer 22 rather than the end surface 25a of the second nonmagnetic layer 25.
  • the area where the plating film 82 covers the end face 22 a of the second magnetic layer 22 is larger than the area of the end face 25 a of the second nonmagnetic layer 25.
  • the plating film 82 is formed in a range wider than the thickness of the fourth wiring conductor 422 in the stacking direction. More specifically, as shown in FIG. 4, the plating film 82 extends on the end face 22 a of the second magnetic layer 22 to a length equal to or greater than the thickness of the fourth wiring conductor 422. As a result, the end surface 422a of the fourth wiring conductor 422 is formed with a plating film having a shape that protrudes outward and a shape that does not extend so much outward in the stacking direction. In comparison, since the connection area between the plating film 82 and the outer conductor 60 is increased, the electrical connection between the fourth wiring conductor 422 and the outer conductor 60 through the plating film 82 is improved. Therefore, the ground of the outer conductor 60 is further stabilized, and high-frequency radiation noise emitted from the ferrite substrate module 10 can be effectively reduced.
  • the plating film 82 formed on the end surface 422a of the fourth wiring conductor 422 has a shape that extends toward the end surface 22a of the second magnetic layer 22 instead of a shape that protrudes outward, In the manufacturing process of the ferrite substrate module 10, the outer conductor 60 can be easily formed outside the plating film 82.
  • the end surface 422a of the fourth wiring conductor 422 is located inside the end surface 22a of the second magnetic layer 22 and the end surface 25a of the second nonmagnetic layer 25. Therefore, as shown in FIG. 3, the plating film 82 is located outside the end surface 422 a of the fourth wiring conductor 422 and between the second magnetic layer 22 and the second nonmagnetic layer 25. Formed in the region. As a result, the contact area between the plated film 82 and the second magnetic layer 22 and the second nonmagnetic layer 25, which are insulator layers, increases, so the plated film 82 and the second magnetic layer The sticking force between the magnetic layer 22 and the second nonmagnetic layer 25 is increased.
  • width H1 of the fourth wiring conductor 422 shown in FIG. 4 can be set to an arbitrary length.
  • the ferrite substrate module 10 can be manufactured by the following method.
  • conductor patterns are respectively formed on a plurality of magnetic sheets constituting the magnetic layers 21M and 22M and a plurality of nonmagnetic sheets constituting the nonmagnetic layers 24M and 25M.
  • a plurality of magnetic sheets constituting the magnetic layers 21M and 22M and a plurality of nonmagnetic sheets constituting the nonmagnetic layers 24M and 25M are mother sheets having a size capable of forming a plurality of ferrite substrates 20 at once. It is.
  • a coil conductor and an interlayer connection conductor constituting the coil 401 are formed on a plurality of magnetic sheets constituting the magnetic layers 21M and 22M. Further, a plurality of non-magnetic sheets constituting the non-magnetic layer 24M are provided with a first component mounting land conductor 441, a second component mounting land conductor 442, a wiring conductor 450, a first interlayer connection conductor 461, Then, the second interlayer connection conductor 462 is formed. Furthermore, the first terminal conductor 411, the second terminal conductor 412, the wiring conductor 420, the third interlayer connection conductor 431, and the fourth interlayer are formed on the plurality of nonmagnetic sheets constituting the nonmagnetic layer 25M. A connection conductor 432 is formed.
  • the wiring conductors 420 and 450 have a shape straddling a plurality of element portions.
  • an element part shows the part which finally becomes one ferrite substrate module 10 (ferrite substrate 20).
  • a plurality of magnetic sheets constituting the magnetic layers 21M and 22M, a plurality of nonmagnetic sheets constituting the nonmagnetic layers 24M and 25M, and a nonmagnetic sheet constituting the nonmagnetic layer 23M are laminated. Then, the mother laminated body 20M is formed.
  • a break groove 210 for dividing the mother stacked body 20M into individual element portions is formed.
  • the wiring conductor 420 is divided into a third wiring conductor 421 and a fourth wiring conductor 422. Further, the outer end portions of the third wiring conductor 421 and the fourth wiring conductor 422 are exposed to the break groove 210.
  • the mother laminate 20M is fired.
  • the third wiring conductor 421 and the fourth wiring conductor 422 which are metal conductors contract.
  • the position of the outer end face of the third wiring conductor 421 is positioned more than the end face of the magnetic layer 22M and the end face of the nonmagnetic layer 25M exposed in the break groove 210. It is the inner position.
  • the position of the outer end face of the fourth wiring conductor 422 is a position inside the end face of the magnetic layer 22M exposed to the break groove 210 and the end face of the nonmagnetic layer 25M.
  • plating films are formed on the outer end surfaces of the third wiring conductor 421 and the fourth wiring conductor 422. At this time, plating deposition proceeds toward the magnetic layer 22M having a lower resistivity than the nonmagnetic layer 25M. As a result, as shown in FIG. 6A, the plating films 81 and 82 are formed so as to spread toward the magnetic layer 22M compared to the nonmagnetic layer 25M.
  • the first mountable electronic component 51 and the second mountable electronic component 52 are mounted on the first main surface 203A of the fired mother laminate 20M. Specifically, the first mounting electronic component 51 is mounted on the first component mounting land conductor 441, and the second mounting electronic component 52 is mounted on the second component mounting land conductor 442.
  • a sealing resin 30M is formed on the first main surface 203A side of the mother laminated body 20M.
  • the mother stacked body 20 ⁇ / b> M is divided into a plurality of element portions along the break grooves 210.
  • the outer conductor 60 is formed on the outer side of each separated element part.
  • the outer conductor 60 can be formed by, for example, a sputtering method.
  • the end surface 422a of the fourth wiring conductor 422 has been described as being located inside the end surface 22a of the second magnetic layer 22 and the end surface 25a of the second nonmagnetic layer 25.
  • the end surface 22a of the magnetic layer 22 and the end surface 25a of the second nonmagnetic layer 25 may be at the same position in the thickness direction.
  • the end face of the third wiring conductor 421 has been described as being located inside the end face of the second magnetic layer 22 and the end face of the second nonmagnetic layer 25, but the same position in the thickness direction. It may be. That is, the predetermined end face of the metal conductor of the present invention only needs to be positioned at least in the vicinity of the end face of the ferrite substrate 20 as a laminate.
  • the above-described ferrite substrate module 10 may be configured not to include the first mounting type electronic component 51 and the second mounting type electronic component 52.
  • the electronic component is the ferrite substrate module 10
  • the second magnetic layer 22 of the ferrite substrate module 10 corresponds to the first insulator
  • the second nonmagnetic layer 25 is the first. It was described as corresponding to 2 insulators.
  • the electronic component of the present invention is not limited to the ferrite substrate module.
  • the first insulator is not limited to the magnetic layer
  • the second insulator is not limited to the nonmagnetic layer.
  • the electronic component of the present invention includes a laminated body including a first insulator and a second insulator having a higher resistivity than the first insulator, the first insulator, and the second insulator.
  • a metal conductor located between the body and a predetermined end face located at least in the vicinity of the end face of the laminated body; and a first insulating member formed on the predetermined end face of the metal conductor and having a first insulation more than the end face of the second insulator. If it is a structure provided with the plating film formed in the aspect which spreads toward the end surface of the body, and the outer conductor formed on the outer side of the plating film and electrically connected to the metal conductor via the plating film Good.

Abstract

電子部品であるフェライト基板モジュール１０は、第１の絶縁体（第２の磁性体層２２）と第１の絶縁体よりも抵抗率の大きい第２の絶縁体（第２の非磁性体層２５）とを備えた積層体（フェライト基板２０）と、第１の絶縁体と第２の絶縁体との間に位置し、所定の端面が少なくとも積層体の端面近傍に位置する金属導体（配線導体４２１、４２２）と、金属導体の所定の端面に形成され、かつ、第２の絶縁体の端面よりも前記第１の絶縁体の端面の方に広がる態様で形成されているめっき膜８１、８２と、めっき膜８１、８２の外側に形成され、当該めっき膜を介して金属導体と電気的に接続されている外側導体６０とを備える。

Description

電子部品
　本発明は、電子部品に関し、特に、絶縁体の間に金属導体が配置された構造を有する電子部品に関する。
　絶縁体の間に金属導体が挟まれた構造を有する電子部品が知られている。
　そのような電子部品の一つとして、特許文献１には、卑金属を主成分とする金属導体の端面を、Ｐｄ、Ａｕ、ＰｔおよびＡｇから選ばれる少なくとも１種を主成分とする金属膜で被覆し、さらにその上に、めっき膜を形成した電子部品が記載されている。この電子部品によれば、金属導体の端面を貴金属で覆うことにより、金属導体の端面に均一にめっき膜を形成することができる。
特開２０１０－９３１１２号公報
　しかしながら、特許文献１に記載の電子部品では、金属導体を挟み込むように配置されている絶縁体は同じものが用いられているため、金属導体の端面に形成されるめっき膜は、引用文献１の図４で示されているように、金属膜の位置を中心として外側に膨らむように形成されてしまい、平坦に広がった平面面積の大きいめっき膜を形成することは困難である。このため、めっき膜の外側に、めっき膜を介して金属導体と電気的に接続される外側導体を配置する構成とする場合、外側導体とめっき膜との接続面積を十分に広くすることができず、金属導体と外側導体との間の接続信頼性に改善の余地があった。
　本発明は、上記課題を解決するものであり、外側導体とめっき膜との接続面積を広くし、金属導体と外側導体との間の接続信頼性を向上させることが可能な電子部品を提供することを目的とする。
　本発明の電子部品は、
　第１の絶縁体と、前記第１の絶縁体よりも抵抗率の大きい第２の絶縁体とを備えた積層体と、
　前記第１の絶縁体と前記第２の絶縁体との間に位置し、所定の端面が少なくとも前記積層体の端面近傍に位置する金属導体と、
　前記金属導体の所定の端面に形成され、かつ、前記第２の絶縁体の端面よりも前記第１の絶縁体の端面の方に広がる態様で形成されているめっき膜と、
　前記めっき膜の外側に形成され、当該めっき膜を介して前記金属導体と電気的に接続されている外側導体と、
を備えることを特徴とする。
　前記金属導体の所定の端面は、前記積層体の端面よりも内側に位置するように構成されていてもよい。
　前記第１の絶縁体は磁性体であり、前記第２の絶縁体は非磁性体であってもよい。
　前記第１の絶縁体の内部にはコイルが形成されており、
　前記外側導体は、シールドとしての機能を有するように構成されていてもよい。
　前記金属導体は、グランドと電気的に接続されていてもよい。
　本発明の電子部品によれば、金属導体の端面に形成されているめっき膜は、第２の絶縁体の端面よりも抵抗率の小さい第１の絶縁体の端面の方に広がる態様で形成されているので、金属導体の端面を中心として外側に膨らむような態様でめっき膜が形成されている構成と比べて、めっき膜と外側導体との接続面積が広くなる。これにより、金属導体と外側導体との間の接続信頼性を向上させることができる。
本発明の一実施形態における電子部品としてのフェライト基板モジュールの概略構成を示す断面図である。 一実施形態における電子部品としてのフェライト基板モジュールが適用される電源回路例を示す概略回路図である。 第４の配線導体の外側端面部分の拡大図である。 第４の配線導体の外側端面を含む周辺領域を、図３の矢印Ｙ１の方向から見た図である。 （Ａ）、（Ｂ）、（Ｃ）は、フェライト基板モジュールの製造方法を説明するための図である。 （Ａ）、（Ｂ）は、フェライト基板モジュールの製造方法を説明するための図である。
　以下に本発明の実施形態を示して、本発明の特徴とするところをさらに具体的に説明する。
　以下では、本発明の電子部品として、フェライト基板モジュールを例に挙げて説明する。
　図１は、本発明の一実施形態における電子部品としてのフェライト基板モジュール１０の概略構成を示す断面図である。また、図２は、一実施形態における電子部品としてのフェライト基板モジュール１０が適用される電源回路例を示す概略回路図である。
　図１に示すように、フェライト基板モジュール１０は、フェライト基板２０と、封止樹脂３０と、第１の実装型電子部品５１および第２の実装型電子部品５２と、外側導体６０とを備える。
　フェライト基板２０は、略直方体の形状を有する。すなわち、フェライト基板２０は、互いに対向する第１主面２０３Ａおよび第２主面２０３Ｂと、当該第１主面２０３Ａと第２主面２０３Ｂとを連接させる第１側面２０１および第２側面２０２とを少なくとも有する。
　積層体であるフェライト基板２０は、第１の磁性体層２１、第２の磁性体層２２、第１の非磁性体層２４、第２の非磁性体層２５、および、第３の非磁性体層２３を備える。第１の磁性体層２１、第２の磁性体層２２、第１の非磁性体層２４、第２の非磁性体層２５、および、第３の非磁性体層２３はいずれもセラミック絶縁体層である。また、第１の磁性体層２１および第２の磁性体層２２は、複数のセラミック絶縁体層が積層されたものである。第２の磁性体層２２は、本発明の第１の絶縁体に対応し、第２の非磁性体層２５は、本発明の第２の絶縁体に対応する。
　第３の非磁性体層２３は、第１の磁性体層２１と第２の磁性体層２２の間に配置されている。この第３の非磁性体層２３は、省略することも可能である。第３の非磁性体層２３を省略した場合、第１の磁性体層２１および第２の磁性体層２２からなる磁性体層が本発明の第１の絶縁体に対応することになる。ただし、第３の非磁性体層２３を設けることによって、後述するコイル４０１の直流重畳特性を向上させることができる。
　第１の非磁性体層２４は、第１の磁性体層２１の両面のうち、第３の非磁性体層２３との当接面とは反対側の面に当接している。
　第２の非磁性体層２５は、第２の磁性体層２２の両面のうち、第３の非磁性体層２３との当接面とは反対側の面に当接している。
　すなわち、厚み方向に沿って、第１の非磁性体層２４、第１の磁性体層２１、第３の非磁性体層２３、第２の磁性体層２２、および、第２の非磁性体層２５が順に積層されている。
　第１の磁性体層２１、第３の非磁性体層２３、および第２の磁性体層２２の積層部分には、コイル４０１が形成されている。
　コイル４０１は、平面視で、フェライト基板２０の中央に開口部を有し、厚み方向を軸方向とする螺旋形の導体として構成されている。この構成を実現するため、コイル４０１は、複数のコイル導体と複数の層間接続導体とを備える。
　複数のコイル導体のそれぞれは、巻回形、すなわち、周上の一部を切り欠いた環状の形状を有する。複数のコイル導体は、フェライト基板２０の第１の磁性体層２１および第２の磁性体層２２における厚み方向の異なる位置に形成されている。これら複数のコイル導体は、第１の磁性体層２１、第２の磁性体層２２、および、第３の非磁性体層２３に形成された層間接続導体によって、１本の導体となるように接続されている。接続されたコイル導体の端部は、第１の非磁性体層２４に形成された層間接続導体を介して第１の非磁性体層２４上に搭載された実装型電子部品（例えば制御用ＩＣ）に電気的に接続されている。
　第１の非磁性体層２４には、第１の部品実装用ランド導体４４１、第２の部品実装用ランド導体４４２、第１の配線導体４５１、第２の配線導体４５２、第１の層間接続導体４６１、および、第２の層間接続導体４６２が形成されている。
　第１の部品実装用ランド導体４４１および第２の部品実装用ランド導体４４２は、フェライト基板２０の第１主面２０３Ａ、すなわち、第１の非磁性体層２４の両面のうち、第１の磁性体層２１との当接面とは反対側の面に形成されている。第１の部品実装用ランド導体４４１には、第１の実装型電子部品５１が実装されている。また、第２の部品実装用ランド導体４４２には、第２の実装型電子部品５２が実装されている。
　第１の配線導体４５１は、第１の非磁性体層２４と第１の磁性体層２１との界面に形成されている。第１の配線導体４５１の一方端付近は、第１の層間接続導体４６１を介して、第１の部品実装用ランド導体４４１と電気的に接続されている。第１の配線導体４５１の他方端は、後述する外側導体６０と接続されている。
　第２の配線導体４５２は、第１の非磁性体層２４と第１の磁性体層２１との界面に形成されている。第２の配線導体４５２の一方端付近は、第２の層間接続導体４６２を介して、第２の部品実装用ランド導体４４２と電気的に接続されている。第２の配線導体４５２の他方端は、後述する外側導体６０と接続されている。
　第２の非磁性体層２５には、第１の端子導体４１１、第２の端子導体４１２、第３の配線導体４２１、第４の配線導体４２２、第３の層間接続導体４３１、および、第４の層間接続導体４３２が形成されている。
　第１の端子導体４１１および第２の端子導体４１２は、第２の非磁性体層２５の両面のうち、第２の磁性体層２２との当接面とは反対側の面に形成されている。第１の端子導体４１１および第２の端子導体４１２は、基準電位用の端子導体、例えば、グランド（接地）用の端子導体である。
　第３の配線導体４２１は、本発明の金属導体に対応する。第３の配線導体４２１は、第２の非磁性体層２５と第２の磁性体層２２との界面に形成されている。すなわち、第３の配線導体４２１は、第２の非磁性体層２５と第２の磁性体層２２との間に配置されている。第３の配線導体４２１の一方端付近は、第３の層間接続導体４３１を介して、第１の端子導体４１１と電気的に接続されている。
　第３の配線導体４２１の他方端側の端面は、フェライト基板２０の第１側面２０１の近傍に位置する。この第３の配線導体４２１の他方端側の端面には、めっき膜８１が形成されている。めっき膜８１の詳細については後述する。
　第４の配線導体４２２は、本発明の金属導体に対応する。第４の配線導体４２２は、第２の非磁性体層２５と第２の磁性体層２２との界面に形成されている。すなわち、第４の配線導体４２２は、第２の非磁性体層２５と第２の磁性体層２２との間に配置されている。第４の配線導体４２２の一方端付近は、第４の層間接続導体４３２を介して、第２の端子導体４１２と電気的に接続されている。
　第４の配線導体４２２の他方端側の端面は、フェライト基板２０の第２側面２０２の近傍に位置する。この第４の配線導体４２２の他方端側の端面には、めっき膜８２が形成されている。めっき膜８２の詳細については、図３を用いて後述する。
　封止樹脂３０は、フェライト基板２０の第１主面２０３Ａと、第１の実装型電子部品５１および第２の実装型電子部品５２とを覆っている。
　シールドとしての機能を有する外側導体６０は、封止樹脂３０の表面、フェライト基板２０の第１側面２０１および第２側面２０２を覆っている。外側導体６０は、例えば、ステンレス鋼、銅、および、ステンレス鋼の三層により構成されている。
　第１の配線導体４５１および第２の配線導体４５２は、外側導体６０と電気的に接続されている。また、第３の配線導体４２１は、めっき膜８１を介して、外側導体６０と電気的に接続され、第４の配線導体４２２は、めっき膜８２を介して、外側導体６０と電気的に接続されている。
　第１の端子導体４１１および第２の端子導体４１２がグランド（接地）用の端子導体である場合、第３の配線導体４２１および第４の配線導体４２２もグランドと電気的に接続される。したがって、外側導体６０もグランドと電気的に接続される。
　ここで、第１の配線導体４５１、第２の配線導体４５２、第３の配線導体４２１、および、第４の配線導体４２２は、Ａｇを主成分とすることが好ましい。これにより、第１の配線導体４５１、第２の配線導体４５２、第３の配線導体４２１、および、第４の配線導体４２２の導電率が向上し、グランドを、より安定化することができる。
　なお、本発明の金属導体である第３の配線導体４２１および第４の配線導体４２２の主成分がＡｇに限定されることはない。
　上述した構成のフェライト基板モジュール１０は、図２に示すような回路に適用される。図２に示すように、フェライト基板モジュール１０は、入力端子ＰＩＮ、出力端子ＰＯＵＴ、グランド端子ＰＧＮＤ、制御ＩＣ７１、入力コンデンサ７２、インダクタ（チョークコイル）７３、および、出力コンデンサ７４を備える。
　入力端子ＰＩＮには、制御ＩＣ７１の入力端が接続されている。入力端子ＰＩＮとグランド端子ＰＧＮＤとの間には、入力コンデンサ７２が接続されている。制御ＩＣ７１の出力端にはインダクタ７３の一端が接続されており、当該インダクタ７３の他端は、出力端子ＰＯＵＴに接続されている。出力端子ＰＯＵＴとグランド端子ＰＧＮＤとの間には、出力コンデンサ７４が接続されている。グランド端子ＰＧＮＤは、基準電位である外部のグランド（接地電位）に接続されている。
　このような構成により、フェライト基板モジュール１０は、制御ＩＣ７１によるスイッチング制御により、入力端子ＰＩＮに与えられた入力電圧Ｖｉｎを、出力電圧Ｖｏｕｔとして出力端子ＰＯＵＴから出力する。すなわち、フェライト基板モジュール１０は、降圧型のＤＣＤＣコンバータとして機能する。
　図２の制御ＩＣ７１は、図１の第１の実装型電子部品５１によって実現され、図２の入力コンデンサ７２および出力コンデンサ７４は、図１の第２の実装型電子部品５２によって実現され、図２のインダクタ７３は、図１のコイル４０１によって実現される。そして、これらをシールドする外側導体６０とグランド端子ＰＧＮＤとの接続の安定性が向上することにより、ノイズを抑制したＤＣＤＣコンバータを実現することができる。
　図３は、第４の配線導体４２２の外側端面部分の拡大図である。以下では、第４の配線導体４２２の外側端面に形成されているめっき膜８２について説明するが、第３の配線導体４２１の外側端面に形成されているめっき膜８１についても同様の構成を有する。
　第４の配線導体４２２の外側端面４２２ａは、第２の磁性体層２２の端面２２ａおよび第２の非磁性体層２５の端面２５ａよりも内側に位置する。第４の配線導体４２２の外側端面４２２ａには、めっき膜８２が形成されている。
　めっき膜８２は、第２の非磁性体層２５の端面２５ａよりも第２の磁性体層２２の端面２２ａの方に広がる態様で形成されている。図４は、第４の配線導体４２２の外側端面４２２ａを含む周辺領域を、図３の矢印Ｙ１の方向から見た図である。
　めっき膜８２は、電解めっき膜であってもよいし、無電解めっき膜であってもよい。めっき膜８２の金属種は特に限られるものではなく、例えば、Ｎｉ＋Ａｕ、Ｎｉ＋Ｓｎなどを用いることができる。
　第２の磁性体層２２の抵抗率は、第２の非磁性体層２５の抵抗率と比べて小さい。言い換えれば、第２の磁性体層２２は、導体に対して親和性が高い。このため、フェライト基板モジュール１０の製造工程において、第４の配線導体４２２の端面４２２ａにめっき膜を形成すると、抵抗率の小さい第２の磁性体層２２の方へめっき析出が進む。これにより、第４の配線導体４２２の端面４２２ａに形成されためっき膜８２は、第２の非磁性体層２５の端面２５ａよりも第２の磁性体層２２の端面２２ａの方に広がった形状を有する。換言すると、めっき膜８２が第２の磁性体層２２の端面２２ａを覆っている面積は、第２の非磁性体層２５の端面２５ａを覆っている面積よりも大きい。
　上記のように、めっき膜８２は、積層方向における、第４の配線導体４２２の厚さよりも広い範囲に形成されている。より詳しくは、めっき膜８２は、図４に示すように、第２の磁性体層２２の端面２２ａにおいて、第４の配線導体４２２の厚さ以上の長さに延びている。これにより、第４の配線導体４２２の端面４２２ａに、外側に突出するような形状を有し、かつ、積層方向外側にそれほど広がりを有していないような形状のめっき膜が形成された場合と比べて、めっき膜８２と外側導体６０との接続面積が増えるので、めっき膜８２を介した第４の配線導体４２２と外側導体６０との電気的接続性が向上する。したがって、外側導体６０のグランドがより安定化し、フェライト基板モジュール１０から発せられる高周波の放射ノイズを効果的に低減することができる。
　また、第４の配線導体４２２の端面４２２ａに形成されているめっき膜８２は、外側に突出するような形状ではなく、第２の磁性体層２２の端面２２ａの方に広がる形状を有するので、フェライト基板モジュール１０の製造工程において、めっき膜８２の外側に外側導体６０を容易に形成することが可能となる。
　上述したように、本実施形態では、第４の配線導体４２２の端面４２２ａは、第２の磁性体層２２の端面２２ａおよび第２の非磁性体層２５の端面２５ａよりも内側に位置する。このため、図３に示すように、めっき膜８２は、第４の配線導体４２２の端面４２２ａよりも外側であって、第２の磁性体層２２と第２の非磁性体層２５との間の領域に形成される。これにより、めっき膜８２と、絶縁体層である第２の磁性体層２２および第２の非磁性体層２５との間の接触面積が増えるため、めっき膜８２と、第２の磁性体層２２および第２の非磁性体層２５との間の固着力が高くなる。
　なお、図４に示す、第４の配線導体４２２の幅Ｈ１は、任意の長さとすることができる。
　ここで、上記フェライト基板モジュール１０は、以下のような方法で製造することができる。
　まず、図５（Ａ）に示すように、磁性体層２１Ｍ、２２Ｍを構成する複数の磁性体シート、および、非磁性体層２４Ｍ、２５Ｍを構成する複数の非磁性体シートに、それぞれ導体パターンを形成する。磁性体層２１Ｍ、２２Ｍを構成する複数の磁性体シート、および、非磁性体層２４Ｍ、２５Ｍを構成する複数の非磁性体シートは、複数のフェライト基板２０を一括で形成できる大きさのマザーシートである。
　導体パターンとして、磁性体層２１Ｍ、２２Ｍを構成する複数の磁性体シートに、コイル４０１を構成するコイル導体および層間接続導体を形成する。また、非磁性体層２４Ｍを構成する複数の非磁性体シートに、第１の部品実装用ランド導体４４１、第２の部品実装用ランド導体４４２、配線導体４５０、第１の層間接続導体４６１、および、第２の層間接続導体４６２を形成する。さらに、非磁性体層２５Ｍを構成する複数の非磁性体シートに、第１の端子導体４１１、第２の端子導体４１２、配線導体４２０、第３の層間接続導体４３１、および、第４の層間接続導体４３２を形成する。
　配線導体４２０、４５０は、複数の素子部を跨ぐ形状である。なお、素子部とは、最終的に１個のフェライト基板モジュール１０（フェライト基板２０）となる部分を示す。
　そして、磁性体層２１Ｍ、２２Ｍを構成する複数の磁性体シート、非磁性体層２４Ｍ、２５Ｍを構成する複数の非磁性体シート、および、非磁性体層２３Ｍを構成する非磁性体シートを積層し、マザー積層体２０Ｍを形成する。
　次に、図５（Ｂ）に示すように、マザー積層体２０Ｍを個々の素子部に分割するためのブレイク溝２１０を形成する。これにより、配線導体４２０は、第３の配線導体４２１と第４の配線導体４２２に分割される。また、第３の配線導体４２１および第４の配線導体４２２の外側端部は、ブレイク溝２１０に露出する。
　その後、マザー積層体２０Ｍを焼成する。焼成により、金属導体である第３の配線導体４２１および第４の配線導体４２２は収縮する。これにより、図５（Ｃ）に示すように、第３の配線導体４２１の外側端面の位置は、ブレイク溝２１０に露出している磁性体層２２Ｍの端面および非磁性体層２５Ｍの端面よりも内側の位置となる。同様に、第４の配線導体４２２の外側端面の位置は、ブレイク溝２１０に露出している磁性体層２２Ｍの端面および非磁性体層２５Ｍの端面よりも内側の位置となる。
　続いて、第３の配線導体４２１および第４の配線導体４２２の外側端面に、めっき膜を形成する。このとき、非磁性体層２５Ｍと比べて抵抗率の小さい磁性体層２２Ｍの方にめっき析出が進む。これにより、図６（Ａ）に示すように、めっき膜８１、８２は、非磁性体層２５Ｍと比べて磁性体層２２Ｍの方に広がる態様で形成される。
　その後、図６（Ｂ）に示すように、焼成後のマザー積層体２０Ｍの第１主面２０３Ａに、第１の実装型電子部品５１および第２の実装型電子部品５２を実装する。具体的には、第１の部品実装用ランド導体４４１に第１の実装型電子部品５１を実装し、第２の部品実装用ランド導体４４２に第２の実装型電子部品５２を実装する。
　続いて、図６（Ｂ）に示すように、マザー積層体２０Ｍの第１主面２０３Ａ側に、封止樹脂３０Ｍを形成する。そして、ブレイク溝２１０に沿って、マザー積層体２０Ｍを複数の素子部に個片化する。最後に、個片化した各素子部の外側に、外側導体６０を形成する。外側導体６０は、例えば、スパッタリング法により形成することができる。
　本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。
　例えば、第４の配線導体４２２の端面４２２ａは、第２の磁性体層２２の端面２２ａおよび第２の非磁性体層２５の端面２５ａよりも内側に位置するものとして説明したが、第２の磁性体層２２の端面２２ａおよび第２の非磁性体層２５の端面２５ａと、厚み方向の同じ位置であってもよい。同様に、第３の配線導体４２１の端面は、第２の磁性体層２２の端面および第２の非磁性体層２５の端面よりも内側に位置するものとして説明したが、厚み方向の同じ位置であってもよい。すなわち、本発明の金属導体の所定の端面は、少なくとも積層体としてのフェライト基板２０の端面近傍に位置していればよい。
　上述した実施形態では、フェライト基板モジュール１０を、降圧型のＤＣＤＣコンバータとして用いる例を示したが、インダクタ７３と制御ＩＣ７１を少なくとも備える昇圧型のＤＣＤＣコンバータ、または昇降圧型のＤＣＤＣコンバータとして用いることも可能である。
　上述したフェライト基板モジュール１０において、第１の実装型電子部品５１および第２の実装型電子部品５２を備えていない構成とすることもできる。
　上記実施形態では、電子部品がフェライト基板モジュール１０である例を示し、フェライト基板モジュール１０の第２の磁性体層２２が第１の絶縁体に対応し、第２の非磁性体層２５が第２の絶縁体に対応するものとして説明した。しかし、本発明の電子部品がフェライト基板モジュールに限定されることはない。また、第１の絶縁体が磁性体層に限定されることはなく、第２の絶縁体が非磁性体層に限定されることもない。
　すなわち、本発明の電子部品は、第１の絶縁体と第１の絶縁体よりも抵抗率の大きい第２の絶縁体とを備えた積層体と、第１の絶縁体と前記第２の絶縁体との間に位置し、所定の端面が少なくとも積層体の端面近傍に位置する金属導体と、金属導体の所定の端面に形成され、かつ、第２の絶縁体の端面よりも第１の絶縁体の端面の方に広がる態様で形成されているめっき膜と、めっき膜の外側に形成され、当該めっき膜を介して金属導体と電気的に接続されている外側導体とを備える構成であればよい。
１０　　フェライト基板モジュール
２０　　フェライト基板
２０Ｍ　マザー積層体
２１　　第１の磁性体層
２２　　第２の磁性体層
２２ａ　第２の磁性体層の端面
２３　　第３の非磁性体層
２４　　第１の非磁性体層
２５　　第２の非磁性体層
２５ａ　第２の非磁性体層の端面
３０　　封止樹脂
５１　　第１の実装型電子部品
５２　　第２の実装型電子部品
６０　　外側導体
７１　　制御ＩＣ
７２　　入力コンデンサ
７３　　インダクタ
７４　　出力コンデンサ
８１、８２　めっき膜
２０１　第１側面
２０２　第２側面
２０３　第２主面
４０１　コイル
４１１　第１の端子導体
４１２　第２の端子導体
４２１　第３の配線導体
４２２　第４の配線導体
４２２ａ　第４の配線導体の端面
４３１　第３の層間接続導体
４３２　第４の層間接続導体
４４１　第１の部品実装用ランド導体
４４２　第２の部品実装用ランド導体
４６１　第１の層間接続導体
４６２　第２の層間接続導体

Claims (5)

  1. 　第１の絶縁体と、前記第１の絶縁体よりも抵抗率の大きい第２の絶縁体とを備えた積層体と、
    　前記第１の絶縁体と前記第２の絶縁体との間に位置し、所定の端面が少なくとも前記積層体の端面近傍に位置する金属導体と、
    　前記金属導体の所定の端面に形成され、かつ、前記第２の絶縁体の端面よりも前記第１の絶縁体の端面の方に広がる態様で形成されているめっき膜と、
    　前記めっき膜の外側に形成され、当該めっき膜を介して前記金属導体と電気的に接続されている外側導体と、
    を備えることを特徴とする電子部品。
  2. 　前記金属導体の所定の端面は、前記積層体の端面よりも内側に位置することを特徴とする請求項１に記載の電子部品。
  3. 　前記第１の絶縁体は磁性体であり、前記第２の絶縁体は非磁性体であることを特徴とする請求項１または２に記載の電子部品。
  4. 　前記第１の絶縁体の内部にはコイルが形成されており、
    　前記外側導体は、シールドとしての機能を有することを特徴とする請求項１～３のいずれかに記載の電子部品。
  5. 　前記金属導体は、グランドと電気的に接続されていることを特徴とする請求項１～４のいずれかに記載の電子部品。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020013100A1 (ja) * 2018-07-13 2020-01-16 株式会社村田製作所 積層電子部品および積層電子部品の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102404315B1 (ko) * 2020-05-08 2022-06-07 삼성전기주식회사 코일 부품
US20220066036A1 (en) * 2020-08-25 2022-03-03 Lumentum Operations Llc Package for a time of flight device
FR3127841A1 (fr) * 2021-10-01 2023-04-07 Stmicroelectronics (Tours) Sas Transformateur dans un substrat de boitier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181443A (ja) * 1995-12-25 1997-07-11 Murata Mfg Co Ltd 電子部品の製造方法
WO2016121491A1 (ja) * 2015-01-30 2016-08-04 株式会社村田製作所 電子回路モジュール
WO2017006784A1 (ja) * 2015-07-06 2017-01-12 株式会社村田製作所 Ｄｃ－ｄｃコンバータ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1826299B (zh) * 2004-03-01 2010-06-16 株式会社村田制作所 绝缘体陶瓷组合物、绝缘性陶瓷烧结体及层叠型陶瓷电子部件
US8053253B2 (en) * 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5493328B2 (ja) 2008-10-09 2014-05-14 株式会社村田製作所 積層型電子部品の製造方法
KR101171512B1 (ko) * 2010-06-08 2012-08-06 삼성전기주식회사 반도체 패키지의 제조 방법
JP5480923B2 (ja) * 2011-05-13 2014-04-23 シャープ株式会社 半導体モジュールの製造方法及び半導体モジュール
JP2015115552A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置およびその製造方法
JP2016201434A (ja) * 2015-04-09 2016-12-01 日本特殊陶業株式会社 セラミック配線基板およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181443A (ja) * 1995-12-25 1997-07-11 Murata Mfg Co Ltd 電子部品の製造方法
WO2016121491A1 (ja) * 2015-01-30 2016-08-04 株式会社村田製作所 電子回路モジュール
WO2017006784A1 (ja) * 2015-07-06 2017-01-12 株式会社村田製作所 Ｄｃ－ｄｃコンバータ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020013100A1 (ja) * 2018-07-13 2020-01-16 株式会社村田製作所 積層電子部品および積層電子部品の製造方法
JPWO2020013100A1 (ja) * 2018-07-13 2021-07-08 株式会社村田製作所 積層電子部品および積層電子部品の製造方法
US11349449B2 (en) 2018-07-13 2022-05-31 Murata Manufacturing Co., Ltd. Laminated electronic component and method for manufacturing laminated electronic component
JP7205541B2 (ja) 2018-07-13 2023-01-17 株式会社村田製作所 積層電子部品の製造方法

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