KR20150033342A - 적층형 인덕터 및 그 제조 방법 - Google Patents

적층형 인덕터 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 복수의 유전체층이 적층된 본체; 상기 유전체층에 형성된 복수의 도체 패턴; 상기 유전체층 사이에 배치되며, 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 비아 전극; 및 상기 비아 전극 위치에서 상기 도체 패턴과 유전체층 사이에 형성된 패드 패턴; 을 포함하는 적층형 인덕터를 제공한다.

Description

적층형 인덕터 및 그 제조 방법{Laminated Inductor And Manufacturing Method Thereof}
본 발명은 적층형 인덕터 및 그 제조 방법에 관한 것이다.
인덕터는 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로서, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용될 수 있다.
특히 스마트폰과 같은 부품의 고성능화에 따라 인덕터의 고주파에서의 Q 특성이 중요하다.
이러한 인덕터는 그 구조에 따라 권선형 또는 박막형 인덕터와, 적층형 인덕터 등 여러 가지로 분류할 수 있다.
상기 권선형 또는 박막형 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있다.
상기 적층형 인덕터는 자성체 또는 유전체 등으로 이루어진 복수의 시트에 도체 패턴을 인쇄한 후 두께 방향을 따라 적층하여 제조될 수 있다.
특히, 이러한 적층형 인덕터는 상기 권선형 인덕터에 비해 소형화 및 두께를 낮출 수 있는 장점이 있으며 직류 저항에도 유리한 점이 있어서 소형화 및 고전류화가 필요한 전원 회로 등에 많이 사용될 수 있다.
상기 적층형 인덕터는 자성체로 된 시트에 도체 패턴을 인쇄한 후 이 시트들을 상하로 적층하여 형성하게 되는데, 이때 인덕턴스뿐만 아니라 기생 정전 용량(capacitance) 및 저항 성분(resistance)이 같이 제공된다.
이러한 기생 정전 용량이나 저항 성분은 적층형 인덕터의 인덕턴스 특성을 저하시키는 원인이 되는 것으로서, 제품의 품질을 향상시키기 위해서는 최대한 작은 값을 갖는 것이 바람직하다.
한편, 상기 적층형 인덕터의 인덕턴스, 기생 정전 용량 및 저항 성분의 상호 관계를 통한 품질 계수를 Q 특성(quality factor)이라 한다.
일반적으로 인덕터에서 Q 특성이 향상되면 적층형 인덕터의 층수를 절감하거나 공간 배치에 따른 설계 자유도를 높일 수 있다.
따라서, 최근 전자 제품의 사용 주파수가 고주파 대역으로 증가되고 소비 전력이 상승하는 추세에서 이러한 Q 특성이 우수한 적층형 인덕터에 대한 연구가 활발히 진행되고 있다.
하기 특허문헌 1은 복수의 자성체층이 적층된 본체, 각각의 자성체층 상에 형성된 스파이럴 전극 및 각각의 스파이럴 전극의 외주단을 접속시키는 접속 전극을 포함하는 인덕터를 개시하고 있으나, 본 발명의 패드 패턴이 비아 전극 위치에 형성되는 내용은 개시하지 않는다.
일본특허공개공보 제2011-054585호
당 기술 분야에서는, 적층형 인덕터의 Q 특성을 향상시키고, 비아홀의 연결성을 자유롭게 하며, 층간 오픈 불량을 감소시킬 수 있는 새로운 방안이 요구된다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 본체; 상기 유전체층에 형성된 복수의 도체 패턴; 상기 유전체층 사이에 배치되며, 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 비아 전극; 및 상기 비아 전극 위치에서 상기 도체 패턴과 유전체층 사이에 형성된 패드 패턴; 을 포함하는 적층형 인덕터를 제공한다.
본 발명의 일 실시 예에서, 상기 패드 패턴은 인접한 본체를 향하는 단면이 도체 패턴의 선단과 일치되도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 도체 패턴은 루프의 1/2이 되는 형상, 루프의 3/4이 되는 형상, 루프의 5/6이 되는 형상을 갖거나, 루프 형상에 가깝게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 도체 패턴은 상기 세라믹 본체의 양 단면을 통해 인출되는 제1 및 제2 연결 패턴을 포함할 수 있다.
또한, 상기 본체의 양 단면에 형성되며, 상기 제1 및 제2 연결 패턴과 각각 연결된 제1 및 제2 외부 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 본체의 상하부에 적층된 상하부 커버층을 더 포함할 수 있다.
본 발명의 다른 측면은, 복수의 유전체 시트를 마련하는 단계; 상기 각각의 유전체 시트 상에 도체 패턴을 형성하는 단계; 상기 각각의 유전체 시트에 비아 전극을 형성하는 단계; 상기 비아 전극 위치에서 상기 도체 패턴과 유전체층 사이에 패드 패턴을 위치한 상태로, 상하로 배치된 도체 패턴의 비아 전극이 서로 접촉되어 전체적으로 하나의 코일을 형성하도록 상기 유전체 시트들을 적층하고 가압하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 본체를 형성하는 단계; 및 상기 본체의 양 단면에 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 도체 패턴은 하나의 유전체 시트 상에 서로 이격되어 평행하게 형성된 복수의 단위 패턴으로 이루어지며, 상기 본체의 양 단면을 통해 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 연결 패턴을 포함하는 적층형 인덕터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 패드 패턴의 인접한 본체를 향하는 단면이 도체 패턴의 선단과 일치되도록 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 비아 전극 위치에서 도체 패턴과 유전체층 사이에 해드 패턴을 형성함으로써, 도체 패턴 간의 상하 간격을 넓혀서 Q 특성을 향상시키고, 유전체층의 비아홀의 연결성을 자유롭게 할 수 있으며, 유전체층의 두께를 얇게 할 수 있어서 층간 오픈 불량을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 분해사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 유전체층, 도체 패턴, 비아 전극 및 패드 패턴 중 일부를 나타낸 분해사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 단면도이다.
도 5는 본 발명의 실시 형태에 따른 적층형 인덕터의 인덕턴스를 나타낸 그래프이다.
도 6은 본 발명의 실시 형태에 따른 적층형 인덕터의 Q 특성을 나타낸 그래프이다.
도 7은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 저항을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면 상에 표시된 L, W, 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
본 실시 형태에서는 설명의 편의를 위해 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 양 측면으로 설정하고, 본체의 두께 방향의 면을 상하 면으로 설정하여 함께 설명하기로 한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 분해사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 인덕터(100)는 유전체 본체(110), 복수의 도체 패턴(211, 212, 213), 상하로 배치된 도체 패턴(211, 212, 213)을 연결하여 코일을 형성하는 복수의 비아 전극(270) 및 도체 패턴(211, 212, 213)과 유전체층(113) 사이에 형성된 패드 패턴(260)을 포함한다.
또한, 유전체 본체(110)의 양 단면에는 제1 및 제2 외부 전극(131, 132)이 형성될 수 있다.
이때, 유전체 본체(110)의 상부 및 하부 면에는 유전체 본체(110) 내부에 인쇄된 복수의 도체 패턴(211, 212, 213)을 보호하기 위해 상부 및 하부 커버층(111, 112)이 더 형성될 수 있다.
상부 및 하부 커버층(112, 113)은 유전체 시트로 형성된 단일 또는 복수 개의 유전체층을 두께 방향으로 적층하여 형성될 수 있다.
유전체 본체(110)는 유전체 시트로 형성된 복수의 유전체층(113)을 두께 방향으로 적층한 다음 소성하여 형성되며, 이러한 유전체 본체(110)의 형상, 치수 및 유전체층(113)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
도체 패턴(211, 212, 213)은 각각의 유전체층(113) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된다.
예컨대, 도체 패턴(211, 212, 213)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 도체 패턴(211, 212, 213)이 형성된 유전체층(113)의 총 적층 수는 설계되는 적층형 인덕터(100)에서 요구하는 인덕턴스 값 등의 전기적 특성을 고려하여 다양하게 결정될 수 있다.
또한, 본 실시 형태에서 도체 패턴(211, 212, 213)은 루프의 3/4이 되는 형상을 갖도록 구성하고 있다. 그러나, 본 발명은 이에 한정되는 것이 아니며, 필요시 도체 패턴(211, 212, 213)의 형상은 루프의 1/2이 되는 형상, 루프의 5/6이 되는 형상, 또는 루프에 최대한 가깝게 형성되는 형상 등 다양한 형상으로 변경하여 제작될 수 있다.
이러한 도체 패턴 중 적어도 2개는 본체(110)의 양 단면을 통해 각각 인출되는 리드부를 갖는 제1 및 제2 연결 패턴(211, 212)으로 구성될 수 있다.
상기 리드부는 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)과 접촉되어 각각 전기적으로 연결될 수 있다.
또한, 본 실시 형태에서는 제1 및 제2 연결 패턴(211, 212)이 본체(110)의 상하 단에 배치된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 유전체층, 도체 패턴, 비아 전극 및 패드 패턴 중 일부를 나타낸 분해사시도이고, 도 4는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 단면도이다.
도 3 및 도 4를 참조하면, 본 실시 형태는, 비아 전극(270) 위치에서 도체 패턴(211, 213)과 유전체층(113) 사이에 패드 패턴(260)이 형성된 것이다. 각각의 유전체층(113)에는 비아 전극(270)이 관통 형성되도록 비아홀(미도시)이 형성된다.
비아 전극(270)은 유전체층(113)에 형성된 비아홀에 전기 전도성이 우수한 도전성 페이스트를 충전하여 형성할 수 있다.
상기 도전성 페이스트는 예를 들어 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 본체(110)의 양 단면에 형성되며, 상기 코일의 양 단, 즉 제1 및 제2 연결 패턴(211, 212)의 외부로 인출되는 리드부와 접촉하여 각각 전기적으로 연결된다.
이러한 제1 및 제2 외부 전극(131, 132)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(131, 132)의 외표면에는 필요시 도금층으로서 니켈(Ni)층(미도시) 및 주석(Sn)층(미도시)이 안쪽에서부터 순서대로 형성될 수 있다.
종래의 적층형 인덕터는 유전체층의 두께가 두꺼워질수록 비아홀의 도전성 페이스트 충진율이 저하되어 Q 특성이 저하되고, 오픈 불량이 발생될 수 있는 문제점이 있었다.
반면에, 본 실시 형태에 따른 적층형 인덕터(100)는, 각각의 도체 패턴(211, 212, 213) 사이에 패드 패턴(260)을 배치함으로써 비아 전극(270)의 연결성은 유지한 채 상하 도체 패턴 간의 거리를 최적으로 조절할 수 있다.
따라서, Q 특성 저하를 방지할 수 있음은 물론, 오픈 불량이 발생되는 것을 방지할 수 있게 된다.
이때 패드 패턴(260)은 비아 전극(270)의 형상과 대응되게 형성하는 것이 바람직하며, 더 바람직하게는 절단 마진 최적화를 위해 인접한 본체(110)를 향하는 단면이 도체 패턴의 선단과 일치되도록 형성할 수 있다.
또한, 패드 패턴(260)은 도전성 금속을 포함하는 도전성 페이스트로 형성될 수 있다. 예컨대, 패드 패턴(260)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 5는 본 발명의 실시 형태에 따른 적층형 인덕터의 인덕턴스를 나타낸 그래프이고, 도 6은 본 발명의 실시 형태에 따른 적층형 인덕터의 Q 특성을 나타낸 그래프이고, 도 7은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 저항을 나타낸 그래프이다.
여기서, 실시예 1은 유전체층의 두께가 20㎛일 때를, 실시예 2는 유전체층의 두께가 40㎛일 때를, 실시예 3은 유전체층의 두께가 60㎛일 때를 나타낸다. 다른 구조 및 조건은 모두 동일하다.
도 5 내지 도 7을 참조하면, 실시예 1 내지 3에서 인덕턴스는 약 5 내지 14% 정도, Q 특성은 약 5 내지 7% 정도, 저항은 약 7 내지 19% 정도 개선되는 것으로 나타났다.
즉, 본 실시 형태와 같이, 비아 전극 위치에서 도체 패턴과 유전체층 사이에 패드 패턴을 형성함으로써, 도체 패턴 간의 상하 간격을 넓혀서 Q 특성을 향상시키고, 유전체층의 비아홀 연결성을 자유롭게 할 수 있으며, 유전체층의 두께를 얇게 할 수 있어서 층간 오픈 불량을 감소시킬 수 있는 효과를 기대할 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층형 인덕터의 제조 방법을 설명한다.
먼저 자성체 또는 유전체 등을 포함하는 재료로 이루어진 복수의 유전체 시트를 마련한다.
본 발명의 유전체 시트는 그 적층되는 층수의 제한이 없으며, 인덕터의 사용 목적에 따라 전체 적층 수를 결정할 수 있다.
다음으로, 상기 각각의 유전체 시트 상에 도체 패턴을 형성한다.
상기 도체 패턴은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 도체 패턴은 예를 들어 후막 인쇄, 도포, 증착, 스퍼터링 및 박막 도금 등의 방법 중 하나를 이용하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도체 패턴은 필요에 따라 다양한 형상으로 구성될 수 있다. 예컨대, 상기 도체 패턴은 루프의 3/4이 되는 형상을 갖도록 구성할 수 있으며, 또한 루프의 1/2이 되는 형상, 루프의 5/6이 되는 형상, 또는 루프 형상에 최대한 가깝게 형성되는 등 다양한 형상으로 변경하여 제작될 수 있다.
또한, 이러한 도체 패턴 중 적어도 2개는 본체의 양 단면을 통해 각각 인출되는 제1 및 제2 연결 패턴으로 구성된다.
다음으로, 상기 각각의 유전체 시트에 도전성 비아 전극을 형성한다.
상기 비아 전극은 상기 유전체 시트에 관통 구멍을 형성한 후, 그 관통 구멍에 도전성 페이스트 등을 충전하여 형성할 수 있다.
상기 도전성 페이스트는 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 비아 전극 위치에서 상기 도체 패턴과 유전체층 사이에 패드 패턴을 위치하고, 상하로 배치된 도체 패턴의 비아 전극 및 패드 패턴이 서로 접촉되어 전체적으로 하나의 코일을 형성하도록 상기 유전체 시트들을 적층하고 가압하여 적층체를 형성한다.
이때, 상기 적층체의 상부 또는 하부 면에 적어도 하나의 상부 또는 하부 커버 시트를 적층하거나 또는 적층체를 구성하는 유전체 시트와 동일한 재료로 이루어진 페이스트를 일정 두께로 인쇄하여 상부 또는 하부 커버층을 각각 형성할 수 있다.
다음으로, 상기 적층체를 소성하여 본체를 형성한다.
다음으로, 상기 본체의 양 단면에 외부로 노출된 제1 및 제2 연결 패턴과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성할 수 있다.
상기 제1 및 제2 외부 전극은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 이렇게 형성된 제1 및 제2 외부 전극의 표면에는 필요시 니켈(Ni) 또는 주석(Sn)을 도금 처리하여 도금층을 더 형성할 수 있다.
이때, 상기 제1 및 제2 외부 전극은 통상적인 방법으로 형성할 수 있으며, 예를 들어 후막 인쇄, 도포, 증착 및 스퍼터링 등의 방법 중 하나를 이용하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층형 인덕터 110 ; 본체
111, 112 ; 상하부 커버층 113 ; 유전체층
131, 132 ; 제1 및 제2 외부 전극 211, 212 ; 제1 및 제2 연결 패턴
213 ; 도체 패턴 260 ; 패드 패턴
270 ; 비아전극

Claims (15)

  1. 복수의 유전체층이 적층된 본체;
    상기 유전체층에 형성된 복수의 도체 패턴;
    상기 유전체층 사이에 배치되며, 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 비아 전극; 및
    상기 비아 전극 위치에서 상기 도체 패턴과 유전체층 사이에 형성된 패드 패턴; 을 포함하는 적층형 인덕터.
  2. 제1항에 있어서,
    상기 패드 패턴은 인접한 본체를 향하는 단면이 도체 패턴의 선단과 일치되도록 형성된 것을 특징으로 하는 적층형 인덕터.
  3. 제1항에 있어서,
    상기 도체 패턴은 루프의 1/2이 되는 형상을 갖는 것을 특징으로 하는 적층형 인덕터.
  4. 제1항에 있어서,
    상기 도체 패턴은 루프의 3/4이 되는 형상을 갖는 것을 특징으로 하는 적층형 인덕터.
  5. 제1항에 있어서,
    상기 도체 패턴은 루프의 5/6이 되는 형상을 갖는 것을 특징으로 하는 적층형 인덕터.
  6. 제1항에 있어서,
    상기 도체 패턴은 루프 형상에 가깝게 형성되는 것을 특징으로 하는 적층형 인덕터.
  7. 제1항에 있어서,
    상기 도체 패턴은 상기 세라믹 본체의 양 단면을 통해 인출되는 제1 및 제2 연결 패턴을 포함하는 것을 특징으로 하는 적층형 인덕터.
  8. 제7항에 있어서,
    상기 본체의 양 단면에 형성되며, 상기 제1 및 제2 연결 패턴과 각각 연결된 제1 및 제2 외부 전극을 더 포함하는 것을 특징으로 하는 적층형 인덕터.
  9. 제1항에 있어서,
    상기 본체의 상하부에 적층된 상하부 커버층을 더 포함하는 것을 특징으로 하는 적층형 인덕터.
  10. 복수의 유전체 시트를 마련하는 단계;
    상기 각각의 유전체 시트 상에 도체 패턴을 형성하는 단계;
    상기 각각의 유전체 시트에 비아 전극을 형성하는 단계;
    상기 비아 전극 위치에서 상기 도체 패턴과 유전체층 사이에 패드 패턴을 위치한 상태로, 상하로 배치된 도체 패턴의 비아 전극이 서로 접촉되어 전체적으로 하나의 코일을 형성하도록 상기 유전체 시트들을 적층하고 가압하여 적층체를 형성하는 단계;
    상기 적층체를 소성하여 본체를 형성하는 단계; 및
    상기 본체의 양 단면에 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 도체 패턴은 하나의 유전체 시트 상에 서로 이격되어 평행하게 형성된 복수의 단위 패턴으로 이루어지며, 상기 본체의 양 단면을 통해 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 연결 패턴을 포함하는 적층형 인덕터의 제조 방법.
  11. 제10항에 있어서,
    상기 적층체를 형성하는 단계는, 상기 패드 패턴의 인접한 본체를 향하는 단면이 도체 패턴의 선단과 일치되도록 형성된 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  12. 제10항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프의 1/2이 되는 형상을 갖도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  13. 제10항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프의 3/4이 되는 형상을 갖도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  14. 제10항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프의 5/6이 되는 형상을 갖도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  15. 제10항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프 형상에 가깝게 형성되도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
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