KR20150018206A - 적층형 인덕터 - Google Patents

Abstract

본 발명은, 복수의 세라믹층이 적층된 세라믹 본체; 상기 세라믹층에 형성된 복수의 도체 패턴; 상기 세라믹층 사이에 배치되며, 상하로 배치된 도체 패턴을 병렬로 연결하여 코일을 형성하는 복수의 비아 전극을 포함하는 연결 단자; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하는 적층형 인덕터를 제공한다.

Description

적층형 인덕터{Laminated Inductor}

본 발명은 적층형 인덕터에 관한 것이다.

인덕터는 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로서, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용될 수 있다.

특히, 스마트 폰이나 태블릿 PC 등 휴대 기기의 고성능화에 따라 디스플레이 되는 화면이 커지면서 APU의 속도가 빨라지고, 듀얼 또는 쿼드 코어가 사용되는 등 전력 사용이 늘어남에 따라 DC-DC 컨버터(converter)용으로 사용되는 인덕터 또한 전류 허용치가 높은 것이 요구되고 있다.

이러한 인덕터의 전류 허용치를 늘리기 위해서는, 재료의 직류 중첩 특성을 높여 L값의 저하를 억제하면서도, 인덕터의 발열량을 낮춰서 온도 상승을 낮추는 것이 중요하다.

이때, 인덕터의 직류 저항의 감소는 DC-DC 컨버터의 효율에 큰 영향을 미칠 뿐만 아니라 온도 상승을 방지하는 작용을 하므로, 인덕터에 있어서 이러한 코일의 저항을 낮추는 것은 매우 중요한 부분이다.

한편, 인덕터는 구조에 따라 권선형, 박막형 및 적층형 인덕터 등 여러 가지로 분류할 수 있다.

이 중 권선형 또는 박막형 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있다.

그리고, 적층형 인덕터는 자성체 또는 유전체 등으로 이루어진 복수의 시트에 도체 패턴을 인쇄한 후 두께 방향을 따라 적층하여 제조될 수 있다.

상기 적층형 인덕터는 권선형 인덕터에 비해 소형화 및 두께를 낮출 수 있는 장점이 있으며 직류 저항에도 유리한 점이 있어서 소형화 및 고전류화가 필요한 전원 회로에 많이 사용될 수 있다.

이러한 적층형 인덕터를 제조하는 방법으로, 세라믹 시트 위에 도체 패턴을 인쇄하고 적층하는 드라이 방식과, 도체 패턴과 본체를 모두 인쇄로 구현하는 ?(wet) 방식 등이 있다.

그러나, 이 두 가지 방식에서는 둘 다 한 장의 세라믹 시트로는 코일의 한 턴을 구현할 수 없기 때문에 코일의 턴 수 보다 세라믹 시트의 적층 수(또는 인쇄 수)가 늘어나게 되어 생산성이 저하되고, 코일의 높이가 커져서 인덕턴스가 저하되는 문제점이 있었다.

하기 특허문헌 1은 적층형 인덕터에 관한 것이나, 상하로 배치된 도체 패턴을 병렬로 연결하는 내용은 구체적으로 개시하지 않는다.

한국특허공개공보 제2012-0055253호

당 기술 분야에서는, 저항 값을 줄일 수 있을 뿐만 아니라, 비슷한 저항 조건에서 도체 패턴의 적층 수를 감소시켜 생산성을 높이고, 코일의 높이를 줄여서 인덕턴스를 향상시킬 수 있는 적층형 인덕터에 대한 새로운 방안이 요구된다.

본 발명의 일 측면은, 복수의 세라믹층이 적층된 세라믹 본체; 상기 세라믹층에 형성된 복수의 도체 패턴; 상기 세라믹층 사이에 배치되며, 상하로 배치된 도체 패턴을 병렬로 연결하여 코일을 형성하는 복수의 비아 전극을 포함하는 연결 단자; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하는 적층형 인덕터를 제공한다.

본 발명의 일 실시 예에서, 상기 연결 단자는 상기 세라믹층 사이에 서로 이격되게 형성된 제1 및 제2 비아 전극을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 비아 전극의 거리는 도체 패턴의 선 폭 대비 2배 이상이며, 한 층의 도체 패턴 길이의 1/2 이하일 수 있다.

본 발명의 일 실시 예에서, 상기 도체 패턴은 루프 형상에 가깝게 형성되며, 루프의 1/2 되는 지점 및 루프의 단부가 되는 지점에 상기 제1 및 제2 비아 전극이 각각 연결될 수 있다.

본 발명의 일 실시 예에서, 상기 도체 패턴은 상기 본체의 양 단면을 통해 인출되는 제1 및 제2 연결 패턴을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 적층형 인덕터는, 상기 세라믹 본체의 상하부에 적층된 상하부 커버층을 더 포함할 수 있다.

본 발명의 일 실시 예에 따르면, 상하로 적층된 도체 패턴이 병렬로 연결되어 전류를 분배하여 저항 값을 줄일 수 있으며, 비슷한 저항 조건에서 도체 패턴의 적층 수가 줄어들게 되므로 생산성에 유리할 뿐만 아니라, 코일의 높이를 줄여서 인덕턴스를 향상시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 연결되는 구조를 선 형태로 나타낸 개념도이다.
도 4는 코일과 인덕턴스의 상관 관계를 설명하기 위한 개략도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 세라믹층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.

또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 양 측면으로 설정하고, 세라믹 본체의 두께 방향의 면을 상하 면으로 설정하여 함께 설명하기로 한다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층형 인덕터(100)는 세라믹 본체(110), 복수의 도체 패턴(211, 221, 222, 223, 224, 212), 상하로 배치된 도체 패턴(211, 221, 222, 223, 224, 212)을 병렬로 연결하여 코일을 형성하는 복수의 비아 전극(241, 242, 243, 244, 245)(251, 252, 253, 254, 255)을 포함하는 연결 단자 및 제1 및 제2 외부 전극(131, 132)을 포함한다.

이때, 세라믹 본체(110)의 상부 및 하부 면에는 세라믹 본체(110) 내부에 인쇄된 복수의 도체 패턴(211, 221, 222, 223, 224, 212)을 보호하기 위해 상부 및 하부 커버층(111, 112)이 형성될 수 있다.

상부 및 하부 커버층(111, 112)은 세라믹 시트로 형성된 단일 또는 복수 개의 세라믹층을 두께 방향으로 적층하여 형성될 수 있다.

세라믹 본체(110)는 세라믹 시트로 형성된 복수의 세라믹층(113)을 두께 방향으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 세라믹층(113)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.

도체 패턴(211, 221, 222, 223, 224, 212)은 각각의 세라믹층(113) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된다.

예컨대, 도체 패턴(211, 221, 222, 223, 224, 212)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 도체 패턴(211, 221, 222, 223, 224, 212)이 형성된 세라믹층(113)의 총 적층 수는 설계되는 적층형 인덕터(100)에서 요구하는 인덕턴스 값 등의 전기적 특성을 고려하여 다양하게 결정될 수 있다.

또한, 도체 패턴 중 적어도 2개는 세라믹 본체(110)의 양 단면을 통해 각각 인출되는 리드부를 갖는 제1 및 제2 연결 패턴(211, 212)이 될 수 있다.

상기 리드부는 세라믹 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)과 접촉되어 전기적으로 연결된다.

또한, 본 실시 형태에서는 제1 및 제2 연결 패턴이 세라믹 본체의 상하 단에 배치된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.

상기 연결 단자는 각각의 세라믹층(113) 사이에서 서로 이격되게 배치된 제1 비아 전극(241, 242, 243, 244, 245)과 제2 비아 전극(251, 252, 253, 254, 255)을 포함하며, 상하로 배치된 도체 패턴(211, 221, 222, 223, 224, 212)을 병렬로 연결하여 코일을 형성한다.

이때, 제1 비아 전극(241, 242, 243, 244, 245)과 제2 비아 전극(251, 252, 253, 254, 255)의 거리는 도체 패턴(221, 222, 223, 224)의 선폭 대비 2배 이상이며, 하나의 시트 상의 전체 도체 길이의 1/2 이하가 되는 것이 바람직하다.

본 실시 형태에 따르면, 하나의 도체 패턴의 제1 및 제2 비아 전극 사이의 도체 구간이 하부 층과 병렬 연결이 되면서 저항을 낮추는 효과가 있는 것인데, 만약 제1 및 제2 비아 전극 사이의 거리가 너무 가깝게 되면 상기 병렬 연결 구간의 길이가 상대적으로 짧아져서 저항 감소의 효과가 줄어들 수 있으며, 반면에 제1 및 제2 비아 전극 사이의 거리가 너무 멀어지게 되면 비아 전극이 바로 하부에 위치한 도체 패턴을 건너 뛰고 더 아래 배치된 세라믹층(113)의 도체 패턴과 직접 연결되면서 쇼트가 발생하면서 용량 저하가 발생할 수 있기 때문이다..

상기 비아 전극은 각각의 세라믹층(113)에 관통 구멍(미도시)을 형성한 후, 이 관통 구멍에 전기 전도성이 우수한 도전성 페이스트를 충전하여 형성할 수 있다.

또한, 상기 도전성 페이스트는 예를 들어 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되며, 상기 코일의 양 단, 즉 제1 및 제2 연결 패턴(211, 212)의 외부로 인출되는 리드부와 접촉하여 각각 전기적으로 연결된다.

이러한 제1 및 제2 외부 전극(131, 132)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.

예컨대, 제1 및 제2 외부 전극(131, 132)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 제1 및 제2 외부 전극(131, 132)의 외표면에는 필요시 도금층으로서 니켈(Ni)층(미도시) 및 주석(Sn)층(미도시)이 안쪽에서부터 순서대로 형성될 수 있다.

본 실시 형태에 따르면, 상하로 배치된 도체 패턴(211, 221, 222, 223, 224, 212)은 2개의 비아 전극에 의해 병렬로 연결되며 전체적으로 연결된 하나의 나선형의 코일을 형성한다.

예컨대, 도체 패턴(211, 221, 222, 223, 224, 212)은 루프의 1/2 패턴을 연장하여 루프 형상에 최대한 가깝게 형성되며, 이때 루프의 1/2 되는 지점에 제1 비아 전극(241, 242, 243, 244, 245)이 형성되고, 루프의 단부가 되는 지점에 제2 비아 전극(251, 252, 253, 254, 255)이 형성된 구조이다.

이와 같이 2개의 비아 전극에 의해 상하로 배치된 도체 패턴(211, 221, 222, 223, 224, 212)이 병렬로 연결되면 전류가 분배되어 저항이 낮아지게 된다.

도 2에서 점선으로 표시한 부분은, 도체 패턴(211, 221, 222, 223, 224, 212) 중 병렬로 연결된 구간을 나타내며, 도면 부호 231, 232, 233, 234, 235는 도체 패턴 중 이러한 병렬 연결에 확장된 부분을 나타낸다.

도 2를 참조하면, 기존의 1/2 패턴의 경우 하나의 세라믹층에서 도체 패턴이 차지하던 면적이 전체의 1/2인 반면에, 본 실시 형태에서는 거의 90%에 가깝게 됨을 알 수 있다.

종래의 적층형 인덕터는 하나의 세라믹층으로는 코일의 한 턴을 구현할 수 없기 때문에 코일의 턴 수 이상으로 세라믹층의 적층 수 및 도체 패턴의 인쇄 수가 늘어나게 된다.

예를 들어, 3 턴 구조의 코일을 형성하기 위해서는, 1/2 패턴으로는 6층의 세라믹층이 필요하고, 3/4 패턴의 경우 5층의 세라믹층이 필요하며, 1/1 패턴의 경우 4장의 세라믹층이 필요하며, 작은 적층 수에서 높은 턴 수를 구현하여 인덕턴스를 높이기 위해서는 1/2 패턴이 바람직하다.

반면에, 고전류를 요구하는 제품에서는 코일의 저항을 낮추기 위하여 도체 패턴의 폭을 넓히고 전극의 두께를 높이는 방법을 사용하는데, 도체 패턴의 두께를 높이는 것은 인쇄 공법상 한계가 있고, 도체 패턴의 두께가 너무 두꺼운 경우 세라믹층과의 압착 공정에 어려움이 있을 수 있으며, 코일의 높이가 지나치게 높아져 인덕턴스가 낮아지는 단점이 발생할 수 있다.

따라서, 종래에는 원하는 특성을 구현하는 방법으로 3/4 패턴을 2중 적층하여 사용하는 방법이 주로 사용된다.

그러나, 상기 3/4 패턴의 경우 도체 패턴의 적층 수는 작지만 여러 형상의 패턴을 사용해야 하기 때문에 생산 관리 면에서 용이하지 못하고 상이한 도체 패턴의 스크린 간의 변형에 따른 제품 정밀도의 편차가 발생하는 등의 문제점이 있었다.

1/1 패턴을 사용하는 경우 적층 수를 줄이면서 상기의 문제점을 일부 해소할 수는 있으나, 이 경우 코일의 면적이 10% 이상 줄어들고 도체 패턴의 길이는 약 10% 정도 늘어나므로 저항이 상승되는 문제점이 있었다.

도 3은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 내부 전극 패턴 및 비아 전극이 연결되는 구조를 선 형태로 나타낸 개념도이다.

이하, 도 3을 참조하여, 상기 종래 예와 비교하여 본 발명의 일 실시 형태에 따른 적층형 인덕터의 작용 및 효과에 대해 설명한다.

도 3을 참조하면, 세라믹 본체(110) 중앙에 배치된 도체 패턴(221, 222, 223, 224)에서 짧은 길이만을 제외하고 다른 부분(232, 233, 234, 235)는 모두 병렬 연결이 이루어지므로 인덕터(100)의 저항을 종래의 병렬 연결 구조가 아닌 인덕터에 비해 대략 절반 수준으로 낮출 수 있다.

또한, 세라믹 본체(110) 상하 단에 배치된 제1 및 제2 연결 패턴(211, 212)를 세라믹 본체(110) 중앙에 배치된 도체 패턴(221, 222, 223, 224)과 병렬로 연결되게 적층하면 인덕터(100)의 저항을 더욱 낮출 수 있다.

예를 들면, 저항이 낮은 코일을 제작하기 위해 코일을 3턴의 도체 패턴으로 형성하는 경우, 종래에는 루프 3/4의 도체 패턴을 각각 2장씩 쌓아 10층 이상 적층해야 했지만 본 실시 형태의 경우 더 적은 적층 수, 예컨대 8층만 적층해도 구성이 가능하다.

따라서, 비슷한 저항 조건에서 세라믹층 및 도체 패턴의 적층 수가 종래의 구조에 비해 줄어들게 되므로 제품 생산성에서 유리해질 뿐만 아니라, 전체 코일의 높이가 줄어들면서 인덕턴스의 상승 효과를 기대할 수 있게 된다.

또한, 적층 수를 종래의 구조와 동일한 개수로 증가시키면 도 4 및 아래 식 1에 나타난 바와 같이, 상대적으로 코일 길이(l)이 줄어 들면서 인덕터의 인덕턴스가 더욱 늘어나는 효과를 기대할 수 있다.

[식 1]

여기서, N은 코일의 감은 수, A는 코어의 단면적, l은 코일의 길이, μ_r은 내부 재료의 상대 투자율, μ₀는 진공의 투자율을 나타낸다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 ; 적층형 인덕터 110 ; 세라믹 본체
111, 112 ; 상하부 커버층 113 ; 세라믹층
131, 132 ; 제1 및 제2 외부 전극
211, 212 ; 제1 및 제2 연결 패턴
221, 222, 223, 224 ; 도체 패턴
241, 242, 243, 244, 245 ; 제1 비아 전극
251, 252, 253, 254, 255 ; 제2 비아 전극

Claims (6)

1. 복수의 세라믹층이 적층된 세라믹 본체;
   상기 세라믹층에 형성된 복수의 도체 패턴;
   상기 세라믹층 사이에 배치되며, 상하로 배치된 도체 패턴을 병렬로 연결하여 코일을 형성하는 복수의 비아 전극을 포함하는 연결 단자; 및
   상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하는 적층형 인덕터.
   
2. 제1항에 있어서,
   상기 연결 단자는 상기 세라믹층 사이에 서로 이격되게 형성된 제1 및 제2 비아 전극을 포함하는 것을 특징으로 하는 적층형 인덕터.
   
3. 제2항에 있어서,
   상기 제1 및 제2 비아 전극의 거리는 도체 패턴의 선 폭 대비 2배 이상이며, 한 층의 도체 패턴 길이 대비 1/2 이하인 것을 특징으로 하는 적층형 인덕터.
   
4. 제2항에 있어서,
   상기 도체 패턴은 루프 형상에 가깝게 형성되며, 루프의 1/2 되는 지점 및 루프의 단부가 되는 지점에 상기 제1 및 제2 비아 전극이 각각 연결된 것을 특징으로 하는 적층형 인덕터.
   
5. 제1항에 있어서,
   상기 도체 패턴은 상기 본체의 양 단면을 통해 인출되는 제1 및 제2 연결 패턴을 포함하는 것을 특징으로 하는 적층형 인덕터.
   
6. 제1항에 있어서,
   상기 세라믹 본체의 상하부에 적층된 상하부 커버층을 더 포함하는 것을 특징으로 하는 적층형 인덕터.

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