JPH09181443A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JPH09181443A JPH09181443A JP33690395A JP33690395A JPH09181443A JP H09181443 A JPH09181443 A JP H09181443A JP 33690395 A JP33690395 A JP 33690395A JP 33690395 A JP33690395 A JP 33690395A JP H09181443 A JPH09181443 A JP H09181443A
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Abstract
(57)【要約】
【課題】 製造が合理化でき、かつ、メッキ膜も均一に
形成できる電子部品の製造方法を提供する。 【解決手段】 誘電材料よりなる絶縁層１ａと、絶縁層
１ａ面に導電ペーストを印刷して形成される電極層１ｂ
とを複数積層し、一体に焼成することにより集合基板１
を形成する工程、集合基板１にスルーホール２をパンチ
又はドリルにより形成する工程、スルーホール２の壁面
にスルーホール電極３を形成する工程、集合基板１の一
方主面に配線パターン４を形成する工程、スルーホール
電極３に電解メッキ法によりメッキ膜を形成する工程、
集合基板１の一方主面に搭載部品５をハンダ６により実
装する工程、以上工程で、搭載部品５を備えた集合基板
１が製造される。そして、分割溝７に沿って集合基板１
を搭載部品５を備えた子基板２０に分割して、電子部品
１０が多数個製造される。
形成できる電子部品の製造方法を提供する。 【解決手段】 誘電材料よりなる絶縁層１ａと、絶縁層
１ａ面に導電ペーストを印刷して形成される電極層１ｂ
とを複数積層し、一体に焼成することにより集合基板１
を形成する工程、集合基板１にスルーホール２をパンチ
又はドリルにより形成する工程、スルーホール２の壁面
にスルーホール電極３を形成する工程、集合基板１の一
方主面に配線パターン４を形成する工程、スルーホール
電極３に電解メッキ法によりメッキ膜を形成する工程、
集合基板１の一方主面に搭載部品５をハンダ６により実
装する工程、以上工程で、搭載部品５を備えた集合基板
１が製造される。そして、分割溝７に沿って集合基板１
を搭載部品５を備えた子基板２０に分割して、電子部品
１０が多数個製造される。
Description
【０００１】
【発明の属する技術分野】本発明は、表面実装型ハイブ
リッドＩＣ等に用いられる電子部品の製造方法に関する
ものである。
リッドＩＣ等に用いられる電子部品の製造方法に関する
ものである。
【０００２】
【従来の技術】従来の電子部品の製造方法として、図７
（ａ）〜（ｃ）に示すものがある。まず、図７（ａ）に
示すように、誘電材料よりなる絶縁層５１と、絶縁層５
１面に導電ペーストを印刷して形成される電極層５２と
を複数積層し、一体に焼成することにより集合基板（図
示せず）が得られ、得られた集合基板を分割することに
よって、電子部品用の子基板５３が多数個製造される。
このとき、子基板５３の端面には内部に形成されている
電極層５２が引き出されている。次に、図７（ｂ）に示
すように、子基板５３の一方主面に配線パターン５４を
印刷により形成し、そして、図７（ｃ）に示すように、
子基板５３の端面には、電極層５２と配線パターン５４
が電気的に接続するように外部電極５５が印刷または塗
布等の方法により形成され、バレルメッキ方法により外
部電極５５にメッキ膜を形成した後、子基板５３の一方
主面に搭載部品５６がハンダ５７により接続され実装さ
れて、電子部品５０が製造される。
（ａ）〜（ｃ）に示すものがある。まず、図７（ａ）に
示すように、誘電材料よりなる絶縁層５１と、絶縁層５
１面に導電ペーストを印刷して形成される電極層５２と
を複数積層し、一体に焼成することにより集合基板（図
示せず）が得られ、得られた集合基板を分割することに
よって、電子部品用の子基板５３が多数個製造される。
このとき、子基板５３の端面には内部に形成されている
電極層５２が引き出されている。次に、図７（ｂ）に示
すように、子基板５３の一方主面に配線パターン５４を
印刷により形成し、そして、図７（ｃ）に示すように、
子基板５３の端面には、電極層５２と配線パターン５４
が電気的に接続するように外部電極５５が印刷または塗
布等の方法により形成され、バレルメッキ方法により外
部電極５５にメッキ膜を形成した後、子基板５３の一方
主面に搭載部品５６がハンダ５７により接続され実装さ
れて、電子部品５０が製造される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
電子部品の製造方法においては、配線パターン形成から
部品搭載までを子基板で実施しなくてはならず、合理化
が難しくコスト高となっていた。また、外部電極をメッ
キするバレルメッキ方法も、時間が掛かり（約６０
分）、メッキ膜が不均一に形成され、かつ、子基板に割
れや欠けなどが生じるといった問題があった。また、製
造された電子部品の電気的特性検査も電子部品一つ一つ
について行わなければならず、大変手間が掛かってい
た。
電子部品の製造方法においては、配線パターン形成から
部品搭載までを子基板で実施しなくてはならず、合理化
が難しくコスト高となっていた。また、外部電極をメッ
キするバレルメッキ方法も、時間が掛かり（約６０
分）、メッキ膜が不均一に形成され、かつ、子基板に割
れや欠けなどが生じるといった問題があった。また、製
造された電子部品の電気的特性検査も電子部品一つ一つ
について行わなければならず、大変手間が掛かってい
た。
【０００４】したがって、本発明の目的は、製造が合理
化でき、かつ、メッキ膜も均一に形成でき、割れや欠け
のない電子部品の製造方法を提供することにある。
化でき、かつ、メッキ膜も均一に形成でき、割れや欠け
のない電子部品の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、集合基板を準備する工程、該集合基板
を子基板に分割するための分割線上に複数のスルーホー
ルを形成する工程、前記スルーホールの内壁面にスルー
ホール電極を形成する工程、前記集合基板に配線パター
ンを形成する工程、前記スルーホール電極にメッキ膜を
形成する工程、前記集合基板に搭載部品を実装する工
程、前記搭載部品が実装された集合基板を前記分割線に
沿って切断し、搭載部品を備えた子基板に分割して電子
部品を得る工程とからなる電子部品の製造方法であっ
て、前記配線パターンを、前記スルーホール電極同士が
電気的に接続されるように形成し、前記スルーホール電
極にメッキ膜を形成する工程は、集合基板の状態で電解
メッキ方法を用いて行うことを特徴としている。
に、本発明では、集合基板を準備する工程、該集合基板
を子基板に分割するための分割線上に複数のスルーホー
ルを形成する工程、前記スルーホールの内壁面にスルー
ホール電極を形成する工程、前記集合基板に配線パター
ンを形成する工程、前記スルーホール電極にメッキ膜を
形成する工程、前記集合基板に搭載部品を実装する工
程、前記搭載部品が実装された集合基板を前記分割線に
沿って切断し、搭載部品を備えた子基板に分割して電子
部品を得る工程とからなる電子部品の製造方法であっ
て、前記配線パターンを、前記スルーホール電極同士が
電気的に接続されるように形成し、前記スルーホール電
極にメッキ膜を形成する工程は、集合基板の状態で電解
メッキ方法を用いて行うことを特徴としている。
【０００６】また、絶縁層と電極層を積層して集合基板
を形成する工程、該集合基板を子基板に分割するための
分割線上に複数のスルーホールを形成する工程、前記ス
ルーホールの内壁面にスルーホール電極を形成する工
程、前記集合基板に配線パターンを形成する工程、前記
スルーホール電極にメッキ膜を形成する工程、前記集合
基板に搭載部品を実装する工程、前記搭載部品が実装さ
れた集合基板を前記分割線に沿って切断し、搭載部品を
備えた子基板に分割して電子部品を得る工程とからなる
電子部品の製造方法であって、前記電極層を、前記スル
ーホール電極同士が電気的に接続されるように形成し、
前記スルーホール電極にメッキ膜を形成する工程は、電
解メッキ方法を用いることを特徴としている。
を形成する工程、該集合基板を子基板に分割するための
分割線上に複数のスルーホールを形成する工程、前記ス
ルーホールの内壁面にスルーホール電極を形成する工
程、前記集合基板に配線パターンを形成する工程、前記
スルーホール電極にメッキ膜を形成する工程、前記集合
基板に搭載部品を実装する工程、前記搭載部品が実装さ
れた集合基板を前記分割線に沿って切断し、搭載部品を
備えた子基板に分割して電子部品を得る工程とからなる
電子部品の製造方法であって、前記電極層を、前記スル
ーホール電極同士が電気的に接続されるように形成し、
前記スルーホール電極にメッキ膜を形成する工程は、電
解メッキ方法を用いることを特徴としている。
【０００７】さらに、前記電子部品の製造方法におい
て、前記集合基板に搭載部品を実装する工程の後、前記
集合基板の分割線に沿って分割溝を設けることにより、
前記分割溝で区切られた子基板および前記スルーホール
電極を、前記子基板の各々の電気的特性を確認するた
め、それぞれ電気的に独立させ、前記分割溝に沿って前
記集合基板を切断し、搭載部品を備えた子基板に分割し
て電子部品を得ることを特徴としている。
て、前記集合基板に搭載部品を実装する工程の後、前記
集合基板の分割線に沿って分割溝を設けることにより、
前記分割溝で区切られた子基板および前記スルーホール
電極を、前記子基板の各々の電気的特性を確認するた
め、それぞれ電気的に独立させ、前記分割溝に沿って前
記集合基板を切断し、搭載部品を備えた子基板に分割し
て電子部品を得ることを特徴としている。
【０００８】これにより、集合基板の状態でスルーホー
ル電極に電解メッキ法でメッキ膜を形成できるため、部
品１つ１つにメッキする手間が省け、メッキ膜形成時間
も約５分と大幅に短縮し、かつ均一に膜が形成され、メ
ッキ作業による割れや欠けも生じない。
ル電極に電解メッキ法でメッキ膜を形成できるため、部
品１つ１つにメッキする手間が省け、メッキ膜形成時間
も約５分と大幅に短縮し、かつ均一に膜が形成され、メ
ッキ作業による割れや欠けも生じない。
【０００９】また、積層体からなる集合基板の電極層を
用いてスルーホール電極同士を導通するため、基板表面
上に、スルーホール電極導通用の配線パターンが形成さ
れず、基板面積を小さくでき、電子部品の小型化が図れ
る。
用いてスルーホール電極同士を導通するため、基板表面
上に、スルーホール電極導通用の配線パターンが形成さ
れず、基板面積を小さくでき、電子部品の小型化が図れ
る。
【００１０】また、分割溝を形成することにより子基板
間（各電子部品間）が集合基板の状態で絶縁され、各ス
ルーホール電極も機能が独立しているため、集合基板の
状態で子基板（各電子部品）の電気的特性が確認でき、
確認作業が簡略化できる。
間（各電子部品間）が集合基板の状態で絶縁され、各ス
ルーホール電極も機能が独立しているため、集合基板の
状態で子基板（各電子部品）の電気的特性が確認でき、
確認作業が簡略化できる。
【００１１】さらに、集合基板の状態で最終工程まで加
工できるため、電子部品がより高精度化され、電子部品
の製造及び出荷までのコストが削減できる。
工できるため、電子部品がより高精度化され、電子部品
の製造及び出荷までのコストが削減できる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態の一つ
を図面を用いて説明する。図１は、電子部品の製造工程
を示す説明図である。また、図２（ａ）は、本発明の電
子部品の製造方法における集合基板１の平面図であり、
図２（ｂ）は、搭載部品を備えた状態での集合基板１の
断面図である。
を図面を用いて説明する。図１は、電子部品の製造工程
を示す説明図である。また、図２（ａ）は、本発明の電
子部品の製造方法における集合基板１の平面図であり、
図２（ｂ）は、搭載部品を備えた状態での集合基板１の
断面図である。
【００１３】工程１として、まず、集合基板１を準備す
る。本実施の形態では、誘電材料よりなる絶縁層１ａ
と、絶縁層１ａ面に導電ペーストを印刷して形成される
電極層１ｂとを複数積層し、一体に焼成することにより
集合基板１を形成する。工程２として、集合基板１にス
ルーホール２をパンチ若しくはドリル等により形成す
る。工程３として、スルーホール２の壁面にスルーホー
ル電極３を形成する。工程４として、集合基板１の一方
主面に、導電ペーストを印刷，焼成して、配線パターン
４を形成する。工程５として、スルーホール電極３にメ
ッキ膜を形成する。工程６として、集合基板１の一方主
面に搭載部品５をハンダ６により実装し、以上工程で、
搭載部品５を備えた集合基板１が製造される。なお、誘
電材料からなる絶縁層１ａは、例えば、酸化バリウム，
酸化アルミニウム，シリカを主成分とする混合セラミッ
クス、または、フッ素系樹脂等の樹脂、または、セラミ
ックと樹脂の混合体とからなる。そして、電極層１ｂお
よび配線パターン４に用いる導電ペーストは、銀ペース
ト，銀−パラジウムペースト，銅ペーストなど、一般的
に用いられる導電ペーストである。
る。本実施の形態では、誘電材料よりなる絶縁層１ａ
と、絶縁層１ａ面に導電ペーストを印刷して形成される
電極層１ｂとを複数積層し、一体に焼成することにより
集合基板１を形成する。工程２として、集合基板１にス
ルーホール２をパンチ若しくはドリル等により形成す
る。工程３として、スルーホール２の壁面にスルーホー
ル電極３を形成する。工程４として、集合基板１の一方
主面に、導電ペーストを印刷，焼成して、配線パターン
４を形成する。工程５として、スルーホール電極３にメ
ッキ膜を形成する。工程６として、集合基板１の一方主
面に搭載部品５をハンダ６により実装し、以上工程で、
搭載部品５を備えた集合基板１が製造される。なお、誘
電材料からなる絶縁層１ａは、例えば、酸化バリウム，
酸化アルミニウム，シリカを主成分とする混合セラミッ
クス、または、フッ素系樹脂等の樹脂、または、セラミ
ックと樹脂の混合体とからなる。そして、電極層１ｂお
よび配線パターン４に用いる導電ペーストは、銀ペース
ト，銀−パラジウムペースト，銅ペーストなど、一般的
に用いられる導電ペーストである。
【００１４】集合基板１の一方主面に配線パターン４を
形成する工程（工程４）では、スルーホール電極３同士
が導通するような結線パターン４ａと、一般の回路パタ
ーン４ｂが、印刷，焼成の工程を経て形成される。な
お、結線パターン４ａと回路パターン４ｂの導電ペース
トの種類が異なる場合などは、結線パターン４ａと回路
パターン４ｂはそれぞれ別々に印刷，焼成されて形成さ
れる。ここで、結線パターン４ａは、後で説明する工程
（工程７）で子基板２０を各々電気的に独立させるため
に、分割線Ｂを跨ぐように形成し、スルーホール電極３
同士を導通する。
形成する工程（工程４）では、スルーホール電極３同士
が導通するような結線パターン４ａと、一般の回路パタ
ーン４ｂが、印刷，焼成の工程を経て形成される。な
お、結線パターン４ａと回路パターン４ｂの導電ペース
トの種類が異なる場合などは、結線パターン４ａと回路
パターン４ｂはそれぞれ別々に印刷，焼成されて形成さ
れる。ここで、結線パターン４ａは、後で説明する工程
（工程７）で子基板２０を各々電気的に独立させるため
に、分割線Ｂを跨ぐように形成し、スルーホール電極３
同士を導通する。
【００１５】スルーホール電極３にメッキ膜を形成する
工程（工程５）では、結線パターン４ａの一端に電圧を
印加して、集合基板１の状態で電解メッキ方法により行
う。
工程（工程５）では、結線パターン４ａの一端に電圧を
印加して、集合基板１の状態で電解メッキ方法により行
う。
【００１６】次に、工程７として、一点鎖線で示す分割
線Ｂに沿って、集合基板１の一方主面側から配線パター
ン４の厚み分以上の分割溝７を形成する。ここで、一つ
のスルーホール電極３は、図３に示すように、２つの子
基板２０ａ，２０ｂに跨って形成されている。そのた
め、スルーホール電極３の機能が、例えば子基板２０ａ
において接地端子ＧＮＤであれば、子基板２０ｂにおい
ても、スルーホール電極３の機能は、接地端子ＧＮＤで
あるように設定する。これは、スルーホール電極３の機
能が、出力端子ＯＵＴの場合や、入力端子ＩＮの場合も
同様である。また、スルーホール電極３の機能を、子基
板２０ａに対して上記３つの機能の内一つを与え、子基
板２０ｂに対して何も機能を与えない端子ＮＣと設定す
る。逆に、子基板２０ｂに機能を与え、子基板２０ａに
何も機能を与えないように設定する。このようにして、
子基板２０はそれぞれ電気的に独立し、スルーホール電
極３も各々電気的に独立している。
線Ｂに沿って、集合基板１の一方主面側から配線パター
ン４の厚み分以上の分割溝７を形成する。ここで、一つ
のスルーホール電極３は、図３に示すように、２つの子
基板２０ａ，２０ｂに跨って形成されている。そのた
め、スルーホール電極３の機能が、例えば子基板２０ａ
において接地端子ＧＮＤであれば、子基板２０ｂにおい
ても、スルーホール電極３の機能は、接地端子ＧＮＤで
あるように設定する。これは、スルーホール電極３の機
能が、出力端子ＯＵＴの場合や、入力端子ＩＮの場合も
同様である。また、スルーホール電極３の機能を、子基
板２０ａに対して上記３つの機能の内一つを与え、子基
板２０ｂに対して何も機能を与えない端子ＮＣと設定す
る。逆に、子基板２０ｂに機能を与え、子基板２０ａに
何も機能を与えないように設定する。このようにして、
子基板２０はそれぞれ電気的に独立し、スルーホール電
極３も各々電気的に独立している。
【００１７】これにより、集合基板１を完全に分割切断
することなく、子基板２０の電気的特性の確認を行うこ
とが可能となる。
することなく、子基板２０の電気的特性の確認を行うこ
とが可能となる。
【００１８】このように、電気的特性の確認が終わった
後、工程８として、分割溝７に沿って集合基板１をチョ
コレートを割るように、または、ダイシングカットによ
り切断するなどの方法により、搭載部品５を備えた子基
板２０に分割して、図４に示すような電子部品１０が多
数個得られる。このとき、メッキ膜が形成されたスルー
ホール電極３が端面に露出して外部電極となる。
後、工程８として、分割溝７に沿って集合基板１をチョ
コレートを割るように、または、ダイシングカットによ
り切断するなどの方法により、搭載部品５を備えた子基
板２０に分割して、図４に示すような電子部品１０が多
数個得られる。このとき、メッキ膜が形成されたスルー
ホール電極３が端面に露出して外部電極となる。
【００１９】上記実施の形態では、工程の順番を１番目
から８番目まで定めているが、例えば、工程３と工程４
の工程順は任意である。
から８番目まで定めているが、例えば、工程３と工程４
の工程順は任意である。
【００２０】また、上記実施の形態において、絶縁層１
ａの材料は誘電材料に限定されるものでなく、例えば、
Ｎｉ，Ｃｏ，Ｆｅからなるフェライトを主成分とする磁
性材料を用いたり、誘電材料と磁性材料を組み合わせて
用いても構わない。また、集合基板１として、積層体か
らなる基板を用いているが、アルミナ基板等の単板の基
板を用いても良い。
ａの材料は誘電材料に限定されるものでなく、例えば、
Ｎｉ，Ｃｏ，Ｆｅからなるフェライトを主成分とする磁
性材料を用いたり、誘電材料と磁性材料を組み合わせて
用いても構わない。また、集合基板１として、積層体か
らなる基板を用いているが、アルミナ基板等の単板の基
板を用いても良い。
【００２１】さらに、上記実施の形態では、結線パター
ン４ａを集合基板１の一方主面に形成して、スルーホー
ル電極３間の導通を取っているが、他方主面に結線パタ
ーン４ａを形成しても良く、一方主面および他方主面の
両面を用いて、スルーホール電極３間が導通するように
結線パターン４ａを形成しても良い。
ン４ａを集合基板１の一方主面に形成して、スルーホー
ル電極３間の導通を取っているが、他方主面に結線パタ
ーン４ａを形成しても良く、一方主面および他方主面の
両面を用いて、スルーホール電極３間が導通するように
結線パターン４ａを形成しても良い。
【００２２】また、集合基板１が積層体の場合、図５に
示すように、集合基板１形成の際に、集合基板１の一方
主面近くの電極層１ｂを各スルーホール電極３が導通す
るように形成しても良い。このようにすれば、電解メッ
キ用の結線パターン４ａは形成されないため、その分、
基板面積を小さくでき電子部品１０の小型化が図れる。
示すように、集合基板１形成の際に、集合基板１の一方
主面近くの電極層１ｂを各スルーホール電極３が導通す
るように形成しても良い。このようにすれば、電解メッ
キ用の結線パターン４ａは形成されないため、その分、
基板面積を小さくでき電子部品１０の小型化が図れる。
【００２３】また、図６（ａ）の集合基板１の断面図に
示すように、スルーホール電極３の開口部周辺を除く配
線パターン４を、インシュレータ，オーバーコート，メ
ッキレジスト等のコーティング膜８でコーティングして
も良く、図６（ｂ）に示すように、配線パターン４形成
前に、集合基板１の表面にインシュレータ８ａを形成し
ても良い。
示すように、スルーホール電極３の開口部周辺を除く配
線パターン４を、インシュレータ，オーバーコート，メ
ッキレジスト等のコーティング膜８でコーティングして
も良く、図６（ｂ）に示すように、配線パターン４形成
前に、集合基板１の表面にインシュレータ８ａを形成し
ても良い。
【００２４】
【発明の効果】以上のように、本発明による電子部品の
製造方法では、集合基板の状態でスルーホール電極に電
解メッキ法でメッキ膜を形成できるため、メッキ膜形成
時間が大幅に短縮し、かつ均一に膜が形成され、メッキ
作業による割れや欠けも生じない。
製造方法では、集合基板の状態でスルーホール電極に電
解メッキ法でメッキ膜を形成できるため、メッキ膜形成
時間が大幅に短縮し、かつ均一に膜が形成され、メッキ
作業による割れや欠けも生じない。
【００２５】また、積層体からなる集合基板の電極層を
用いてスルーホール電極同士を導通するため、基板表面
上に結線パターンが形成されず、基板面積を小さくで
き、電子部品の小型化が図れる。
用いてスルーホール電極同士を導通するため、基板表面
上に結線パターンが形成されず、基板面積を小さくで
き、電子部品の小型化が図れる。
【００２６】また、分割溝を形成することにより子基板
間（各電子部品間）が絶縁され、また、各スルーホール
電極も機能が独立しているため、集合基板の状態で子基
板（各電子部品）の電気的特性が確認でき、確認作業が
簡略化できる。
間（各電子部品間）が絶縁され、また、各スルーホール
電極も機能が独立しているため、集合基板の状態で子基
板（各電子部品）の電気的特性が確認でき、確認作業が
簡略化できる。
【００２７】さらに、上記のように、集合基板の状態で
最終工程まで加工できるため、電子部品がより高精度化
され、電子部品の製造及び出荷までのコストが削減でき
るという効果が得られる。
最終工程まで加工できるため、電子部品がより高精度化
され、電子部品の製造及び出荷までのコストが削減でき
るという効果が得られる。
【図１】本発明の一つの実施形態に係る電子部品の製造
方法における、工程を説明する説明斜視図である。
方法における、工程を説明する説明斜視図である。
【図２】本発明の一つの実施形態に係る電子部品の製造
方法における集合基板を示す、（ａ）平面図であり、
（ｂ）断面図である。
方法における集合基板を示す、（ａ）平面図であり、
（ｂ）断面図である。
【図３】本発明の一つの実施形態に係る子基板と、スル
ーホール電極の機能の関係を示す説明図である。
ーホール電極の機能の関係を示す説明図である。
【図４】本発明の一つの実施形態に係る電子部品の構造
を示す斜視図である。
を示す斜視図である。
【図５】本発明の他の実施形態に係る集合基板の断面図
である。
である。
【図６】本発明のさらに他の実施の形態に係る、集合基
板の断面図である。
板の断面図である。
【図７】従来の電子部品の製造方法を示す斜視図であ
る。
る。
１ 集合基板 １ａ 絶縁層 １ｂ 電極層 ２ スルーホール ３ スルーホール電極 ４ 配線パターン ４ａ 結線パターン ４ｂ 回路パターン ５ 搭載部品 ７ 分割溝 １０ 電子部品 ２０，２０ａ，２０ｂ 子基板 Ｂ 分割線
Claims (3)
- 【請求項１】 集合基板を準備する工程、該集合基板を
子基板に分割するための分割線上に複数のスルーホール
を形成する工程、前記スルーホールの内壁面にスルーホ
ール電極を形成する工程、前記集合基板に配線パターン
を形成する工程、前記スルーホール電極にメッキ膜を形
成する工程、前記集合基板に搭載部品を実装する工程、
前記搭載部品が実装された集合基板を前記分割線に沿っ
て切断し、搭載部品を備えた子基板に分割して電子部品
を得る工程とからなる電子部品の製造方法であって、前
記配線パターンを、前記スルーホール電極同士が電気的
に接続されるように形成し、前記スルーホール電極にメ
ッキ膜を形成する工程は、集合基板の状態で電解メッキ
方法を用いて行うことを特徴とする電子部品の製造方
法。 - 【請求項２】 絶縁層と電極層を積層して集合基板を形
成する工程、該集合基板を子基板に分割するための分割
線上に複数のスルーホールを形成する工程、前記スルー
ホールの内壁面にスルーホール電極を形成する工程、前
記集合基板に配線パターンを形成する工程、前記スルー
ホール電極にメッキ膜を形成する工程、前記集合基板に
搭載部品を実装する工程、前記搭載部品が実装された集
合基板を前記分割線に沿って切断し、搭載部品を備えた
子基板に分割して電子部品を得る工程とからなる電子部
品の製造方法であって、前記電極層を、前記スルーホー
ル電極同士が電気的に接続されるように形成し、前記ス
ルーホール電極にメッキ膜を形成する工程は、集合基板
の状態で電解メッキ方法を用いて行うことを特徴とする
電子部品の製造方法。 - 【請求項３】 請求項１および２のいずれかに記載の電
子部品の製造方法において、前記集合基板に搭載部品を
実装する工程の後、前記集合基板の分割線に沿って分割
溝を設けることにより、前記分割溝で区切られた子基板
および前記スルーホール電極を、前記子基板の各々の電
気的特性を確認するため、それぞれ電気的に独立させ、
前記分割溝に沿って前記集合基板を切断し、搭載部品を
備えた子基板に分割して電子部品を得ることを特徴とす
る電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33690395A JPH09181443A (ja) | 1995-12-25 | 1995-12-25 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33690395A JPH09181443A (ja) | 1995-12-25 | 1995-12-25 | 電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181443A true JPH09181443A (ja) | 1997-07-11 |
Family
ID=18303710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33690395A Pending JPH09181443A (ja) | 1995-12-25 | 1995-12-25 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181443A (ja) |
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-
1995
- 1995-12-25 JP JP33690395A patent/JPH09181443A/ja active Pending
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