KR100489820B1 - 세라믹 다층기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적층 및 소성하여 형성되는 세라믹 다층기판에서 각 세라믹 기판의 내부 패턴과 외부단자가 연결되는 부위에 수직방향으로 연결바를 설치하여 외부단자를 가공할 경우에 내부 패턴의 금속 도체막이 변형되지 않도록 하여 외부단자와의 안정적인 접속을 가능하게 하는 세라믹 다층기판 및 그 제조방법에 관한 것이다.
본 발명은 적층 및 소성된 다수개의 세라믹 시트를 포함하는 다층기판에 있어서, 상기 다수개의 세라믹 시트의 적어도 하나에 형성되어 소정의 회로요소를 구현하는 패턴층; 적층된 상기 다수개의 세라믹 시트의 외측변에, 외측으로 개방되도록 상기 세라믹 시트에 수직으로 형성된 적어도 하나의 관통홈; 상기 패턴층과 전기 연결되도록 상기 관통홈 외벽에 형성되는 외부단자; 및 상기 패턴층과 직접 접촉하도록 상기 패턴층을 갖는 상기 적어도 하나의 세라믹 시트에 수직으로 형성되고 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 위해 상기 외부단자와 직접 접촉하는 적어도 하나의 연결바를 포함하는 세라믹 다층기판 및 그 제조방법을 제공한다.

Description

세라믹 다층기판 및 그 제조방법{Ceramic Multilayer Substrate and its Manufacturing Process}
본 발명은 내부 패턴과 외부단자와의 접속 구조를 개선한 세라믹 다층기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 적층 및 소성하여 형성되는 세라믹 다층기판에서 각 세라믹 기판의 내부 패턴과 외부단자가 연결되는 부위에 수직방향으로 연결바를 설치하여 외부단자를 가공할 경우에 내부 패턴의 금속 도체막이 변형되지 않도록 하여 외부단자와의 안정적인 접속을 가능하게 하는 세라믹 다층기판 및 그 제조방법에 관한 것이다.
저온 소성 세라믹(Low Temperature Co-fired Ceramic, 이하 'LTCC'라함) 기판 제조 기술은 주로 글라스 세라믹(Glass-Ceramic) 재료를 기반으로 이루어진 다수의 그린시트(green sheet) 층에 주어진 회로를 구현하기 위한 수동 소자(R, L, C)를 전기전도도가 우수한 Ag, Cu 등을 사용하는 스크린 프린팅 공정으로 구현하고, 각층을 적층한 후 세라믹과 금속 도체를 동시 소성하여 (대개 1000C 이하) MCM (Multi-Chip Module) 및 다중칩 패키지(Multi-Chip Package)를 제조하는 것을 말한다.
LTCC 기술은 세라믹과 금속의 동시 소성이 가능한 공정 특징에 따라서 모듈내부에 수동소자(R, L, C)를 구현할 수 있는 장점을 갖고 있으므로 부품들간의 복합화와 경박단소화를 가능케 한다.
LTCC 기판은 이와 같은 내부수동소자(Embedded Passives)를 구현할 수 있는 특징으로 인하여 SOP(System-On-a-Package)를 구현할 수 있어 SMD(Surface Mounted Device) 부품에서 발생하는 기생효과(parasitic effect)를 최소화 시킬 수 있고, 표면 실장 시 납땜 부위에서 발생하는 전기적인 노이즈 신호의 감소에 의한 전기적 특성의 향상 및 납땜수의 감소에 의한 신뢰성 향상의 장점을 갖게 된다. 또한 LTCC의 경우 Tf(Temperature Coefficient of Resonant Frequency)의 값을 열팽창 계수를 조절하여 최소화할 수 있어 유전체 공진기의 특성을 조절할 수 있는 특징도 갖고 있다.
LTCC 기판은 내부에 회로를 구현하고 이를 다수개 적층하여 하나의 기판을 형성하는 것이므로, 외부와 접속할 수 있는 외부 단자들이 기판의 외부에 형성되어야 하며, 이러한 외부단자가 내부의 회로패턴과 전기적으로 연결되어야 한다.
도 1 및 도 2는 일본 특허 공개공보 평8-37251호 적층 전자부품에 관한 것으로, 내부 회로를 구비한 적층기판을 구비하고, 기판의 두께방향으로 홈부를 형성하여 이에 도체를 부여하고(충진하고) 그 도체를 외부전극으로 형성한 것이다. 도 1 및 도 2에서, 적층체(5)에 비아홀(7)을 형성하고, 비아홀(7)에는 도체(9)가 충전(충진)되고, 이러한 도체(9)와 내부 회로가 접속된다. 그후 스루홀(10)이 적층체를 관통하여 형성되며, 스루홀(10) 내에 도체(9)가 노출된다. 이와 같이 노출된 도체(9)는 적층 전자부품의 외부전극(4)이 된다. 상기 특허는 비아홀에 형성되는 도체가 외부전극이 되기 때문에 외부전극의 치수 및 형상이 일정하게 되는 효과가 있으며, 또한 간편하게 형성할 수 있는 효과도 얻을 수 있게 된다.
상기 특허는 아래와 같은 문제점이 존재하게 되는 것이다. 즉, 직사각형의 비아홀(7)은 여러장 적층된 기판에 펀칭 등에 의한 방법으로 수직으로 형성된다. 이와 같이 복수의 세라믹 그린시트가 적층된 적층체에 펀칭에 의해서 비아홀을 형성할 경우, 도 3처럼 전단 응력(Shear stress)에 의해 그린시트가 펀칭방향으로 눌리게 되어 내부의 금속 패턴이 외부로 노출되는 것을 막게 된다. 적층된 기판에 관통 구멍을 형성하더라도 내부의 패턴이 구멍내에 드러나게 되어야 구멍 내에 충진되는 도체와 서로 접속되어 상기 도체가 외부전극을 형성하게 되는데, 상기 도 1 및 도 2에 도시한 종래의 특허는 이러한 문제점을 전혀 고려하고 있지 않는 것이다.
통상적인 저온 소성 세라믹 다층기판에서 외부전극을 형성하는 방법은 여러가지가 있어왔다. 먼저, 도 4에서와 같이, 내부 패턴(2a)이 세라믹 기판의 끝단까지 뻗어있어서 외부에 드러나도록 형성하고 고온에서 소성한 후, 적층된 세라믹 기판(3)의 외측면에 펀칭에 의해 관통홈을 형성하지 않고 그대로 외부전극(4a)을 도포하는 방법이 있다. 그러나, 이와 같은 방식은 내부 패턴과 외부전극의 접속성을 어느정도는 보장할 수 있으나, 각각의 적층체로 절단한 후 연마에 의해 내부 패턴을 외부로 누출시킨 다음에 외부전극을 각각 형성하여야 하는 공정상의 어려움이 존재하여 대량 생산 추세에 맞지않게 되는 문제가 있게 된다.
또한, 도 5는 세라믹 기판(3)에 형성되는 내부 패턴(2b)이 드러나도록 각각의 기판(3)에 반원형 관통홈을 형성하고, 그 부위에 외부전극(4b)을 각각 도포하여, 외부전극을 형성한 후, 각 세라믹 기판을 적층하여 전체적으로 외부단자가 형성되도록 하는 방식을 도시한 것이다. 그러나, 이러한 경우 각각의 기판에 외부전극을 형성하여야 하는 어려움이 존재하게 되며, 공정이 복잡해지며, 각 층간의 수축률의 차이로 인하여 층간 단차가 형성되어 제품이 충격 등에 약하게 되는 등의 여러 문제가 존재하게 된다.
또한, 도 6은 내부 패턴(2c)이 세라믹 기판(3)에 형성되고, 각각의 세라믹 기판(3)에는 외부단자가 형성되는 반원형 관통홈이 형성되고, 내부패턴(2c)이 외부로 드러나게 되며, 이러한 세라믹 기판(3)을 적층하여 하나의 적층체를 형성한 후 외부전극(4c)을 한꺼번에 도포하여 형성하는 방법을 도시하고 있다. 이와 같은 방식은 종래의 저온 소성 세라믹 다층기판의 외부전극을 형성하는데 통상적으로 사용되는 방법이지만, 도 6에서와 같이, 적층된 기판의 관통홈이 서로 약간씩 어긋나서 형성되는 문제가 존재하게 되며, 이러한 경우 외부전극을 형성하는 공정에서 단차로 인하여 도포량이 불균등하게 되어 내부패턴과의 접속이 불량하게 되는 경우가 발생하게 된다.
도 7은 상기 일본 특개평 8-37251과 비슷한 방식을 도시한 것으로, 먼저 세라믹 그린시트 들을 적층한 후 관통홈을 형성하고 외부전극을 도포하여 형성하는 방식을 나타낸 것이다. 이러한 경우 도3에서 이미 설명한 바와 같이 내부 패턴(2d)은 관통홈 형성시에 세라믹 기판층에 의해 덮여서 외부전극(4d)과 접속이 이루어지지 않게 되는 문제가 발생하게 된다.
따라서 복수의 세라믹 그린시트의 적층체에 한꺼번에 펀칭에 의해 관통홈을 형성할 수 있도록 하여 다층기판의 제조 공정을 좀더 단순화하면서 내부 패턴과 외부전극의 접속성을 향상시킬 수 있는 방식이 당 기술분야에서 요구되어 왔다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 내부 패턴이 형성된 복수의 세라믹 그린시트를 적층한 후 외부단자가 형성될 영역에 관통홈을 형성하더라도 내부 패턴과 외부전극의 접속이 항상 유지될 수 있도록 하는 세라믹 다층기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 복수의 세라믹 그린시트를 적층한 후 한꺼번에 관통홈을 형성하여 외부전극을 형성할 수 있도록 하여 적층 구조의 다층기판을 제조하는 공정을 단순화하며 보다 효율적이고 품질이 우수한 다층기판을 생산할 수 있도록 하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 구성수단으로서, 본 발명은 적층 및 소성된 다수개의 세라믹 시트를 포함하는 다층기판에 있어서, 상기 다수개의 세라믹 시트의 적어도 하나에 형성되어 소정의 회로요소를 구현하는 패턴층; 적층된 상기 다수개의 세라믹 시트의 외측변에, 외측으로 개방되도록 상기 세라믹 시트에 수직으로 형성된 적어도 하나의 관통홈; 상기 패턴층과 전기 연결되도록 상기 관통홈 외벽에 형성되는 외부단자; 및 상기 패턴층과 직접 접촉하도록 상기 패턴층을 갖는 상기 적어도 하나의 세라믹 시트에 수직으로 형성되고 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 위해 상기 외부단자와 직접 접촉하는 적어도 하나의 연결바를 포함하는 세라믹 다층기판을 제공한다.
또한 본 발명은 다수개의 세라믹 시트를 적층 및 소성하여 다층기판을 제조하는 방법에 있어서, 일정 두께의 세라믹 시트를 마련하는 단계; 상기 세라믹 시트의 표면상에 회로 요소를 구현하도록 패턴층을 형성하는 단계; 상기 패턴층 중 외부와 신호를 교환할 수 있도록 상기 세라믹 시트의 외측변까지 뻗어있는 패턴 내에서, 상기 세라믹 시트의 외측변과 인접한 위치에, 수직으로 관통되는 비아홀을 형성하는 단계; 상기 세라믹 시트의 비아홀 내에 상기 패턴층과 전기적으로 연결될 수 있는 재료를 투입하여 연결바를 형성하는 단계; 상기와 같은 단계들을 거친 세라믹 시트들을 다수개 적층하는 단계; 다수개 적층된 세라믹 시트의 외측변에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계; 및 상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계를 포함하는 세라믹 다층기판 제조방법을 제공한다.
또한 본 발명은 다수개의 세라믹 시트를 적층 및 소성하여 다층기판을 제조하는 방법에 있어서, 일정 두께의 세라믹 시트를 마련하는 단계; 상기 세라믹 시트의 외측변과 인접한 위치에서 수직으로 관통되는 비아홀을 형성하는 단계; 상기 세라믹 시트의 비아홀 내에 전도성이 있는 재료를 투입하여 연결바를 형성하는 단계; 상기 세라믹 시트의 표면상에 회로 요소를 구현하도록 패턴층을 형성하고, 상기 패턴층 중 일부는 외부와 신호를 교환할 수 있도록 상기 세라믹 시트의 외측변까지 뻗어 상기 연결바 형성면상에 형성하여 상기 연결바와 전기적으로 연결하는 단계; 상기와 같은 단계들을 거친 세라믹 시트들을 다수개 적층하는 단계; 다수개 적층된 세라믹 시트의 외측변에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계; 및 상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계를 포함하는 세라믹 다층기판 제조방법을 제공한다.
또한 본 발명은 다수개의 세라믹 시트를 적층 및 소성하여 다층기판을 제조하는 방법에 있어서, 다수개의 세라믹 시트로 절단되도록 절단선을 갖는 일정 두께의 세라믹 시트원판을 마련하는 단계; 상기 세라믹 시트 원판의 표면상에 회로 요소를 구현하도록 다수개의 동일 패턴층을 형성하는 단계; 상기 다수개의 패턴층 중 외부와 신호를 교환할 수 있도록 상기 세라믹 시트 원판의 절단선까지 뻗어있는 패턴 내에서, 상기 세라믹 시트 원판의 절단선과 인접한 위치에, 수직으로 관통되는 비아홀을 형성하는 단계; 상기 비아홀 내에 상기 패턴층과 전기적으로 연결될 수 있는 재료를 투입하여 연결바를 형성하는 단계; 상기와 같은 단계들을 거친 세라믹 시트 원판들을 다수개 적층하는 단계; 다수개 적층된 세라믹 시트 원판의 절단선에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계; 상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계; 및 상기 적층된 세라믹 시트 원판들을 절단선을 따라 절단하여 세라믹 기판을 형성하는 단계를 포함하는 세라믹 다층기판 제조방법을 제공한다.
또한 본 발명은 다수개의 세라믹 시트 원판을 적층 및 소성하여 다층기판을 제조하는 방법에 있어서, 다수개의 세라믹 시트로 절단되도록 절단선을 갖는 일정 두께의 세라믹 시트 원판을 마련하는 단계; 상기 세라믹 시트 원판의 절단선과 인접한 위치에, 수직으로 관통되는 비아홀을 형성하는 단계; 상기 비아홀 내에 전도성이 있는 재료를 투입하여 연결바를 형성하는 단계; 상기 세라믹 시트 원판의 표면상에 회로 요소를 구현하도록 다수개의 동일 패턴층을 형성하고, 상기 패턴층 중 일부는 외부와 신호를 교환할 수 있도록 상기 세라믹 시트 원판의 절단선까지 뻗어 상기 연결바 형성면상에 형성하여 상기 연결바와 전기적으로 연결하는 단계; 상기와 같은 단계들을 거친 세라믹 시트 원판들을 다수개 적층하는 단계; 다수개 적층된 세라믹 시트 원판의 절단선에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계; 상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계; 및 상기 적층된 세라믹 시트 원판들을 절단선을 따라 절단하여 세라믹 기판을 형성하는 단계를 포함하는 세라믹 다층기판 제조방법을 제공한다.
본 발명의 적층체 구조물은 다수개의 재료층이 적층되어 하나의 패키지를 형성하는 적층체를 의미하는 것으로, 전기적, 유전적, 자기적 성질을 표출하는 재료층을 적절히 선택하여 사용하게 된다. 특히 상기 재료층으로는 일정두께를 갖는 세라믹 그린 시트를 사용하는 것이 일반적이며, 이와 같은 시트들 상에는 금속 도포막이 일정 형태로 도포되어 하나의 패턴층을 형성하게 되며, 이러한 패턴층은 적층되어 여러 회로 요소의 기능을 수행하게 된다. 상기 패턴층은 Ag, Cu 등과 같은 금속으로 형성된다. 상기와 같은 세라믹 시트가 여러 개 적층되고, 이를 금속 융점 이하의 온도에서 소성하여 형성되는 하나의 적층체 구조물을 저온 소성 세라믹 다층기판이라 부르며, 이하에서는 이를 중점적으로 살펴보도록 한다.
이하 본 발명에 대하여 첨부된 도면에 따라서 보다 상세히 설명한다. 도 8은 본 발명에 의한 다층기판의 단면도이고, 도 9는 본 발명에 의한 다층기판을 형성하는 하나의 세라믹 기판의 평면도이다. 또한 도 10은 상기 도 8의 다층기판의 사시도이다.
도 8 및 도 9에서, 세라믹 기판(103) 상에는 제품의 성능을 표현함에 필요한 특정 패턴들을 각각 구현하는 패턴층(102)이 형성된다. 상기 패턴층(102) 중 일부는 외부와 신호를 교환할 수 있도록 세라믹 기판(103)의 외측변까지 뻗어있으며, 이와 같은 외부 신호 교환 패턴은 각 세라믹 기판(103)의 전부에 형성될 필요는 없으며, 따라서 일부 세라믹 기판(103)에는 이러한 외부 신호 교환 패턴이 형성되지 않을 수도 있다.
본 발명에서는 반원형의 관통홈(105)이 형성되는 구조의 세라믹 기판(103)을 사용하게 된다. 관통홈(105)은 외부전극(104)을 형성하기 위한 공간을 제공하며, 세라믹 시트 원판 사용하여 다수개의 세라믹 시트를 형성하고 이를 적층하여 다수개의 적층 구조물을 형성할 경우, 이들을 각각의 제품으로 절단하기 전에 관통홈(105)을 형성하여 외부전극을 간편하게 형성할 수 있도록 한다. 관통홈(105)은 원형으로 형성되며, 이러한 관통홈(105)은 각각의 제품으로 절단되는 과정에서 절단되어 일측에 개구부를 갖는 반원형의 형상이 된다.
본 발명에 의한 세라믹 기판(103)에는 패턴층(102)과 상기 관통홈(105) 사이에 비아홀을 통해 충진되어 있는 연결바(110)가 형성된다. 연결바(110)는 일측은 상기 관통홈(105) 에 접해있어서 관통홈(105)의 내측에서 드러나도록 형성되며, 다른 측은 패턴층(102)과 접해있게 된다. 상기 연결바(110)는 패턴층(102)과는 달리 기판을 수직으로 관통하여서 형성되어 있으며, 외부전극(104)과 직접 접촉하게 된다. 관통홈(105)의 내부 벽면에는 외부전극(104)이 형성되며, 외부전극(104)은 상기 패턴층(102) 및 연결바(110)와 접속되어 내부 패턴과 외부 신호를 주고 받는 기능을 하게 된다.
도 10은 본 발명에 의한 연결바(110)를 사용한 구조의 다층기판을 도시한 것으로, 외부전극(104)은 내부의 패턴층(102)과 연결바(110)에 모두 접속되어 있게 된다.
또한, 상기 패턴층(102)은 금속제 도포막으로 형성되며, 이러한 패턴층과 전기적으로 연결될 수 있도록 상기 연결바(110)는 금속 도체를 충진하여 형성되도록 한다. 연결바(110)는 원통형의 기둥형상이 바람직하며, 관통홈(105)(도면에 숫자 표시)의 벽면에 드러날 수 있도록 기능하는 어떠한 형상의 것도 가능할 것이다.
바람직하게는, 상기 관통홈(105)의 모서리는 상기 연결바(110)의 중앙을 관통하여 형성되며, 또한 상기 내부 패턴층의 폭보다 상기 연결바의 형성 폭을 좁게 하는 것이 바람직하게 된다. 이는 연결바(110)가 기판(103)을 수직으로 관통하여 형성되기 때문이며, 만약 비아홀의 크기가 크게 되면 기판의 강도가 약해지는 문제도 있으며, 비아홀에 충진되는 금속 도체의 양이 많아지게 되면 그만큼 생산 비용이 증가하며 쉽고 빠른 생산에도 문제가 있게 된다. 이러한 문제가 발생하는 것을 방지하기 위하여 상기 연결바가 형성되는 비아홀은 상기 내부 패턴층의 폭 내에 존재하도록 형성하는 것이 바람직하게 되는 것이다.
상기와 같이 기판에 연결바를 통하여 외부전극과 내부 패턴을 서로 전기적으로 연결하게 되면 외부전극과 내부 패턴의 전기적인 접속 성능이 향상되는 효과가 있게 된다. 즉, 종전에는 패턴층이 기판의 상부면에만 형성되기 때문에 패턴과 외부단자는 거의 선접촉을 하였는데, 본 발명과 같이 연결바를 형성하게 되면 패턴과 연결바의 접촉면적이 종래의 패턴과 외부단자와의 접촉면적보다 크게 되고, 또한 연결바와 외부단자와는 서로 면접촉을 이루게 되므로 결국 패턴과 외부전극 간의 접촉 성능이 향상되는 효과를 얻을 수 있는 것이다.
또한, 이와 같은 연결바를 형성하게 되면 다층기판의 제조 공정에 있어서도 종래에 비해 향상된 효과를 얻을 수 있게 된다. 이는 아래에서 본 발명에 의한 다층기판의 제조방법과 더불어서 설명하기로 한다.
본 발명에 의하여 다수개의 세라믹 기판을 적층하여 다층기판을 제조하는 제1 실시예는 다음과 같은 단계들을 따르게 된다. 이는 도 12를 참고로 설명하기로 한다.
a) 먼저 일정두께의 세라믹 기판(203)을 마련한다.
b) 상기 세라믹 기판의 표면상에 회로요소를 구현하도록 패턴층(202)을 형성한다. 패턴층(202)은 상하로 적층되는 다른 세라믹 기판의 패턴층들과 함께 여러 회로요소를 구현하게 된다. 상기 패턴층은 금속 도포막으로 형성된다.
c) 상기 패턴층 중 외부와 신호를 교환할 수 있도록 세라믹 기판의 외측변까지 뻗어있는 패턴 내에 비아홀(211)을 형성한다. 비아홀(211)은 세라믹 기판의 외측변에 인접하도록 형성되며, 기판의 수직방향으로 관통되어 있고, 상기 패턴층의 너비 보다 약간 작은 직경으로 형성되는 것이 바람직하게 된다. 비아홀(211)은 패턴층 중 외부와 신호를 교환하기 위하여 뻗어있는 일부 패턴에만 형성되며, 기판의 내부에 형성되는 다른 패턴들과 신호교환을 위해 접속을 이루기 위한 또 다른 비아홀(도시하지 않음)이 형성된다. 따라서 상기 비아홀(211)은 인접한 기판의 상하 패턴 연결을 위한 비아홀을 형성하는 공정과 같이 이루어지기 때문에 공정수의 실질적인 증가없이 간단하게 형성 가능하며, 상기 비아홀(211) 역시 상하 패턴 연결을 위한 비아홀과 같은 크기로 형성되는 것이 바람직하다.
d) 상기와 같이 비아홀(211)이 형성된 후에, 비아홀(211) 내에 상기 패턴층(202)과 전기적으로 연결될 수 있는 재료를 투입하여 연결바(210)를 형성한다. 연결바를 이루는 재료는 패턴층과 전기적으로 연결될 수 있는 금속 도체가 되며, 비아홀(211) 내에 충진시켜서 형성한다.
e) 상기와 같은 단계들을 거친 세라믹 기판(203)들을 다수개 적층하여 하나의 적층체를 형성한다. 적층한 세라믹 기판들 중 일부 또는 전부에는 비아홀(211)에 충진되어 있는 연결바(210)가 존재하게 되며, 이러한 연결바들은 각각 내부 패턴들과 연결되어 있다.
f) 상기와 같이 다수개 적층된 세라믹 기판(203)의 외측변에 내부 패턴(202) 및 연결바(210)가 드러나도록 수직으로 관통홈(205)을 형성한다. 상기 관통홈(205)은 일측이 개구되어 있는 반원형의 형상을 갖게 되며, 상기 연결바(210)를 절개하면서 형성되도록 한다. 즉, 상기 연결바(210)가 관통홈의 내벽에 드러나도록 관통홈을 형성하여야 하는 것이다. 바람직하게는 상기 관통홈의 모서리는 상기 연결바의 중앙을 통과하여 형성될 수 있다.
g) 상기와 같이 관통홈(205)이 형성되면 관통홈(205)의 내측 표면에 외부단자(204)를 형성한다. 외부단자(204)는 금속제로 형성되며, 관통홈에 도포하게 되며, 외부단자(204)는 상기 패턴층 및 연결바와 서로 접속을 이루게 된다.
본 발명에 의한 다층기판을 제조하는 공정은 패턴층이 형성된 여러장의 기판들을 적층한 후 관통홈을 형성하도록 하였기 때문에, 각 기판들에 단차가 형성되어 외부전극 형성이 불균일하게 되는 것을 방지할 수 있게 된다. 또한, 외부와 연결될 패턴에 금속제의 연결바를 형성하여 펀칭 가공시 전단응력(Shear Strss)이 발생하더라도 연결바는 그대로 외부에 노출되어 세라믹 기판의 변형에 의한 내부패턴과 외부전극과의 접속 불량을 방지할 수 있고, 외부전극과 내부 패턴이 접속되는 면적을 충분히 크게 하여 접속성을 향상시키게 되는 효과도 있게 된다.
본 발명에 의한 다층기판 제조 공정은 또한 아래와 같은 변형단계를 취하는 것도 가능하게 된다. 즉, 제2 실시예에서는, 상기 제조 공정에서, 연결바를 형성하기 위한 비아홀 형성공정을 패턴층 형성 전에 미리 형성하고, 그 후 패턴층을 형성하도록 하는 공정이 가능하게 된다. 도 13에 본 발명에 의한 다층기판 제조에 관한 제2 실시예가 도시되어 있다.
a) 상기 제1 실시예에서와 같이 세라믹 기판(303)을 마련하는 단계이다.
b) 상기 제1 실시예의 c) 단계와 같이 비아홀(311)을 형성하게 된다. 비아홀 (311)은 추후에 형성될 내부 패턴 내에 위치하도록 미리 위치를 지정하여 형성하며, 외부와 신호를 교환하기 위한 패턴의 내부에 위치하도록 적당한 개수로 형성하게 된다.
c) 상기 비아홀(311)에 금속 도체를 충진하여 연결바(310)를 형성한다. 연결바(310)는 또한 상기 제1 실시예에서와 같이 세라믹 기판(303)을 수직방향으로 관통하여 형성된다.
d) 상기와 같이 연결바(310)를 형성하고, 연결바(310) 상에 패턴층(302)이 지나가도록 패턴층(302)을 형성한다.
e) 내지 g)는 상기 제1 실시예에서와 같이 세라믹 기판(303)들을 적층하고, 관통홈(305)을 형성하며, 외부전극(304)을 도포하는 공정들을 따르게 된다.
본 발명에 의한 다층기판 제조 공정은 또한 다층기판 시트를 제작한 후 이를 절단하여 원하는 제품들을 대량으로 얻을 수 있는 제조공정을 제공하게 된다. 이를 제3 실시예로 하며, 아래와 같은 단계를 취하게 된다. 이는 도 14 및 도 15를 참조하여 상세하게 설명한다.
a) 먼저 일정두께의 세라믹 시트 원판(403)을 마련한다. 상기 세라믹 시트 원판(403)은 다수개의 세라믹 시트들로 절단되도록 절단선(408)을 갖게 된다.
b) 상기 세라믹 기판의 표면상에 회로요소를 구현하도록 다수개의 동일 패턴층(402)을 형성한다. 패턴층(402)은 상하로 적층되는 다른 세라믹 시트 원판들의 패턴층들과 함께 여러 회로요소를 구현하게 된다. 상기 패턴층은 금속 도포막으로 형성된다.
c) 상기 다수개의 패턴층 중 외부와 신호를 교환할 수 있도록 세라믹 시트 원판의 절단선까지 뻗어있는 패턴 내에 비아홀(411)을 형성한다. 비아홀 (411)은 세라믹 기판의 외측변에 인접하도록 형성되며, 기판의 수직방향으로 관통되어 있고, 상기 패턴층의 너비 보다 약간 작은 직경으로 형성되는 것이 바람직하게 된다. 비아홀(411)은 패턴층 중 외부와 신호를 교환하기 위하여 뻗어있는 일부 패턴에만 형성되며, 기판의 내부에 형성되는 패턴층에는 단지 상하로 적층되는 다른 기판들에 형성되는 다른 패턴들과 신호교환을 위해 접속을 이루기 위한 또 다른 비아홀(도시하지 않음)이 형성된다. 따라서 상기 비아홀(211)은 인접한 기판의 상하 패턴 연결을 위한 비아홀을 형성하는 공정과 같이 이루어지기 때문에 공정수의 실질적인 증가없이 간단하게 형성 가능하며, 상기 비아홀(411) 역시 상하 패턴 연결을 위한 비아홀과 같은 크기로 형성되는 것이 바람직하다.
d) 상기와 같이 비아홀이 형성된 후에, 비아홀 내에 상기 패턴층(402)과 전기적으로 연결될 수 있는 재료를 투입하여 연결바(410)를 형성한다. 연결바를 이루는 재료는 패턴층과 전기적으로 연결될 수 있는 금속 도체가 되며, 비아홀 내에 충진시켜서 형성한다.
e) 상기와 같은 단계들을 거친 세라믹 시트 원판(403)들을 다수개 적층하여 하나의 적층체를 형성한다. 적층한 세라믹 기판들 중 일부 또는 전부에는 비아홀에 충진되어 있는 연결바(410)가 존재하게 되며, 이러한 연결바들은 각각 내부 패턴들과 연결되어 있다.
f) 상기와 같이 다수개 적층된 세라믹 시트 원판(403)의 절단선에 내부 패턴(402) 및 연결바(410)가 드러나도록 수직으로 관통홈(405)을 형성한다. 상기 관통홈(405)은 원기둥 형상을 갖게 되며, 상기 연결바(410)를 절개하면서 형성되도록 한다. 즉, 상기 연결바(410)가 관통홈의 내벽에 드러나도록 관통홈을 형성하여야 하는 것이다. 바람직하게는 상기 관통홈의 모서리는 상기 연결바의 중앙을 통과하여 형성될 수 있다.
g) 상기와 같이 관통홈(405)이 형성되면 관통홈(405)의 내측 표면에 외부단자(404)를 형성한다. 외부단자(404)는 금속제로 형성되며, 관통홈에 도포하게 되며, 외부단자(404)는 상기 패턴층 및 연결바와 서로 접속을 이루게 된다.
h) 상기와 같이 외부단자를 형성하고 난 후, 각 적층된 세라믹 시트 원판들을 절단선을 따라 절단하여 원하는 크기의 세라믹 다층기판을 형성한다.
본 발명에 의한 다층기판을 제조하는 공정은 상기 제1 실시예에서와 같이 패턴층이 형성된 여러장의 기판들을 적층한 후 관통홈을 형성하도록 하였기 때문에, 각 기판들에 단차가 형성되어 외부전극 형성이 불균일하게 되는 것을 방지할 수 있게 되는 효과가 있으며, 또한, 외부와 연결될 패턴에 금속제의 연결바를 형성하여 펀칭 가공시 전단응력(Shear Stress)이 발생하더라도 연결바는 그대로 외부에 노출되어 세라믹 기판의 변형에 의한 내부패턴과 외부전극과의 접속 불량을 방지할 수 있고, 외부전극과 내부 패턴이 접속되는 면적을 충분히 크게 하여 접속성을 향상시키게 되는 효과도 있게 된다. 더구나, 상기 제3 실시예에서는 다층기판의 대량생산 공정에 본 발명에 의한 연결바 및 관통홈 형성공정을 적용시켜서 상기와 같은 효과들을 갖는 저온 소성 세라믹 다층기판의 대량 생산을 가능하게 할 수 있다.
또한, 본 발명에 의한 다층기판 제조 공정은 아래와 같은 변형단계를 취하는 것도 가능하게 된다. 즉, 제4 실시예에서는, 상기 제3 실시예에 따른 제조 공정에서, 연결바를 형성하기 위한 비아홀 형성공정을 패턴층 형성 전에 미리 형성하고, 그 후 패턴층을 형성하도록 하는 공정이 가능하게 된다. 도 15에 본 발명에 의한 다층기판 제조에 관한 제4 실시예가 도시되어 있다. 상기 제4 실시예에서는 제2 실시예에서와 같이 먼저 연결바를 형성하고, 그 후에 패턴층을 형성하도록 하는 공정 순서를 취하였다.
a) 상기 제3 실시예에서와 같이 다수개의 세라믹 기판으로 절단되도록 절단선(508)을 갖는 일정 두께의 세라믹 시트 원판(503)을 마련하는 단계이다.
b) 상기 제2 실시예의 b) 단계와 같이 비아홀(511)을 형성하게 된다. 비아홀(511)은 추후에 형성될 내부 패턴 내에 위치하도록 미리 위치를 지정하여 형성하며, 외부와 신호를 교환하기 위한 패턴의 내부에 위치하도록 적당한 개수로 형성하게 된다.
c) 상기 비아홀(511)에 금속 도체를 충진하여 연결바(510)를 형성한다. 연결바(510)는 또한 상기 제3 실시예에서와 같이 세라믹 시트 원판(503)을 수직방향으로 관통하여 형성된다.
d) 상기와 같이 연결바(510)를 형성하고, 연결바(510) 상에 패턴층(502)이 지나가도록 패턴층(502)을 형성한다.
e) 내지 h)는 상기 제3 실시예에서와 같이 세라믹 시트 원판(503)들을 적층하고, 관통홈(505)을 형성하며, 외부전극(504)을 도포하고, 각 절단선을 따라 절단하여 세라믹 시트를 형성하는 공정들을 따르게 된다.
상기와 같은 다층기판의 제조 공정에 관한 실시예들에 의하면, 내부 패턴과 외부전극이 접촉을 안정적으로 유지하는 다층기판을 제조할 수 있게 된다. 세라믹 기판들을 적층한 후 관통홈을 형성하는 공정은 종래의 저온 소성 세라믹 다층기판 제조공정에 있어서 앞서 설명한 바와 같은 여러 문제점들로 인하여 적용될 수 없었던 것이다. 그러나, 도 11에 도시한 바와 같이, 본 발명에 의한 다층기판 제조공정을 따르면, 내부 패턴층에 형성되는 연결바(110)가 관통홈의 형성시에도 관통홈의 외부로 드러나게 되어있어, 관통홈에 도포되는 외부전극(104)과 항상 접속이 가능하게 된다. 또한 내부 패턴층(102)은 상기 연결바(110)와 접속되어 있게 되므로, 결국 패턴층과 외부전극과의 전기적인 접속이 안정되게 유지되는 것이다.
이상과 같이 본 발명에 의하면 패턴층이 형성된 여러장의 기판들을 적층한 후 관통홈을 형성하도록 하였기 때문에, 각 기판들에 단차가 형성되어 외부전극 형성이 불균일하게 되는 것을 방지할 수 있게 되는 효과가 있으며, 또한, 외부와 연결될 패턴에 금속제의 연결바를 형성하여 펀칭 가공시 전단응력(Shear Strss)이 발생하더라도 연결바는 그대로 외부에 노출되어 세라믹 기판의 변형에 의한 내부패턴과 외부전극과의 접속 불량을 방지할 수 있고, 외부전극과 내부 패턴이 접속되는 면적을 충분히 크게 하여 접속성을 향상시키게 되는 효과도 있게 된다.
또한, 본 발명에 의한 다층기판 제조공정에 의하면, 다층기판의 대량생산 공정에 본 발명에 의한 연결바 및 관통홈 형성공정을 적용시켜서 상기와 같은 효과들을 갖는 저온 소성 세라믹 다층기판의 대량 생산을 가능하게 할 수 있다.
또한 본 발명에 의한 저온 소성 세라믹 다층기판은 각 세라믹 기판에 연결바를 통하여 외부전극과 내부 패턴을 서로 전기적으로 연결하게 되므로 외부전극과 내부 패턴의 전기적인 접속 성능이 향상되는 효과가 있게 된다. 즉, 종전에는 패턴층이 기판의 상부면에만 형성되기 때문에 패턴과 외부단자는 거의 선접촉을 하였는데, 본 발명과 같이 연결바를 형성하게 되면 패턴과 연결바의 접촉면적이 종래의 패턴과 외부단자와의 접촉면적보다 크게 되고, 또한 연결바와 외부단자와는 서로 면접촉을 이루게 되므로 결국 패턴과 외부전극 간의 접촉 성능이 향상되는 효과를 얻을 수 있는 것이다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.
도 1은 종래의 방식에 따른 외부단자가 형성된 다층기판 중 외부단자가 드러나기 전의 상태를 도시한 사시도이다.
도 2는 도 1의 다층기판에서 외부단자가 드러나도록 절개된 상태의 다층기판을 도시한 사시도이다.
도 3은 도 1의 다층기판 형성상의 문제점을 도시한 도면이다.
도 4는 종래의 방식에 의하여 형성된 외부단자를 포함하는 적층체의 예이다.
도 5는 종래의 다른 방식에 의하여 형성된 외부단자를 포함하는 적층체의 예이다.
도 6은 종래의 또 다른 방식에 의하여 형성된 외부단자를 포함하는 적층체의 예이다.
도 7은 종래의 또 다른 방식에 의하여 형성된 외부단자를 포함하는 적층체의 예이다.
도 8은 본 발명에 의한 다층기판의 단면도이다.
도 9는 본 발명에 의한 다층기판을 형성하는 하나의 세라믹 기판의 평면도이다.
도 10은 상기 도 8의 다층기판의 사시도이다.
도 11은 본 발명에 의한 다층기판의 단면도이다.
도 12는 본 발명에 의한 세라믹 다층기판의 제조공정의 제1 실시예이다.
도 13은 본 발명에 의한 세라믹 다층기판의 제조공정의 제2 실시예이다.
도 14는 본 발명에 의한 세라믹 다층기판의 제조공정의 제3 실시예이다.
도 15는 본 발명에 의한 세라믹 다층기판의 제조공정의 제4 실시예이다.
* 도면의 주요부분에 대한 부호의 설명 *
102, 202, 302, 402, 502: 패턴층
103, 203, 303: 세라믹 기판
403, 503: 세라믹 시트 원판
104, 204, 304, 404, 504: 외부전극
110, 210, 310, 410, 510: 연결바
408, 508: 절단선

Claims (14)

  1. 적층 및 소성된 다수개의 세라믹 시트를 포함하는 다층기판에 있어서,
    상기 다수개의 세라믹 시트의 적어도 하나에 형성되어 소정의 회로요소를 구현하는 패턴층;
    적층된 상기 다수개의 세라믹 시트의 외측변에, 외측으로 개방되도록 상기 세라믹 시트에 수직으로 형성된 적어도 하나의 관통홈;
    상기 패턴층과 전기 연결되도록 상기 관통홈 외벽에 형성되는 외부단자; 및
    상기 패턴층과 직접 접촉하도록 상기 패턴층을 갖는 상기 적어도 하나의 세라믹 시트에 수직으로 형성되고 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 위해 상기 외부단자와 직접 접촉하는 적어도 하나의 연결바를 포함하는 세라믹 다층기판.
  2. 제1항에 있어서, 상기 패턴층은 금속 도포막으로 형성되며, 상기 연결바는 상기 패턴층과 전기적으로 연결되도록 상기 적어도 하나의 세라믹 시트에 형성된 적어도 하나의 비아홀에 금속 도체를 충진하여 형성되는 것을 특징으로 하는 세라믹 다층기판.
  3. 제1항에 있어서, 상기 연결바는 원통 형상이고, 상기 관통홈의 모서리는 상기 연결바의 중앙을 통과하여 형성되는 것을 특징으로 하는 세라믹 다층기판.
  4. 제1항에 있어서, 상기 연결바는 상기 패턴층 중 외부와의 신호를 교환하기 위하여 상기 세라믹 기판의 외측변까지 뻗어있는 패턴의 폭 이하의 폭을 갖는 것을 특징으로 하는 세라믹 다층기판.
  5. 다수개의 세라믹 시트를 적층 및 소성하여 다층기판을 제조하는 방법에 있어서,
    일정 두께의 세라믹 시트를 마련하는 단계;
    상기 세라믹 시트의 표면상에 회로 요소를 구현하도록 패턴층을 형성하는 단계;
    상기 패턴층 중 외부와 신호를 교환할 수 있도록 상기 세라믹 시트의 외측변까지 뻗어있는 패턴 내에서, 상기 세라믹 시트의 외측변과 인접한 위치에, 수직으로 관통되는 비아홀을 형성하는 단계;
    상기 세라믹 시트의 비아홀 내에 상기 패턴층과 전기적으로 연결될 수 있는 재료를 투입하여 연결바를 형성하는 단계;
    상기와 같은 단계들을 거친 세라믹 시트들을 다수개 적층하는 단계;
    다수개 적층된 세라믹 시트의 외측변에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계; 및
    상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계를 포함하는 세라믹 다층기판 제조방법.
  6. 다수개의 세라믹 시트를 적층 및 소성하여 다층기판을 제조하는 방법에 있어서,
    일정 두께의 세라믹 시트를 마련하는 단계;
    상기 세라믹 시트의 외측변과 인접한 위치에서 수직으로 관통되는 비아홀을 형성하는 단계;
    상기 세라믹 시트의 비아홀 내에 전도성이 있는 재료를 투입하여 연결바를 형성하는 단계;
    상기 세라믹 시트의 표면상에 회로 요소를 구현하도록 패턴층을 형성하고, 상기 패턴층 중 일부는 외부와 신호를 교환할 수 있도록 상기 세라믹 시트의 외측변까지 뻗어 상기 연결바 형성면상에 형성하여 상기 연결바와 전기적으로 연결하는 단계;
    상기와 같은 단계들을 거친 세라믹 시트들을 다수개 적층하는 단계;
    다수개 적층된 세라믹 시트의 외측변에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계; 및
    상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계를 포함하는 세라믹 다층기판 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 패턴층은 금속 도포막으로 형성되며, 상기 연결바는 상기 패턴층과 전기적으로 연결되도록 금속 도체를 충진하여 형성하는 것을 특징으로 하는 세라믹 다층기판 제조방법.
  8. 제5항 또는 제6항에 있어서, 상기 연결바는 원통 형상이고, 상기 관통홈의 모서리는 상기 연결바의 중앙을 통과하여 형성되는 것을 특징으로 하는 세라믹 다층기판 제조방법.
  9. 제5항 또는 제6항에 있어서, 상기 비아홀은 상기 패턴층 중 외부와의 신호를 교환하기 위하여 상기 세라믹 시트의 외측변까지 뻗어있는 패턴의 폭 이하의 폭으로 형성되는 것을 특징으로 하는 세라믹 다층기판 제조방법.
  10. 다수개의 세라믹 시트를 적층 및 소성하여 다층기판을 제조하는 방법에 있어서,
    다수개의 세라믹 시트로 절단되도록 절단선을 갖는 일정 두께의 세라믹 시트원판을 마련하는 단계;
    상기 세라믹 시트 원판의 표면상에 회로 요소를 구현하도록 다수개의 동일 패턴층을 형성하는 단계;
    상기 다수개의 패턴층 중 외부와 신호를 교환할 수 있도록 상기 세라믹 시트 원판의 절단선까지 뻗어있는 패턴 내에서, 상기 세라믹 시트 원판의 절단선과 인접한 위치에, 수직으로 관통되는 비아홀을 형성하는 단계;
    상기 비아홀 내에 상기 패턴층과 전기적으로 연결될 수 있는 재료를 투입하여 연결바를 형성하는 단계;
    상기와 같은 단계들을 거친 세라믹 시트 원판들을 다수개 적층하는 단계;
    다수개 적층된 세라믹 시트 원판의 절단선에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계;
    상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계; 및
    상기 적층된 세라믹 시트 원판들을 절단선을 따라 절단하여 세라믹 기판을 형성하는 단계를 포함하는 세라믹 다층기판 제조방법.
  11. 다수개의 세라믹 시트 원판을 적층 및 소성하여 다층기판을 제조하는 방법에 있어서,
    다수개의 세라믹 시트로 절단되도록 절단선을 갖는 일정 두께의 세라믹 시트 원판을 마련하는 단계;
    상기 세라믹 시트 원판의 절단선과 인접한 위치에, 수직으로 관통되는 비아홀을 형성하는 단계;
    상기 비아홀 내에 전도성이 있는 재료를 투입하여 연결바를 형성하는 단계;
    상기 세라믹 시트 원판의 표면상에 회로 요소를 구현하도록 다수개의 동일 패턴층을 형성하고, 상기 패턴층 중 일부는 외부와 신호를 교환할 수 있도록 상기 세라믹 시트 원판의 절단선까지 뻗어 상기 연결바 형성면상에 형성하여 상기 연결바와 전기적으로 연결하는 단계;
    상기와 같은 단계들을 거친 세라믹 시트 원판들을 다수개 적층하는 단계;
    다수개 적층된 세라믹 시트 원판의 절단선에 상기 연결바가 외부로 드러나도록 수직으로 관통되는 관통홈을 형성하는 단계;
    상기 패턴층과 전기 연결되고 상기 연결바와 직접 접촉하도록 상기 관통홈에 외부단자를 도포 형성하여, 상기 연결바가 상기 외부단자와 상기 패턴층의 안정적인 전기 접속을 지지하도록 하는, 외부단자 형성 단계; 및
    상기 적층된 세라믹 시트 원판들을 절단선을 따라 절단하여 세라믹 기판을 형성하는 단계를 포함하는 세라믹 다층기판 제조방법.
  12. 제10항 또는 제11항에 있어서, 상기 패턴층은 금속 도포막으로 형성되며, 상기 연결바는 상기 패턴층과 전기적으로 연결되도록 금속 도체를 충진하여 형성하는 것을 특징으로 하는 세라믹 다층기판 제조방법.
  13. 제10항 또는 제11항에 있어서, 상기 연결바는 원통 형상이고, 상기 관통홈의 모서리는 상기 연결바의 중앙을 통과하여 형성되는 것을 특징으로 하는 세라믹 다층기판 제조방법.
  14. 제10항 또는 제11항에 있어서, 상기 비아홀은 상기 패턴층 중 외부와의 신호를 교환하기 위하여 상기 세라믹 기판의 외측변까지 뻗어있는 패턴의 폭 이하의 폭으로 형성되는 것을 특징으로 하는 세라믹 다층기판 제조방법.
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US10/340,590 US6965161B2 (en) 2002-11-19 2003-01-13 Ceramic multilayer substrate and method for manufacturing the same
CNB031014763A CN1324698C (zh) 2002-11-19 2003-01-17 陶瓷多层衬底及其制造方法
GB0308563A GB2395604B (en) 2002-11-19 2003-04-14 Ceramic multilayer substrate and method for manufacturing the same
SE0301134A SE524255C2 (sv) 2002-11-19 2003-04-16 Keramiskt flerskiktssubstrat och förfarande för tillverkning av detsamma
FI20030580A FI20030580A (fi) 2002-11-19 2003-04-16 Keraaminen monikerrossubstraatti ja menetelmä sen valmistamiseksi
DE10317675A DE10317675B4 (de) 2002-11-19 2003-04-17 Keramisches Multilayersubstrat und Verfahren zu seiner Herstellung
FR0305015A FR2847385B1 (fr) 2002-11-19 2003-04-23 Substrat multicouche en ceramique et procede de fabrication de celui-ci
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777321B2 (en) * 2002-04-22 2010-08-17 Gann Keith D Stacked microelectronic layer and module with three-axis channel T-connects
KR100495211B1 (ko) * 2002-11-25 2005-06-14 삼성전기주식회사 세라믹 다층기판 및 그 제조방법
KR100771862B1 (ko) * 2005-08-12 2007-11-01 삼성전자주식회사 메모리 모듈을 위한 인쇄회로기판, 그 제조 방법 및 메모리모듈-소켓 어셈블리
US20080047653A1 (en) * 2006-08-28 2008-02-28 Kan Shih-Wei Method for manufacturing multi-layer ceramic substrate
KR100875234B1 (ko) 2007-08-08 2008-12-19 삼성전기주식회사 세라믹 기판 및 그 제조방법, 그리고 카메라 모듈
US20090126857A1 (en) * 2007-11-15 2009-05-21 Shin Hyun-Ok Manufacturing method of low temperature co-fired ceramics substrate
US7843303B2 (en) * 2008-12-08 2010-11-30 Alpha And Omega Semiconductor Incorporated Multilayer inductor
US8747591B1 (en) * 2009-09-22 2014-06-10 Sandia Corporation Full tape thickness feature conductors for EMI structures
CN103299442B (zh) * 2010-08-24 2016-06-08 科勒奇普（以色列）有限公司 光源安装件
JP5567445B2 (ja) * 2010-10-08 2014-08-06 スタンレー電気株式会社 セラミック多層配線基板の製造方法
KR20150004118A (ko) * 2013-07-02 2015-01-12 삼성디스플레이 주식회사 표시 장치용 기판, 상기 표시 장치용 기판의 제조 방법, 및 상기 표시 장치용 기판을 포함하는 표시 장치
US9691694B2 (en) 2015-02-18 2017-06-27 Qualcomm Incorporated Substrate comprising stacks of interconnects, interconnect on solder resist layer and interconnect on side portion of substrate
JP6195085B2 (ja) * 2015-08-24 2017-09-13 株式会社村田製作所 積層電子部品
CN105305041B (zh) * 2015-09-27 2019-11-12 华东交通大学 集成寄生单元与开槽dr结构的宽频带天线
CN109477812B (zh) * 2016-07-21 2021-03-16 日本碍子株式会社 传感器元件的制造方法
CN109119400B (zh) * 2018-09-25 2024-04-09 中国电子科技集团公司第四十三研究所 高载流能力多层陶瓷基板及其制作方法
CN113624394A (zh) * 2020-05-08 2021-11-09 精量电子（深圳）有限公司 压力传感器
CN112038297B (zh) * 2020-08-14 2022-10-25 中国电子科技集团公司第十三研究所 氧化铝瓷件及其制作方法、陶瓷外壳的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166792A (ja) * 1988-12-21 1990-06-27 Nippon Chemicon Corp 多層スルーホールおよびその形成方法
JPH05327222A (ja) * 1992-05-25 1993-12-10 Kokusai Electric Co Ltd セラミック多層配線基板
KR19980086909A (ko) * 1997-05-12 1998-12-05 가다오카 마사다카 프린트기판
KR20010002423A (ko) * 1999-06-15 2001-01-15 이형도 칩형 분배기
KR20010066703A (ko) * 1999-12-31 2001-07-11 송재인 저온 소성 세라믹 다층기판

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5615059U (ko) * 1979-07-11 1981-02-09
US5140745A (en) * 1990-07-23 1992-08-25 Mckenzie Jr Joseph A Method for forming traces on side edges of printed circuit boards and devices formed thereby
JP2600477B2 (ja) * 1990-10-31 1997-04-16 株式会社村田製作所 積層セラミック電子部品
US5635669A (en) * 1992-07-27 1997-06-03 Murata Manufacturing Co., Ltd. Multilayer electronic component
DE69315907T2 (de) * 1992-07-27 1998-04-16 Murata Manufacturing Co Elektronisches Vielschichtbauteil, Verfahren zur dessen Herstellung und Verfahren zur Messung seiner Charakteristiken
KR0127666B1 (ko) * 1992-11-25 1997-12-30 모리시다 요이찌 세라믹전자부품 및 그 제조방법
JP3070364B2 (ja) * 1992-11-25 2000-07-31 松下電器産業株式会社 セラミック電子部品の製造方法
EP0647090B1 (en) * 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
US5383095A (en) * 1993-10-29 1995-01-17 The Whitaker Corporation Circuit board and edge-mountable connector therefor, and method of preparing a circuit board edge
JP3223708B2 (ja) 1994-07-21 2001-10-29 株式会社村田製作所 積層電子部品およびその製造方法
US5855995A (en) * 1997-02-21 1999-01-05 Medtronic, Inc. Ceramic substrate for implantable medical devices
JPH10275979A (ja) * 1997-03-28 1998-10-13 Kyocera Corp セラミック基板および分割回路基板
US6249049B1 (en) * 1998-06-12 2001-06-19 Nec Corporation Ceramic package type electronic part which is high in connection strength to electrode
US6256880B1 (en) * 1998-09-17 2001-07-10 Intermedics, Inc. Method for preparing side attach pad traces through buried conductive material
JP3402226B2 (ja) * 1998-11-19 2003-05-06 株式会社村田製作所 チップサーミスタの製造方法
JP3531573B2 (ja) * 2000-03-17 2004-05-31 株式会社村田製作所 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP4138211B2 (ja) * 2000-07-06 2008-08-27 株式会社村田製作所 電子部品およびその製造方法、集合電子部品、電子部品の実装構造、ならびに電子装置
JP2002141248A (ja) * 2000-11-02 2002-05-17 Murata Mfg Co Ltd セラミック電子部品およびその製造方法
US6462950B1 (en) * 2000-11-29 2002-10-08 Nokia Mobile Phones Ltd. Stacked power amplifier module
US6528875B1 (en) * 2001-04-20 2003-03-04 Amkor Technology, Inc. Vacuum sealed package for semiconductor chip
US6759940B2 (en) * 2002-01-10 2004-07-06 Lamina Ceramics, Inc. Temperature compensating device with integral sheet thermistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166792A (ja) * 1988-12-21 1990-06-27 Nippon Chemicon Corp 多層スルーホールおよびその形成方法
JPH05327222A (ja) * 1992-05-25 1993-12-10 Kokusai Electric Co Ltd セラミック多層配線基板
KR19980086909A (ko) * 1997-05-12 1998-12-05 가다오카 마사다카 프린트기판
KR20010002423A (ko) * 1999-06-15 2001-01-15 이형도 칩형 분배기
KR20010066703A (ko) * 1999-12-31 2001-07-11 송재인 저온 소성 세라믹 다층기판

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