JPH09205044A - チップ部品の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極端子の製造工程を簡略化してコストを削
減し、以て安価なチップ部品を提供することを目的とす
る。 【解決手段】 基板１１の所定位置に表裏面導体パター
ンを形成する。表裏面導体パターンを貫通するスルーホ
ールを形成し、スルーホール内壁面にバイアホール導体
を形成して表裏面導体パターンを電気的に接続する。一
方の導体パターンに接続される回路素子を含む回路素子
層１２を形成する。バイアホールを通るように基板１１
を切断してチップ部品として切り出せば、分割されたバ
イアホール導体がチップ部品の側端面に露出する。露出
したバイアホール導体を電極端子として利用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ部品の製造
方法に関し、特に、電極端子の形成工程を簡略化したチ
ップ部品の製造方法に関する。

【０００２】

【従来の技術】従来、薄膜プロセスや厚膜プロセスを利
用するチップ部品の製造方法では、基板上への回路素子
の形成や導体パターンの形成等を含むウエハ工程が完了
したあと、個々のチップに切断し、切断されたチップに
それぞれ電極端子を形成してチップ部品としている。

【０００３】例えば、厚膜チップ部品の積層体を切断し
て個々のチップに分割すると、各チップの側端面には、
図５（ａ）に示すように、内部に形成した回路素子の端
末導電パターン５１、５２、及び５３が露出する。この
端末導電パターン５１、５２、及び５３に、それぞれ接
続されるようにチップの側端面に銀ペースト等を塗布
し、焼き付けを行って膜状端子５４、５５、及び５６を
形成する。このあと、さらに、バレルメッキ法などを用
いて、膜状端子５４、５５、及び５６の表面上に、Ｎｉ
メッキ、半田メッキ等を施して、チップ部品の製造工程
を終了する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
チップ部品の製造方法では、個々に切断されたチップに
それぞれ電極端子を形成するために、切断後のチップを
配列させなければならない上に、煩雑な塗布、乾燥工程
を実施しなければならなず、手間と時間がかかりコスト
の上昇を招くという問題点がある。

【０００５】本発明は、電極端子の製造工程を簡略化し
てコストを削減し、以て安価なチップ部品を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】本発明によれば、基板に
バイアホールを形成する工程と、前記バイアホールに電
気的に接続される回路素子を形成する工程と、前記バイ
アホールを通るように前記基板を切断し、前記回路素子
を搭載するチップ部品を切り出す工程とを含むことを特
徴とするチップ部品の製造方法が得られる。

【０００７】ここで、回路素子の形成方法としては、厚
膜工程または薄膜工程が利用できる。

【０００８】

【作用】チップ部品を切り出す際の、基板の切断をバイ
アホールを通るように行うことで、チップ部品の側端面
にバイアホール導体が露出する。この露出したバイアホ
ール導体は、そのままチップ部品の電極端子として用い
ることができる。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１に本発明のチップ部品
の一実施の形態を示す。このチップ部品は、基板１１と
基板１１上に形成された回路素子層１２とを有してい
る。

【００１０】基板１１は、図２に示すように、その表裏
両面に形成された導体パターン２１と、これらを互いに
接続するバイアホール導体２２とを有している。ここで
は、回路素子層１２が、図３に示すようなＬＣ回路であ
る場合を想定しているので、バイアホール導体２２は基
板１１の３つの側端面に形成されている。

【００１１】以下、このチップ部品の製造方法について
説明する。まず、複数の回路素子層１２を形成するため
の素子領域が規定された基板１１（図２の基板１１が切
り出される大きな基板）を用意する。この基板として
は、例えば、ガラスエポキシＣｕ導体両面基板が使用で
きる。

【００１２】そして、このガラスエポキシ両面基板の所
定位置、詳しくは、互いに隣接する回路素子層１２の形
成領域の境界上の所定位置に、基板の表裏面に導体パタ
ーンを形成する。そして、その導体パターンの中央を貫
くスルーホールを形成し、スルーホールの内壁面にメッ
キ等によりバイアホール導体を形成する。これにより、
基板の表裏面に形成された導体パターンは電気的に接続
される。バイアホール導体の形成方法としては、スルー
ホールメッキ法として良く知られた方法を用いることが
できる。

【００１３】次に、基板の表面の各領域にそれぞれ回路
素子層１２を形成する。このとき、各回路素子層１２の
回路素子、または回路素子複合体の端末、あるいは節点
は、基板上に形成された導体パターンに電気的・機械的
に接続される。

【００１４】例えば、図４に示すような断面を有する回
路素子層１２（１チップ分のみ図示）を形成する場合に
は、第１の導体層４１をスパッタ等により形成し、フォ
トリソグラフィ技術を用いて、所望の導体パターンをエ
ッチング形成する。そして、感光性ポリイミド等の誘電
体層４２をスピンコート等の周知の方法により塗布形成
する。このあと、フォトリソグラフィ技術を用い、先に
形成した第１の導体層４１の特定部分を露出させるよう
に、選択的に開口部を形成する。続いて、第１の導体層
と同様にして第２の導体層４３を形成し、同じくフォト
リソグラフィの技術を用いて所望の導体パターンを形成
する。最後に、少なくともバイアホール導体が露出した
状態となるように、第２の誘電体層４４を形成する。こ
の第２の誘電体層４４は、パッシベーション膜として働
く。

【００１５】こうして、例えば、図３のインダクタとキ
ャパシタとの複合体等を基板上に形成するとともに、そ
の所望の節点をバイアホールに電気的、機械的に接続す
ることができる。

【００１６】この後、基板を切断して図１に示すような
個々のチップに分割する。切断は、隣接する回路素子層
１２の形成領域の境界に沿って行われる。即ち、バイア
ホールを通るように、切断が行われる。したがって、バ
イアホール導体２２は、分割され、各チップの側端面に
露出することになる。つまり、分割されたバイアホール
導体は電極端子として利用できる。このように、本実施
形態によれば、従来のチップを切り出した後の複雑な工
程を実施することなく、表面実装可能なＬＣ複合チップ
部品を得ることができる。

【００１７】なお、上記チップの切り出し後に、電界バ
レルメッキ法等の方法により、バイアホール導体及び露
出した導体パターンにＮｉメッキ及び半田メッキを施せ
ば、半田くわれの心配がなく、半田付け性の良好なチッ
プ部品となることはいうまでもない。

【００１８】また、上記実施の形態では、基板としてガ
ラスエポキシ両面基板を用いたが、他の樹脂系の基板を
用いることもできる。また、アルミナ等のセラミクス基
板に形成された導体パターンに貫通孔を形成し、この貫
通孔に銀パラジウム等の材料を充填して焼き付けること
により、バイアホールとした基板であっても同様の工程
によりチップ部品を製造することができる。

【００１９】

【発明の効果】本発明によれば、基板にバイアホールを
形成した後、このバイアホールに接続される回路素子の
形成を行い、個々のチップを切り出す際にバイアホール
が分割されるように、切断を行うようにしたことで、従
来の複雑な電極端子形成工程を省略することができ、以
てコストダウンを実現できる。

【図面の簡単な説明】

【図１】本発明の一実施に形態を有するチップ部品の斜
視図である。

【図２】図１のチップ部品に使用される基板の斜視図で
ある。

【図３】図１の回路素子層で実現される回路の一例を示
す回路図である。

【図４】図１のチップ部品の製造工程を説明するための
断面図である。

【図５】従来のチップ部品の製造工程を説明するための
図であって、（ａ）はチップ積層体の斜視図、（ｂ）は
電極端子形成後のチップ部品の斜視図である。

【符号の説明】

１１ 基板 １２ 回路素子層 ２１ 導体パターン ２２ バイアホール導体 ４１ 第１の導体層 ４２ 誘電体層 ４３ 第２の導体層 ４４ 第２の誘電体層 ５１，５２，５３ 端末導電パターン ５４，５５，５６ 膜状端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板にバイアホールを形成する工程と、
   前記バイアホールに電気的に接続される回路素子を形成
   する工程と、前記バイアホールを通るように前記基板を
   切断し、前記回路素子を搭載するチップ部品を切り出す
   工程とを含むことを特徴とするチップ部品の製造方法。
2. 【請求項２】 前記回路素子の形成が、厚膜工程または
   薄膜工程により行われることを特徴とする請求項１のチ
   ップ部品の製造方法。
3. 【請求項３】 請求項１または２の製造方法により製造
   されたことを特徴とするチップ部品。