KR100295933B1 - 비아형성방법및이에의한비아구조체 - Google Patents

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Abstract

1 차 금속화 관통홀 혹은 비아 - 1 차 비아는 다음에 유전체 재료로 충진되거나 덮이고, 또한 이 유전체 재료는 비아의 단부에서 디바이스의 양 표면 위에 위치함―를 형성함으로써, 멀티플 비아가 인쇄 회로 보드, 칩 캐리어 또는 이와 유사한 전자 디바이스의 1 차 관통홀 내에 동축으로 혹은 평행한 정렬 축으로 제조된다. 그런 다음, 비아 내부의 유전체 재료에는 적어도 하나의 동축 관통홀 또는 다수의 평행 축 관통홀 - 이 홀을 금속화하여 디바이스의 표면들 간에 도전 경로를 형성할 수 있음 - 이 제공될 수 있다. 유전체 표면층의 일부를 제거하여, 내부의 금속화된 비아에 대한 접점을 노광시킬 수 있다. 본 발명의 방법에 의하여 후속 동축 비아들을 임의의 수만큼 형성할 수도 있다. 게다가, 전기적 신호 경로를 전압 또는 접지 동축 도전체 내에 격리시킬 수 있다.

Description

비아 형성 방법 및 이에 의한 비아 구조체{VIAS AND METHOD FOR MAKING THE SAME IN ORGANIC BOARD AND CHIP CARRIERS}
본 발명은 인쇄 회로 보드, 칩 캐리어 또는 전자 디바이스 내에 동축 도전체 관통홀(coaxial conductor through-holes)을 제조하는 것에 관한 것이다.
인쇄 회로 보드와 칩 캐리어와 같은 전자 디바이스의 제조 과정에서, 디바이스의 입/출력(I/O) 용량을 높이려면 관통 비아 밀도를 증가시키는 것이 종종 바람직하다. 통상적인 제조 공정은 보드 또는 캐리어를 드릴링 또는 레이저 절삭하여 홀을 만든 후, 보드 또는 캐리어를 도금하여, 보드 또는 캐리어의 상부에서 하부까지 도전 경로를 제공하도록 홀벽을 금속화하는 것을 포함한다.
본 산업 분야에서 유기 인쇄 배선 보드(즉, 섬유 및/또는 미립자 충진재(particulate filler)를 구비한 중합체(polymer))라 불리는 것에 대해 고밀도 동축 접속을 형성할 필요가 있다.
미국 특허 제 4,911,796 호에는 측벽을 잉크로 코팅함으로써 금속화된 측벽을 갖는 비아를 제조하기 위한 방법이 개시되고 특허청구된다. 회로 보드 단면을 관통해 단일 도전체가 형성된다.
미국 특허 제 5,300,911 호에는 모노리식(monolithic) 변압기를 형성하기 위해, 둘 이상이 결합된 권선으로부터의 전류를 전송하는데 사용되는 동축 비아를 갖는 구조가 개시되고 특허청구된다. 먼저, 관통홀을 형성하기 위해, 비아를 가열된 세라믹 페라이트(a fired ceramic ferrite) 내에 형성한다. 특허권자는 홀을 형성하는 방법에 대해서는 개시하지 않았다. 따라서, 관통홀 측벽 뿐만 아니라 페라이트의 표면을 도금하여, 표면 상에 금속 피쳐들을 정의한다. 그 후, 유전체를 금속 위에 코팅하고, 또 다른 금속층을 표면 및 측벽 상에 도금한다. 원한다면, 추가적인 도전층을 부착하여, 제 3 또는 제 4 동축 비아 구조를 형성할 수 있다. 특허권자가 자기 디바이스(페라이트 세라믹) 내에 동축 비아를 제조하는 공정을 개시하였지만, 이와 같이 제조된 비아들은 서로 분리되어 있지 않다. 통상 평탄한 층상의 비아들을 직렬로 접속하여, 권선으로서 작동하도록 페라이트 내부 및 페라이트 외부로의 우회 경로를 형성하게 된다. 또한, 층상의 비아는 개별적으로 접근할 수도 없고, 배선층의 평면의 위 및 아래의 배선을 위한 신호 경로를 제공하는데 사용되지도 않는다. 유전체층은 패터닝 또는 개별화를 허용하지 않는 공정에 의해 기판에 전체적으로 부착된다. 따라서, 기판의 에지(edge) 이외의 위치에서 순차적인 금속화층들을 상호접속하는 방법이 존재하지 않는다.
미국 특허 제 5,374,788 호에는 인쇄 회로 보드의 상부와 하부를 접속하는데 이용되는 단일 관통홀을 갖는 구조가 개시되고 특허청구된다. 에폭시 내의 코아 금속 및 비아 홀을 동축 금속 또는 솔더층으로 코팅하여, 접착력을 개선한다. 동축 코팅을 포함하는 이들 층은 서로 전기적으로 절연되지 않는다.
미국 특허 제 5,541,567 호에는 도전면에 대해 중앙부 도전체로서 사용될 와이어 본딩 도선(wire bonding wires)에 의해 동축 비아를 형성한 다음, 돌출 도선(protruding wire)을 세라믹 또는 자기 재료층 내에 위치한 관통홀을 통해 삽입하는 방법이 개시된다. 이러한 구조는 변압기 또는 인덕터와 유사하게 동작하도록 설계된다. 와이어 본딩에 의해 대영역 회로 기판용 고체 도전체를 제조하는 이러한 공정은 실제적이지 못하다. 또한, 수천 개의 홀 어레이를 통해 수천 개의 핀을 정렬시키는 것은 통상적인 제조 공정으로는 달성될 수 없다. 달성 가능한 가장 미세한 피치는 본 발명에 따른, 포토리소그라피 방식으로 혹은 레이저로 정의된 비아 피치보다 훨씬 크다.
미국 특허 5,653,834 호에는 유리를 구비한 산화 금속판 내의 홀의 측벽을 코팅함으로써, 세라믹 회로 보드 지지 기판을 위한 전기적 피드 관통부(electrical feed through)를 제조하기 위한 처리 공정이 개시되고 특허청구된다. 그 후, 관통홀을 금속화하여, 회로 보드의 횡단면을 관통하는 단일 도전체를 제공하게 된다.
제조 관행에 따르면, 회로 보드 내의 단일 관통 비아는 캐리어 보드를 드릴링 또는 레이저 절삭하여 홀을 형성함으로써 제조된다. 다수의 유전체층, 도금 및 충진은 회로 보드의 양면 상에 층들을 적층하는 데 사용된다.
본 발명에 따르면, 전반적으로 평행한 축을 구비하는, 혹은 동축으로 정렬된 멀티플 비아는 인쇄 회로 보드, 칩 캐리어 또는 이와 유사한 전자 디바이스 내에 다음과 같은 단계에 의해 제조된다. 즉, 디바이스 내에 1 차 관통홀 - 1 차 관통홀은 디바이스의 상부 표면에서 하부 표면까지 연장됨 - 을 제공하고, 그 후 1 차 관통홀을 금속화하여, 디바이스의 상부 표면에서 하부 표면까지 도전 경로를 제공하고, 그 후 금속화된 관통홀을 유전체로 충진하고, 상부 및 하부 표면을 유전체,될 수 있는 한 광감성 중합체로 덮고, 그 후 될 수 있는 한 드릴링함으로써 1 차 관통홀 내의 유전체 및 상하부 표면 유전체층을 통해 적어도 하나의 2 차 관통홀 - 2 차 관통홀은 1 차 관통홀 상의 도금과 이격되고 비접촉됨 - 을 형성하고, 그 후 2 차 관통홀을 금속화하여, 표면 유전체층으로 덮인 제 1 및 제 2 표면들간에 도전 경로를 제공하고, 그 후 금속화된 2차 관통홀을 유전체로 충진하고 제 1 및 제 2 표면들을 제 2 유전체로 덮고, 그 후 디바이스의 상부 및 하부를 덮고 있는 표면 유전체층의 제 1 및 제 2 층의 일부를 제거하여, 1 차 및 2 차 관통홀의 제 1 및 제 2 금속화 표면과의 독립적인 전기적 컨택트를 형성한다. 2 차 관통홀은 1 차 관통홀 내부의 축으로 정렬된 다수의 홀이거나, 1 차 관통홀 내부의 동축으로 정렬된 단일 홀일 수 있다. 서로 서로 전기적으로 절연된 후속 관통홀을 동일한 공정으로 최초의 홀, 즉 제 1 홀 내에 형성할 수 있다. 동축으로 정렬된 관통홀의 수는 최초 관통홀의 크기와, 앞서 금속화된 관통홀과의 전기적 접촉없이, 후속하는 보다 작은 홀들을 사이에 끼인 유전체층 내에 정밀하게 드릴링 및 금속화할 수 있는 능력에 의해 제한된다.
이상적으로는, 디바이스는 각각의 관통홀 비아 세트 내에서 발생될 접지/신호/전압 조합을 산출해 내려면, 동축으로 정렬된 세 개의 관통홀로 제조될 것이다. 이러한 구조는 높은 배선 밀도와 고주파수 응용에 대해 이례적인(exceptional) 신호 절연을 제공할 것이다.
따라서, 일 측면에 있어서, 본 발명은 인쇄 회로 보드 또는 칩 캐리어 내에 전반적으로 평행한 축들을 갖는 멀티플 비아를 제조하기 위한 방법에 있어서, 회로보드 또는 칩 캐리어 내에 1 차 관통홀 - 1 차 관통홀은 디바이스의 상부에서 하부 표면까지 연장됨 - 을 제공하는 단계와, 1 차 관통홀을 금속화하여, 회로 보드 또는 칩 캐리어의 상부 표면에서 하부 표면까지 도전 경로를 제공하는 단계와, 금속화된 관통홀을 유전체 재료로 충진 또는 코팅하고, 상부 및 하부 표면을 유전체로 덮는 단계와, 1 차 관통홀 내의 유전체 및 유전체층들을 통해 적어도 하나의 2 차 관통홀 - 2 차 관통홀은 1 차 관통홀 상의 금속화부와 이격되고 비접촉됨 - 을 형성하는 단계와, 2 차 관통홀을 금속화하여 유전체 재료로 덮인 제 1 및 제 2 표면들간에 도전 경로를 제공하는 단계와, 금속화된 2 차 관통홀을 유전체 재료로 충진 또는 코팅하고 제 1 및 제 2 표면들을 제 2 유전체층으로 덮는 단계와, 회로 보드 또는 칩 캐리어의 상부 및 하부 표면을 덮는 제 1 및/또는 제 2 유전체층의 일부를 제거하여, 1 차 및 2 차 관통홀 상의 제 1 및/또는 제 2 금속화 표면과의 독립적인 전기적 컨택트를 각각 형성하는 단계를 포함한다.
또한, 본 발명은 인쇄 회로 보드 또는 칩 캐리어 내의 전반적으로 평행한 축들을 갖는 멀티플 비아 구조체에 있어서, 회로 보드 또는 칩 캐리어 내에 1 차 관통홀 - 1 차 관통홀은 회로 보드 또는 칩 캐리어의 상부에서 하부 표면까지 연장됨 - 을 제공하고, 1 차 관통홀을 금속화하여, 회로 보드 또는 칩 캐리어의 상부 표면에서 하부 표면까지 도전 경로를 제공하고, 금속화된 관통홀을 유전체 재료로 충진 또는 코팅하고, 상부 및 하부 표면을 유전체층으로 덮고, 1 차 관통홀 내의 유전체 및 유전체층들을 통해 적어도 하나의 2 차 관통홀 - 2 차 관통홀은 1 차 관통홀 상의 금속화부와 이격되고 비접촉됨 - 을 형성하고, 2 차 관통홀을 금속화하여, 유전체층으로 덮인 제 1 및 제 2 표면들간에 도전 경로를 제공하고, 2 차 관통홀을 유전체 재료로 충진 또는 코팅하고, 제 1 및 제 2 표면들을 제 2 유전체층으로 덮고, 회로 보드 또는 칩 캐리어의 상부 및 하부를 덮는 제 1 및/또는 제 2 유전체층의 일부를 제거하여, 1 차 및 2 차 관통홀 상의 제 1 및 제 2 금속화 표면과의 독립적인 전기적 컨택트를 형성함으로써 제조되는 비아 구조체를 제공한다.
도 1a 내지 도 1f는 본 발명의 공정을 개략적으로 예시한 도면,
도 2는 본 발명의 공정에 따라 제조된 다수의 2 차 관통홀을 갖는 디바이스를 개략적으로 나타낸 도면,
도 3은 본 발명의 공정에 따라 제조된 동축 관통홀을 갖는 디바이스를 개략적으로 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 12 : 1 차 관통홀
14 : 상부 표면 16 : 하부 표면
18 : 도전성 코팅부 20 : 유전체 재료
22, 24 : 유전체층 25 : 2 차 관통홀
26 : 코팅부 27 : 유전체
28 : 상부 유전체층 30 : 하부 유전체층
36 : 통로
도 1a의 참조부호 (10)을 참조하면, 본 발명의 방법을 설명하는데 적절한 기판이 도시되어 있다. 기판(10)은 유기 인쇄 회로 보드 또는 세라믹 기판 또는 이와 유사한 전자 디바이스일 수 있다. 유기 인쇄 회로 보드는 일반적으로 섬유/미립자 충진재를 구비한 중합체이다.
도 1a에 도시한 바와 같이, 관통홀(12)은 본 기술분야에 잘 알려진 통상적인 기술에 의해 인쇄 회로 보드 또는 전자 디바이스 내에서 생성된다. 관통홀(12)은 디바이스(10)의 제 1, 즉 상부 표면(14)에서 제 2, 즉 하부 표면(16)까지 연장된다. 관통홀(12)을 도전성 코팅제(18)로 (예컨대, 도금 기술에 의하여) 금속화하여, 디바이스(10)의 상부 표면(14)에서 하부 표면(15)까지의 도전 경로를 제공한다. 도 1a에 도시한 바와 같이, 금속화가 표면의 상부(14) 및 하부(16) 위로 연장되므로, 그 결과 본 기술분야에 잘 알려진 바와 같이 링 또는 도넛과 같은 비아 표면 피쳐가 발생한다.
도 1b에 도시한 바와 같이, 1 차 도금 관통홀(12)을 본 기술분야에 잘 알려진 바와 같이 유전체 재료(20)로 충진한다. 이러한 유전체 재료는 예를 들어, 세라믹 페이스트(ceramic paste) 또는 잉크, 또는 중합체 재료일 수 있다. 비록, 도 1b는 비아를 완전하게 충진한 것으로 도시하였지만, 측벽만을 단지 코팅하여 필요한 유전체층 두께를 제공할 수도 있다.
도 1c에 도시한 바와 같이, 디바이스(10)의 상부 및 하부 표면(14, 16)을 유전체층(22, 24)으로 각각 덮는다. 이들은, 예를 들어, 막 또는 용액으로서 증착된 광감성 중합체로부터 형성될 수 있다. 마찬가지로, 세라믹 페이스트 잉크 또는 비가열 녹색 테이프(unfired green tape)가 사용될 수 있다.
그런 다음, 도 1d에 도시한 바와 같이, 2 차 관통홀(25)을 유전체층(22, 24)과 1 차 관통홀(12) 내부의 유전체 재료(20)를 통해 드릴링한다. 2차 관통홀(25)이 1 차 관통홀(12)과 동축으로 정렬된 것으로 도시하였지만, 반면에 1 차 관통홀의 종축 주위에 대칭 또는 비대칭적으로 배치된 평행 구조로 배열된 홀을 갖는 1 차 관통홀 및 유전체 재료의 내부에 다수의 2 차 관통홀이 배치되게 할 수도 있다.
도 1e에 도시한 바와 같이, 2 차 관통홀(25)에 도전성 또는 금속화된 코팅 부(26)가 제공되는데, 이 코팅부는 층(22, 24)의 상부(28)와 하부(30) 사이에 각각 연장된다. 금속층이 상부(28) 및 하부(30) 표면 위로 연장된 결과, 본 기술분야에 잘 알려진 바와 같이 링 또는 도넛과 같은 비아 표면 피쳐가 발생한다.
도 1f에는 유전체(27)로 충진된 2 차 코팅된 관통홀(25)과, 디바이스의 층들(22, 24) 위에 놓인 상부(32) 및 하부(34) 유전체 도포층이 도시되어 있다. 그 후, 리소그래피 또는 레이저 절삭에 의해 도포층(32) 및 층(22)을 관통하는 통로(36)를 형성하여, 비아(12) 내의 제 1 도전성 피드 관통부(18)의 금속화된 표면 피쳐와의 전기적 컨택트를 제공한다. 제 2 통로, 즉 홀(38)을 도포층(32) 내에 제공하여, 2 차 관통홀(25)의 금속화부(26)와의 전기적 컨택트를 제공한다. 통로(38, 36)를 본 기술분야에 잘 알려진 공정으로 금속화하여, 축 관통 비아(axial through via)에 전기적으로 접속시킬 수 있다.
디바이스(10)의 하부 표면 상의 제 1 및 제 2 홀의 금속부(18, 26)를 상부 표면 상의 금속화부를 노광시키는데 사용되는 방식과 유사한 방식으로 노광시킬 수 있다.
이제 도 2를 보면, 평행 축 비아를 갖는 멀티플 비아 구조가 도 2에 도시된다. 도 2에 있어서, 도 1a 내지 1f의 그것과 동일한 본 구조의 부분들은 접미사 "a"를 갖는 동일한 참조부호로 식별된다. 도 2에서 두 개의 비아들(20a)이 비아(12a) 내부에 평행 축 관계로 도시된다. 비아(20a)의 표면에는 금속화 코팅부(26a) 및 전기적 컨택트(38a)가 제공된다.
도 3에 도시한 바와 같이, 세 개의 동축 비아를 갖는 구조를 보드 또는 캐리어 내에 제조할 수 있다. 도 3에서는, 접미사 "b"를 갖는 유사 부호들은 도 1a 내지 도 1f의 유사 부분들을 식별하는데 사용된다. 도 3에서, 1 차 비아(12b)의 크기를 조정하여, 2 차 비아(20b) 및 3 차 비아(40)를 사이에 끼인 유전체 재료층과 함께 비아(12b) 내부에 들어 맞게 한다. 1 차 비아(12b), 2 차 비아(20b) 및 3 차 비아(40) 각각은 금속화된 표면들(18b, 26b, 42)을 각각 지니고 있으며, 다시 이들 표면들은 비아(36b, 38b, 44)에 의해 배선용 표면에 접속될 수 있다.
도 2 및 3의 디바이스의 경우, 상기 도 1f에 대하여 기술된 방식과 동일한 방식으로, 디바이스의 각각의 비아 표면의 하부와의 전기적 컨택트가 형성될 수 있다.
하나 이상의 비아의 금속화 표면에 대한 에지 접속 또는 내부 접속을 형성하고 사용하는 것은 본 발명의 범주 내에 있다.
본 발명의 방법은 층들을 관통하는 입/출력(I/O) 밀도를 상당히 증가시키는 전자 패키지 내에 사용된 절연층을 통한 접속을 형성할 수 있게 해준다. 본 방법 및 이에 따른 구조체는 절연층을 관통하는 신호의 전기적 절연을 상당히 개선한다.
그 결과로 생긴 전기적 피드 관통 디바이스(electrical feed through device)의 상부 및 하부층들은 이들 평탄한 표면들간에 유전체층을 갖는 도넛 또는 적층 링(stacked ring)과 유사한 표면 피쳐들을 지닐 수 있다. 이들은 유전체층을 관통해 형성된 도전성 금속 비아의 단자 표면들이다. 또한, X, Y 배선을 위해 이들 단자 금속 표면에 직접 접속할 수 있다. 도 1 내지 도 3은 각각의 금속화 비아에 접속된 비아들(36, 36a, 36b 및 38, 38a, 38b)을 도시하고 있지만, 몇몇 비아들은 X, Y 배선을 제공하는데 사용될 수 있으며, 몇몇 비아들은 캐리어(10)의 외부 표면과 직접 접속되지 않을 수 있다.
표 1은 동일한 피치 상에서, 단일 비아로 획득된 표면의 평방 밀 당 I/O 밀도 대 동일한 주축을 구비한 2 개의 동축 비아로 획득된 표면의 평방 밀 당 I/O 밀도를 도시한다. 1 밀은 0.001인치이다.
★내부 동축 형성 후 유전체로서 1 밀의 측벽이 남는다고 가정(즉, 외부 금속화 두께를 고려하지 않음).
표 1로부터 주목해야 할 점은, 예를 들어, 6 밀의 피치 상에서 4 밀 직경의 단일 비아가 약 0.04(평방 밀 당 I/O)의 I/O 밀도를 갖는다는 것이다. 동일한 I/O 밀도는, 보다 용이하게 제조된 8 밀 피치 상에 위치할 경우, 한 비아가 다른 비아 내에 위치하는 4 밀과 6 밀 직경의 두 개의 동축 비아(4 밀의 비아는 이전에 드릴링된 6 밀의 홀을 관통해 위치하고 있음)로 얻어질 수 있다. 고정된 피치 상에서, I/O 밀도는 표 1에 나타난 바와 같이, 두 개의 동축 비아를 사용함으로써 적어도두 배로 될 수 있다.
또한, 본 발명에 따라 비아들을 동축으로 그룹화하면, 비아들 간에 라인들을 배정(routing)하는데 있어 비아들 간에 보다 많은 영역을 제공할 수 있다. 이것은 동축 비아를 형성하는데 본 발명을 사용함으로써 얻게 되는 큰 이점이다.
본 발명은 거대 고밀도 유기 회로 보드의 제조 과정에서 직면하는 또 다른 문제를 극복한다. 전형적으로, 이들 보드에서는 금속 코아가 경화제(stiffener) 및 열팽창 계수(TCE) 감쇄기로서 사용된다. 상부에서 하부 표면까지 관통 비아를 제조하기 위해, 종종 직경이 2 밀 정도로 작은 많은 소형 홀들이 제조될 필요가 있다. 이것은 드릴링 장비가 레이저 장비로 대체되어야만 하기 때문에 어렵고 비용이 많이 든다. 본 발명은 보다 소수의 홀과 보다 큰 직경의 홀이 경화제를 통해 보드 내에 제조되도록 하여 동일한 I/O 밀도를 얻을 수 있게 해준다. 후속하는 동축 비아 접속은 대형 홀 내의 유전체 충진제 내에서 이루어진다. 이것은 제조상의 문제를 완화하고 비용을 줄인다.
신호 절연을 개선하기 위해서, 신호 비아를 통상 접지 또는 전압 비아로 둘러싸서, 전기적 "케이지(cage)"를 형성한다. 차폐용 비아(shielding via)는 통상, 전력 및 접지 요구 조건에 대해 실제로 요구되는 것 이외의 것이고, 공간을 차지하며, 비용 증가로 제조상의 어려움을 증가시킨다. 본 발명에 따라 외부의 접지 또는 전압 비아로 둘러싸인 신호 비아를 갖는 단일 대형 동축 비아 구조를 사용하면, 신호 비아를 둘러싼 접지 또는 전압 비아의 전형적 케이지에 비해 보드 상의 영역을 보다 적게 사용하면서 보다 나은 절연을 제공할 수 있다. 또한, 단일 동축 비아 구조 내에 세 개의 비아를 사용함으로써, 번갈아 전압 비아(18b 또는 26b) 또는 접지 비아(18b 또는 26b)로 둘러싸인 신호 비아(42)를 포함하는 매우 바람직한 3 비아 구조가 제조될 수 있다. 이것은 도 3에 도시되어 있다.
이상, 구체적인 실시예들을 본 명세서에 예시하고 기술하였지만, 그럼에도 불구하고 본 발명은 상기 세부사항에만 한정되는 것은 아니다. 게다가, 첨부된 청구항 내에 정의된 본 발명의 범주 내에서 상기 세부사항에 대한 다양한 변형이 이루어질 수 있다.
따라서, 본 발명에 의하면, 인쇄 회로 보드 또는 칩 캐리어 내에 전반적으로 평행한 축을 구비하는, 혹은 동축으로 정렬된 멀티플 비아를 형성할 수 있는 방법 및 이에 의한 멀티플 비아 구조체를 제공할 수 있다.

Claims (5)

  1. 인쇄 회로 보드 또는 칩 캐리어 내에 전반적으로 평행한 축을 갖는 멀티플 비아(multiple vias)를 제조하는 방법에 있어서,
    (a) 상기 회로 보드 또는 칩 캐리어 내에 1 차 관통홀 - 상기 관통홀은 상기 회로 보드 또는 칩 캐리어의 상부에서 하부 표면까지 연장됨 - 을 제공하는 단계와,
    (b) 상기 1 차 관통홀을 금속화하여, 상기 회로 보드 또는 칩 캐리어의 상기 상부 표면에서 상기 하부 표면까지 도전 경로를 제공하는 단계와,
    (c) 상기 금속화된 관통홀을 유전체 재료로 충진 또는 코팅하고, 상기 상부 및 하부 표면을 제 1 유전체층으로 덮는 단계와,
    (d) 상기 1 차 관통홀 내에 있는 상기 유전체 및 상기 상부 표면과 하부 표면 상에 있는 상기 제 1 유전체층을 통해, 서로 평행하고 상기 1 차 관통홀의 종축과 평행한 종축을 갖는 적어도 2 개의 2 차 관통홀을 형성하는 단계 - 상기 2 차 관통홀은 상기 1 차 관통홀 상에 있는 상기 금속화부와 이격되고 비접촉됨 - 와,
    (e) 상기 2차 관통홀을 금속화하여, 상기 제 1 유전체층으로 덮인 상기 상부 및 하부 표면 사이에 도전성 경로를 제공하는 단계와,
    (f) 상기 금속화된 2 차 관통홀을 유전체 재료로 충진 또는 코팅하고, 제 2 유전체층을 도포하여 상기 제 1 유전체층으로 덮인 상기 상부 및 하부 표면과 상기 2 차 관통홀을 덮는 단계와,
    (g) 상기 회로 보드 또는 칩 캐리어의 상기 상부 및 하부 표면 중 하나를 덮고 있는 상기 유전체의 상기 상부 및 하부 층 중 한 층의 일부를 제거하여, 상기 1 차 및 2 차 금속화된 관통홀과의 독립적인 전기적 컨택트를 각각 형성하는 단계
    를 포함하는 비아 제조 방법.
  2. 제 1 항에 있어서,
    상기 회로 보드 또는 칩 캐리어의 상부 및 하부 표면을 모두 덮는 상기 유전체의 상기 상부 및 하부 층의 일부를 제거하여, 상기 1 차 및 2 차 금속화된 관통홀 각각의 양 단부와의 독립적인 전기적 컨택트를 형성하는 단계를 포함하는 비아 제조 방법.
  3. 제 1 항에 있어서,
    각각의 유전체층은 주로 중합체 재료로부터 형성되는 비아 제조 방법.
  4. 제 1 항에 있어서,
    각각의 유전체층은 주로 세라믹 재료로부터 형성되는 비아 제조 방법.
  5. 인쇄 회로 보드 또는 칩 캐리어 내에 전반적으로 평행한 축들을 갖는 멀티플 비아 구조체(a multiple via structure)에 있어서,
    (a) 상기 회로 보드 또는 칩 캐리어 내에 1 차 관통홀 - 상기 관통홀은 상기 회로 보드 또는 칩 캐리어의 상부에서 하부 표면까지 연장됨 - 을 제공하고,
    (b) 상기 1 차 관통홀을 금속화하여, 상기 회로 보드 또는 칩 캐리어의 상기 상부 표면에서 상기 하부 표면까지 도전 경로를 제공하며,
    (c) 상기 금속화된 관통홀을 유전체 재료로 충진 또는 코팅하고, 상기 상부 및 하부 표면을 제 1 유전체층으로 덮고,
    (d) 상기 1 차 관통홀 내에 있는 상기 유전체 및 상기 상부 표면과 하부 표면 상에 있는 상기 제 1 유전체층을 통해, 서로 평행하고 상기 1 차 관통홀의 종축과 평행한 종축을 갖는 적어도 2 개의 2 차 관통홀을 형성하며 - 상기 2 차 관통홀은 상기 1 차 관통홀 상에 있는 상기 금속화부와 이격되고 비접촉됨 - ,
    (e) 상기 2차 관통홀을 금속화하여, 상기 제 1 유전체층으로 덮인 상기 상부 및 하부 표면 사이에 도전성 경로를 제공하고,
    (f) 상기 금속화된 2 차 관통홀을 유전체 재료로 충진 또는 코팅하고, 제 2 유전체층을 도포하여 상기 제 1 유전체층으로 덮인 상기 상부 및 하부 표면과 상기 2 차 관통홀을 덮으며,
    (g) 상기 회로 보드 또는 칩 캐리어의 상기 상부 및 하부 표면 중 하나를 덮고 있는 상기 유전체의 상기 상부 및 하부 층 중 한 층의 일부를 제거하여, 상기 1차 및 2 차 금속화된 관통홀과의 독립적인 전기적 컨택트를 각각 형성함으로써 제조되는
    비아 구조체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101063447B1 (ko) * 2009-07-07 2011-09-08 안복만 다층 기판 및 그 제조방법

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981880A (en) * 1996-08-20 1999-11-09 International Business Machines Corporation Electronic device packages having glass free non conductive layers
JP3629348B2 (ja) * 1997-04-16 2005-03-16 新光電気工業株式会社 配線基板
US6204456B1 (en) * 1998-09-24 2001-03-20 International Business Machines Corporation Filling open through holes in a multilayer board
TW411737B (en) * 1999-03-09 2000-11-11 Unimicron Technology Corp A 2-stage process to form micro via
WO2001048819A2 (en) * 1999-12-28 2001-07-05 Intel Corporation Interconnect structure and method of fabrication therefor
US6448509B1 (en) * 2000-02-16 2002-09-10 Amkor Technology, Inc. Printed circuit board with heat spreader and method of making
US6441479B1 (en) * 2000-03-02 2002-08-27 Micron Technology, Inc. System-on-a-chip with multi-layered metallized through-hole interconnection
US6531945B1 (en) * 2000-03-10 2003-03-11 Micron Technology, Inc. Integrated circuit inductor with a magnetic core
US6479764B1 (en) * 2000-05-10 2002-11-12 International Business Machines Corporation Via structure with dual current path
US6607780B1 (en) * 2000-05-25 2003-08-19 International Business Machines Corporation Process of forming a ceramic structure using a support sheet
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6605551B2 (en) * 2000-12-08 2003-08-12 Intel Corporation Electrocoating process to form a dielectric layer in an organic substrate to reduce loop inductance
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6617526B2 (en) * 2001-04-23 2003-09-09 Lockheed Martin Corporation UHF ground interconnects
US6583707B2 (en) * 2001-04-25 2003-06-24 Honeywell International Inc. Apparatus and method for the manufacture of large transformers having laminated cores, particularly cores of annealed amorphous metal alloys
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
WO2003021184A1 (en) * 2001-09-04 2003-03-13 Zygo Corporation Rapid in-situ mastering of an aspheric fizeau
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7271349B2 (en) * 2002-09-04 2007-09-18 Intel Corporation Via shielding for power/ground layers on printed circuit board
US7135952B2 (en) * 2002-09-16 2006-11-14 Multi-Fineline Electronix, Inc. Electronic transformer/inductor devices and methods for making same
US7091424B2 (en) * 2002-10-10 2006-08-15 International Business Machines Corporation Coaxial via structure for optimizing signal transmission in multiple layer electronic device carriers
US20040238099A1 (en) * 2003-05-29 2004-12-02 Milano Vincent J. Economical method of manufacturing features in a ceramic circuit board
US20040251047A1 (en) * 2003-06-12 2004-12-16 International Business Machines Corporation Via structure for increased wiring on printed wiring boards
US7183653B2 (en) * 2003-12-17 2007-02-27 Intel Corporation Via including multiple electrical paths
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
KR100651414B1 (ko) * 2004-02-13 2006-11-29 삼성전기주식회사 동축 비아홀을 구비한 인쇄회로기판
US20050201065A1 (en) * 2004-02-13 2005-09-15 Regnier Kent E. Preferential ground and via exit structures for printed circuit boards
US7275316B2 (en) * 2004-03-31 2007-10-02 Intel Corporation Method of embedding passive component within via
JP4430976B2 (ja) * 2004-05-10 2010-03-10 富士通株式会社 配線基板及びその製造方法
US7382629B2 (en) * 2004-05-11 2008-06-03 Via Technologies, Inc. Circuit substrate and method of manufacturing plated through slot thereon
TWI249978B (en) * 2004-05-11 2006-02-21 Via Tech Inc Circuit substrate and manufacturing method of plated through slot thereof
DE102004031878B3 (de) * 2004-07-01 2005-10-06 Epcos Ag Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
SG135065A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
KR100651559B1 (ko) 2004-12-30 2006-11-29 삼성전기주식회사 잡음 특성이 개선된 고주파 신호 전송 선로
KR100946878B1 (ko) * 2005-01-10 2010-03-09 삼성전자주식회사 통신 시스템에서 채널 품질 정보 채널 할당 시스템 및 방법
US20060245308A1 (en) * 2005-02-15 2006-11-02 William Macropoulos Three dimensional packaging optimized for high frequency circuitry
US20060237227A1 (en) * 2005-04-26 2006-10-26 Shiyou Zhao Circuit board via structure for high speed signaling
KR100725363B1 (ko) * 2005-07-25 2007-06-07 삼성전자주식회사 회로 기판 및 그 제조 방법
US7238892B2 (en) * 2005-07-25 2007-07-03 Hewlett-Packard Development Company, L.P. Printed circuit board including pads with vacancies
US7404250B2 (en) * 2005-12-02 2008-07-29 Cisco Technology, Inc. Method for fabricating a printed circuit board having a coaxial via
US7589390B2 (en) * 2006-03-10 2009-09-15 Teledyne Technologies, Incorporated Shielded through-via
US7781889B2 (en) * 2006-06-29 2010-08-24 Intel Corporation Shielded via
US20080067665A1 (en) * 2006-09-20 2008-03-20 Azniza Binti Abd Aziz Via structure
US8084695B2 (en) * 2007-01-10 2011-12-27 Hsu Hsiuan-Ju Via structure for improving signal integrity
JP5125166B2 (ja) * 2007-03-27 2013-01-23 日本電気株式会社 多層配線基板及びその製造方法
KR100851075B1 (ko) * 2007-04-30 2008-08-12 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
EP2171836A4 (en) * 2007-07-09 2015-06-10 Power Concepts Nz Ltd LAYER STRUCTURE CONNECTION AND ASSEMBLY
US7838420B2 (en) * 2007-08-29 2010-11-23 Freescale Semiconductor, Inc. Method for forming a packaged semiconductor device
US7829994B2 (en) * 2007-09-24 2010-11-09 Sixis, Inc. Semiconductor substrate elastomeric stack
US7709966B2 (en) * 2007-09-25 2010-05-04 Sixis, Inc. Large substrate structural vias
JP5125389B2 (ja) * 2007-10-12 2013-01-23 富士通株式会社 基板の製造方法
JP2009099621A (ja) * 2007-10-12 2009-05-07 Fujitsu Ltd 基板の製造方法
JP5125470B2 (ja) * 2007-12-13 2013-01-23 富士通株式会社 配線基板及びその製造方法
US8581113B2 (en) 2007-12-19 2013-11-12 Bridgewave Communications, Inc. Low cost high frequency device package and methods
JP5138395B2 (ja) * 2008-01-22 2013-02-06 新光電気工業株式会社 配線基板及びその製造方法
KR20090096174A (ko) * 2008-03-07 2009-09-10 주식회사 하이닉스반도체 회로 기판 및 이를 이용한 반도체 패키지
US20090267183A1 (en) * 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
JP2009290135A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板の製造方法および導電性接合剤
JP5217640B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 プリント配線板の製造方法およびプリント基板ユニットの製造方法
JP2009290124A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
US8273995B2 (en) * 2008-06-27 2012-09-25 Qualcomm Incorporated Concentric vias in electronic substrate
KR101031134B1 (ko) * 2008-09-11 2011-04-27 주식회사 동부하이텍 반도체 소자의 컨택 및 그 제조 방법
KR100990546B1 (ko) * 2008-12-08 2010-10-29 삼성전기주식회사 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법
US20100159193A1 (en) * 2008-12-18 2010-06-24 Palo Alto Research Center Incorporated Combined electrical and fluidic interconnect via structure
TWI393490B (zh) * 2008-12-31 2013-04-11 Ind Tech Res Inst 多組同軸導線於基材之單一通孔中之結構與其製作方法
US8129834B2 (en) * 2009-01-26 2012-03-06 Research Triangle Institute Integral metal structure with conductive post portions
CN101945537A (zh) * 2009-07-10 2011-01-12 英华达(上海)电子有限公司 一种具有过孔结构的印刷电路板及其制造方法
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
US8624127B2 (en) 2010-02-26 2014-01-07 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
EP2385534B1 (en) 2010-05-05 2017-10-18 Nxp B.V. Integrated transformer
CN102448257A (zh) * 2010-10-13 2012-05-09 环旭电子股份有限公司 电路板的导孔制造方法及其结构
JP2012174874A (ja) * 2011-02-21 2012-09-10 Fujitsu Ltd プリント配線板の製造方法及びプリント配線板
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
CN102300401A (zh) * 2011-08-12 2011-12-28 三星半导体(中国)研究开发有限公司 实现多信号传输的通孔结构及其制造方法
CN103124476A (zh) * 2011-11-18 2013-05-29 北大方正集团有限公司 印制电路板及其加工方法
KR101225193B1 (ko) * 2012-05-29 2013-01-22 전자부품연구원 반도체 패키지 및 이의 제조 방법
JP5655818B2 (ja) * 2012-06-12 2015-01-21 株式会社村田製作所 チップ部品構造体
DE102012210033B4 (de) * 2012-06-14 2023-02-02 Robert Bosch Gmbh Bauelement mit Durchkontaktierung und Verfahren zur Herstellung
US9123780B2 (en) * 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9039448B2 (en) 2013-02-18 2015-05-26 Tyco Electronics Corporation Electronic interconnect devices having conductive vias
US9635761B2 (en) * 2013-07-15 2017-04-25 Massachusetts Institute Of Technology Sleeved coaxial printed circuit board vias
US9521751B2 (en) * 2013-11-20 2016-12-13 Intel Corporation Weaved electrical components in a substrate package core
US9384883B2 (en) 2014-01-14 2016-07-05 Qualcomm Incorporated Nested through glass via transformer
US9706667B2 (en) * 2014-05-19 2017-07-11 Sierra Circuits, Inc. Via in a printed circuit board
WO2015195186A1 (en) 2014-06-18 2015-12-23 Massachusetts Institute Of Technology Printed circuit board assembly with foam dielectric material
US9443799B2 (en) 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US10045435B2 (en) * 2015-11-23 2018-08-07 L-3 Communications Corporation Concentric vias and printed circuit board containing same
CN105517372A (zh) * 2016-01-01 2016-04-20 广州兴森快捷电路科技有限公司 同轴单端过孔的制作方法以及阻抗的计算方法
CN105472907A (zh) * 2016-01-01 2016-04-06 广州兴森快捷电路科技有限公司 屏蔽式差分过孔的制作方法以及阻抗计算方法
US9807867B2 (en) * 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
WO2018022308A2 (en) 2016-07-14 2018-02-01 Massachusetts Institute Of Technology Foam radiator
CN109714906A (zh) * 2017-10-26 2019-05-03 王定锋 一种用于焊接插脚元件的单面金属基电路板的制作方法
US11443885B2 (en) * 2018-03-12 2022-09-13 Intel Corporation Thin film barrier seed metallization in magnetic-plugged through hole inductor
JP2019220504A (ja) 2018-06-15 2019-12-26 イビデン株式会社 インダクタ内蔵基板およびその製造方法
CN111010797A (zh) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 电路板、设备及过孔形成方法
US11792918B2 (en) 2021-01-28 2023-10-17 Unimicron Technology Corp. Co-axial via structure
US20220240375A1 (en) * 2021-01-28 2022-07-28 Unimicron Technology Corp. Co-axial via structure and manufacturing method of the same
KR20220146907A (ko) * 2021-04-26 2022-11-02 삼성전기주식회사 인쇄회로기판

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4911796A (en) * 1985-04-16 1990-03-27 Protocad, Inc. Plated through-holes in a printed circuit board
JPH0294693A (ja) * 1988-09-30 1990-04-05 Nec Corp 同軸形スルーホールを有するプリント配線板
US5487214A (en) * 1991-07-10 1996-01-30 International Business Machines Corp. Method of making a monolithic magnetic device with printed circuit interconnections
JP2819523B2 (ja) * 1992-10-09 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 印刷配線板及びその製造方法
US5421083A (en) * 1994-04-01 1995-06-06 Motorola, Inc. Method of manufacturing a circuit carrying substrate having coaxial via holes
US5541567A (en) * 1994-10-17 1996-07-30 International Business Machines Corporation Coaxial vias in an electronic substrate
US5565262A (en) * 1995-01-27 1996-10-15 David Sarnoff Research Center, Inc. Electrical feedthroughs for ceramic circuit board support substrates
US5689091A (en) * 1996-09-19 1997-11-18 Vlsi Technology, Inc. Multi-layer substrate structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101063447B1 (ko) * 2009-07-07 2011-09-08 안복만 다층 기판 및 그 제조방법

Also Published As

Publication number Publication date
CN1223543A (zh) 1999-07-21
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