JP5172341B2 - 基板アッセンブリ、多層回路板アッセンブリ、ボール・グリッド・アレーパッケージ、電子アッセンブリ、基板アッセンブリ内の寄生容量を最小にする方法および基板アッセンブリを製造する方法 - Google Patents

Description

【技術分野】
【０００１】
ここに開示している多層基板アッセンブリは、概括的には、回路板及びパッケージング基板技術に、より具体的には、信号経路上の容量結合を最小にする基板構成に関する。
【背景技術】
【０００２】
最新の印刷回路板技術は、通常、大きな集団の信号経路を能率的に配分するため多層構造化を図っている。例えば、図１に示すように、電子アッセンブリ１０は、ボール・グリッド・アレー（ＢＧＡ）パッケージ１４内にフリップチップボンディングの半導体デバイス１２が搭載され、そのＢＧＡパッケージ１４がＰＣＢアッセンブリ１６とインターフェースしている様な構成になっているものが多い。寸法や規模は異なるが、パッケージとＰＣＢアッセンブリは、共に、多層回路板技術を採用している。
【０００３】
多層回路板は、大型ＰＣＢか小型マイクロ板かを問わず、通常、効率的な信号経路指定をするために複数の積み重ね層２０を使用している。層２０は、図２Ａに示している様に、それぞれ一般に、平坦な誘電材基板２２と薄い導体２４を含んでいる。導体は、接地／電力供給面となっており、基板上に堆積していることが多い。各層は、厳しい平面度仕様を守るため、積層配列内で相対精度を保って積層されている。基板に対し横断方向に形成されているビア２６と導体部分によって、層対層の信号の経路指定が行われる。ビアは、一般にアンチパッド２８と呼ばれている、誘電材が充填され金属被膜されていない領域によって、導電面から電気的に絶縁されている。
【０００４】
通常、全体構造は、具体的な工程に適した設計ルールに従って製作される。所与の工程のための標準的な設計ルールから逸脱すると、追加コストが掛かり、及び／又は予期せぬ問題の生じることが多い。アンチパッドの形成を管理する或る設計ルールは、アンチパッド領域内の弛度又は非平面度を最小にするよう努めてアンチパッドの直径を制約している（図２Ｂに仮想線で示している）。我々は、アンチパッドを拡大すると、高速信号の性能が向上することを発見した。これを、従来の設計ルールの外側で設計を特注仕様化して従来方式で行うと、しばしば過剰なコストが追加され、不都合である。
【０００５】
標準的な製作設計ルールを乱すことなくアンチパッドを拡大できる回路板構造が、必要とされており、まだ利用できていない。ここに記載されている回路板構造は、この必要性を満たすものである。
【発明の開示】
【課題を解決するための手段】
【０００６】
ここに説明する基板アッセンブリは、板全体の平面度に与える影響を最小に抑えながらアンチパッド構造を拡大する独自の方法を提供している。こうすると、垂直方向の信号経路と電力／接地面の間の容量結合を大幅に低減することができる。その結果、最適な信号性能と忠実度を、高帯域幅用途で利用できるようになる。
【０００７】
以上の利点を実現するために、基板アッセンブリが開示されている。このアッセンブリは、互いに反対側に配置されている平面を有する平坦な基板と、導体を含んでいる。導体は、少なくとも１つの平面上に形成されており、導体面を画定している。構造は、更に、基板層と導体層を貫通して形成された過大直径アンチパッドを含んでいる。アンチパッドは、更に、導体面と実質的に同一平面に形成されているスペーサーを含んでいる。
【０００８】
別の形態では、基板アッセンブリは、複数の信号経路を経路指定するための多層回路板アッセンブリ内に採用されている。多層回路板アッセンブリは、複数の層を備えており、各層は、互いに反対側に配置されている平面を有する平坦な基板と、少なくとも１つの平面上に形成されている導体を備えている。導体は、導体面を画定している。過大直径アンチパッドは、基板と導体を貫通して形成されており、基板及び導体層を横断する方向に向いた導電ビアを含んでいる。アンチパッドは、更に、導体面と実質的に同一平面に配置されているスペーサーを含んでいる。
【０００９】
更に別の形態では、基板アッセンブリは、少なくとも１つの半導体デバイスを収容するためのボール・グリッド・アレーパッケージ内に採用されている。パッケージは、回路板にインターフェースするようになっている接触インターフェースを有しており、接触インターフェースは、インターフェース層を横切って配置されている一列のはんだボールパッドを備えている。パッケージは、更に、接触インターフェースに連結されている回路板アッセンブリを備えており、回路板アッセンブリは、互いに反対側に配置されている平面を有する平坦な基板と、少なくとも１つの平面上に形成されている導体を含んでいる。導体は、導体面を画定している。過大直径アンチパッドは、基板と導体を貫通して形成されており、導体面と実質的に同一平面に配置されているスペーサーを含んでいる。
【００１０】
更に別の形態では、基板アッセンブリを製造する方法をここに説明している。本方法は、互いに反対側に配置されている平面を有する平坦な基板のコアを形成する段階と、基板上に導体を堆積させて導体面を形成する段階と、電気的に絶縁された、導体面と同一平面のスペーサーに対応する導体面の部分をマスキングする段階と、導体層のマスキングされた部分をエッチングしてスペーサーを画定する段階と、エッチングされた導体層を覆って追加の誘電材を堆積させる段階と、基板を貫通して平面に対して横断方向に開口部を形成する段階と、開口部に誘電材を充填して外形を有するアンチパッドを形成する段階と、から成っている。
【００１１】
本発明のこの他の特徴及び利点は、添付図面と関連付けて以下の詳細な説明を読めば、明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
ここに記載している回路板構造については、以下の詳細な説明と添付図面を参照すれば更に良く理解頂けるであろう。
ここに記載している多層基板アッセンブリは、アンチパッドの直径が望ましくないほど小さいことにより信号経路に作用する容量結合を最小にするための高性能解決法を提供する。これは、アンチパッド内にスペーサーを採用し、拡大直径を、全体平面度に対する弛みによる逸れを最小にして実現できるようにすることによって達成される。
【００１３】
図３に示すように、全体を３０で示している改良型の多層基板アッセンブリは、基板コア層３２と、基板上に堆積している導体層３４を備えている。基板のコアは、例えばＦＲ−４の様な誘電材の形態であるのが望ましい。銅箔は、受容可能な導体層を提供する。金属被膜が施されておらず、誘電材が充填されている円筒形領域が、基板層と導体層に対し横断方向に形成され、アンチパッド３６を画定している。アンチパッドの直径は、所定の工程設計ルールに照らし合わせると過大な寸法である。
【００１４】
先に述べた一般的な構造では、設計ルールは、通常、アンチパッドの寸法を制約する。我々は、拡大したアンチパッドが信号伝播性能を向上させる幾つかの適用例を発見した。我々は、更に、アンチパッドの有効直径を拡大しながら弛みを最小にして、我々の高性能目的を可能にする方法も発見した。
【００１５】
これを行うために、これも図３に示すように、アンチパッド３６には、電気的に絶縁されたスペーサー３８が補足されている。スペーサーは、アンチパッドの一方の軸方向端部に、導体層３４と実質的に同一平面に配置され、導体層と同様の導電性材料で作られている、１つのリング又は複数の同心リング（図示せず）の形態であるのが望ましい。誘電材が、スペーサー及びその導体層に対する位置決めに関わるあらゆる空隙に充填され、平坦な平面が維持されるようになっている。
【００１６】
この構造を製造するのは、まっすぐ進む工程であり、従来のやり方と殆ど違わない。概括すると、図４に示す様に、先ずステップ５０で適した基板のコアを形成する。次に、ステップ５２で、金属被膜又は導電層を堆積させる。堆積工程には、所望のスペーサー構造の位置に対応する導体層の部分をパターン付けすることも含まれる。次にステップ５４で、導体層をエッチングして、先のマスキングのステップと一致するスペーサーを形成する。次にステップ５６で、誘電材を、エッチングされた導体層を覆って塗布する。次にステップ５８で、機械的ドリル加工により基板を貫通して開口部を形成し、アンチパッド開口部を画定する。次にステップ６０で、開口部を誘電材で充填する。製品次第で、上記基本的な方法の中の別のステップ、例えばビア形成、を実施してもよい。所望の層の数次第で、この工程をを数回繰り返してもよい。
【００１７】
作動時、スペーサー３８は、剛性のある構造を形成し、誘電材を補強して過大直径アンチパッド３６の弛みを防ぐ。しかしながら、スペーサーは、導体層の導電材料と同じ導電材料を備えているので、設計ルールの直径は、直径寸法「ｄ」（図３）で満足し、一方、高性能目的のための有効直径は、寸法「Ｄ」で定義され、最大となる。
【００１８】
上に述べたスペーサー構造から得られる利益の１つの具体的な適用例は、チップ／マルチチップモジュール（ＭＣＭ）内の多重層又は印刷回路板（ＰＣＢ）に関係するものである。図５は、その適用例を示しており、導電ビア７０は、７２で開口部によって画定されているアンチパッドを貫通して形成され、導体層７４と複数の同心スペーサー７６及び７８の両方から電気的に絶縁されている。従来の設計ルールの下では、アンチパッド直径対ビア直径の比は、約３である。先に説明した様に、この制約の主な理由の１つは、層対層の平面度の問題に繋がる（アンチパッドの拡大から生じる）弛みを最小にすることである。しかしながら、ビア７０をアンチパッド７２に近接させると、弛みを減らすのには役立つが、寄生容量結合にも寄与して、信号性能を低下させることになる。
【００１９】
アンチパッド直径を拡大し、上記スペーサー構造を採用することによって、導体層７４（電力又は接地面）からの、信号ビア７０に作用する、結合された寄生容量は、大幅に低減される。更に、アンチパッド直径対ビア直径の比を５から８の間にすることによって、ビア構造のインピーダンスは、５０オームに近づき、非常に望ましい。
【００２０】
先に説明した、一般的回路板構造への追加の適用例は、ボール・グリッド・アレー（ＢＧＡ）インターフェース接続を伴う。ＢＧＡとミクロＢＧＡパッケージを使えば、パッケージ済み半導体デバイスとＰＣＢの間を効率的に電気的に接続することができる。パッケージは、複数のはんだボールを通してＢＧＡパッケージ済み回路板に連結しているはんだボールパッドを含んでおり、複数のはんだボールは、支持ＰＣＢアッセンブリ上に配置された、相対して向かい合っているはんだボールパッドと正確に位置合わせされている。ＢＧＡパッケージ済み回路板とＰＣＢアッセンブリは、共に、それぞれの電力供給／接地面を有している。
【００２１】
従来のＢＧＡインターフェース方式が直面している問題の１つは、はんだボールパッドと、隣接する電力供給／接地面との間の寄生平行板容量である。問題は、ＢＧＡパッケージ済み回路板とＰＣＢアッセンブリの両方で明白である。
【００２２】
我々は、上記回路板構造を採用することによって、ＢＧＡパッケージ及びＰＣＢの両方について、はんだボールパッドとそれぞれの電力供給／接地面との間の平行板容量を最小化できることを、発見した。このことは、アンチパッドをはんだボールパッドの位置に近接して形成し、平行板コンデンサの片側を取り除くことによって行われる。アンチパッドの弛みを最小にするために、先の例で述べたのと同様のリング形のスペーサーが採用されている。その結果、ＢＧＡパッケージを通って伝播しＰＣＢを通って出る信号は、高い忠実度を保持する。
【００２３】
更に高いレベルでは、ここに開示しているスペーサー構造は、幾つかの経路指定レベルで、信号の忠実度を最適に向上させる。（図４の様な）印刷回路板に搭載されている（図５の様な）ＭＣＭ／ＢＧＡパッケージインターフェースを備えた電子アッセンブリは、アンチパッドスペーサー構造をアッセンブリ全体に一貫して採用することによって、最適な性能を実現する。全体アッセンブリは、図１の実例によって全体的に示されている。
【００２４】
当業者には、ここに述べている多層基板アッセンブリによって多くの利益及び利点が実現されることを、理解頂けるであろう。非常に重要なことは、回路板構造を通って伝播する信号に作用する寄生容量を最小にするために、固有のスペーサー構造を有する拡大アンチパッドを使用することである。スペーサーは、過大寸法のアンチパッドが採用されている場合に平面度を維持するのに役立つ。
【００２５】
以上、本発明を、その好適な実施形態に言及しながら具体的に図示し説明してきたが、当業者には理解頂けるように、本発明の精神及び範囲から逸脱することなく、形態及び細部に様々な変更を加えることができる。例えば、印刷回路板とＢＧＡパッケージング方式に関する具体的な適用例について詳細に説明してきたが、ここに述べているスペーサー構造は、マクロレベルかミクロレベルかを問わず、どの様な形態の多層基板アッセンブリにでも好都合に適用することができる。
【００２６】
更に、好適なスペーサー構成についてここに説明してきたが、多種多様な形状及び材料を採用して、上記利益及び利点を提供することができる。例えば、非円形、不連続形状などの形態をしているスペーサーを使って、受容可能な結果を得ることもできる。更に、スペーサーは、導電性材料ではなく、剛性のある誘電材で形成してもよい。
【図面の簡単な説明】
【００２７】
【図１】印刷回路板アッセンブリに搭載されているボール・グリッド・アレーパッケージの高レベルの図であるが、縮尺は合っていない。
【図２】図２Ａは、従来の回路板層の部分横断面図である。
【００２８】
図２Ｂは、図２Ａと同様の図であり、過剰に拡大した直径を有する従来のアンチパッドに付帯する平坦でない弛みを示している。
【図３】改良型回路板構造の部分横断面図である。
【図４】図３の回路板構造を製造する方法を示すフローチャートである。
【図５】信号ビアを有する印刷回路板に適用されている図３の回路板構造の部分斜視図である。

Claims (28)

1. 基板アッセンブリにおいて、
   互いに反対側に配置されている平面を有する平坦な基板と、
   前記平面の少なくとも一方の上に形成されている導体であって、導体層を有する導体と、
   前記基板と前記導体を貫通して形成された開口部内に充填される誘電材から形成される過大直径アンチパッドであって、前記基板と前記導体層とを合わせた高さを有しており、前記導体層と実質的に同一平面に配置されているスペーサーを含んで形成されている、アンチパッドと、を備えている基板アッセンブリ。
2. 前記スペーサーは、前記導体から電気的に絶縁されている、請求項１に記載の基板アッセンブリ。
3. 前記スペーサーは、前記導体と同じ材料を備えている、請求項１に記載の基板アッセンブリ。
4. 前記スペーサーは、導電性材料を備えている、請求項１に記載の基板アッセンブリ。
5. アンチパッド内に形成されており、前記基板と前記導体に対して横断方向に向けられている導電性ビアを更に備えている、請求項１に記載の基板アッセンブリ。
6. 前記スペーサーは、前記ビアと前記導体の間に同軸方向に挟まれている、請求項５に記載の回路板構造。
7. 前記スペーサーは、前記ビア及び前記導体から電気的に絶縁されている、請求項６に記載の基板アッセンブリ。
8. 前記スペーサーは、リングを備えている、請求項１に記載の基板アッセンブリ。
9. 前記スペーサーは、複数の同心で間隔を空けて配置されているリングを備えている、請求項１に記載の基板アッセンブリ。
10. 前記基板には、更に導電性パッドが形成されており、前記導電性ボールパッドは信号経路に連結されており、前記信号経路は、前記基板を通って経路指定されている、請求項１に記載の基板アッセンブリ。
11. 前記導電性パッドは、はんだボールパッドを備えている、請求項１０に記載の基板アッセンブリ。
12. 複数の信号経路を経路指定するための、複数の層を備えている多層回路板アッセンブリにおいて、各層は、
    互いに反対側に配置されている平面を有する平坦な基板と、
    前記平面の少なくとも一方の上に形成されている導体であって、導体層を有している導体と、
    前記基板と前記導体を貫通して形成された開口部内に充填される誘電材から形成される過大直径アンチパッドであって、前記基板と前記導体層とを合わせた高さを有しており、前記基板と前記導体に対して横断方向に向けられている導電性ビアを更に含んでいる、アンチパッドと、
    前記アンチパッド内に形成されており、前記導体層と実質的に同一平面に配置されているスペーサーと、を備えている多層回路板アッセンブリ。
13. 前記スペーサーは、前記導体から電気的に絶縁されている、請求項１２に記載の多層回路板アッセンブリ。
14. 前記スペーサーは、前記導体と同じ材料を備えている、請求項１２に記載の多層回路板アッセンブリ。
15. 前記スペーサーは、導電性材料を備えている、請求項１２に記載の多層回路板アッセンブリ。
16. 前記スペーサーは、前記ビアと前記導体の間に同軸方向に挟まれている、請求項１２に記載の多層回路板アッセンブリ。
17. 前記スペーサーは、前記ビアと前記導体から電気的に絶縁されている、請求項１２に記載の多層回路板アッセンブリ。
18. 前記スペーサーは、リングを備えている、請求項１２に記載の多層回路板アッセンブリ。
19. 前記スペーサーは、複数の同心で間隔を空けて配置されているリングを備えている、請求項１２に記載の多層回路板アッセンブリ。
20. 少なくとも１つの半導体デバイスを収容するための、多層回路板アッセンブリとインターフェースするようになっている接触インターフェースを有しているボール・グリッド・アレーパッケージにおいて、前記接触インターフェースは、インターフェース層に亘って配置されている一列のはんだボールパッドを備えており、前記パッケージは、前記接触インターフェースに連結されている基板アッセンブリを更に備えており、前記基板アッセンブリは、
    互いに反対側に配置されている平面を有する平坦な基板と、
    前記平面の少なくとも一方の上に形成されている導体であって、導体層を有している導体と、
    前記基板と前記導体を貫通して形成された開口部内に充填される誘電材から形成される過大直径アンチパッドであって、前記基板と前記導体層とを合わせた高さを有している過大直径アンチパッドと、
    前記アンチパッド内に形成されており、前記導体層と実質的に同一平面に形成されているスペーサーと、を備えている、ボール・グリッド・アレーパッケージ。
21. 前記スペーサーは、前記導体から電気的に絶縁されている、請求項２０に記載のボール・グリッド・アレーパッケージ。
22. 前記スペーサーは、前記導体と同じ材料を備えている、請求項２０に記載のボール・グリッド・アレーパッケージ。
23. 前記スペーサーは、導電性材料を備えている、請求項２０に記載のボール・グリッド・アレーパッケージ。
24. 前記スペーサーは、リングを備えている、請求項２０に記載のボール・グリッド・アレーパッケージ。
25. 前記スペーサーは、複数の同心で間隔を空けて配置されているリングを備えている、請求項２０に記載のボール・グリッド・アレーパッケージ。
26. 電子アッセンブリにおいて、
    複数の信号経路を経路指定するための、複数の層を備えている多層回路板アッセンブリであって、各層は、
    互いに反対側に配置されている平面を有する第１の平坦な基板と、
    前記平面の少なくとも一方の上に形成されている第１の導体であって、第１の導体層を有している第１の導体と、
    前記第１の基板と前記第１の導体を貫通して形成された開口部内に充填される誘電材から形成される第１の過大直径アンチパッドであって、前記第１の基板と前記第１の導体層とを合わせた高さを有しており、前記第１の基板と前記第１の導体に対して横断方向に向けられている導電性ビアを更に含んでいる、第１のアンチパッドと、
    前記アンチパッド内に形成されており、前記第１の導体層と実質的に同一平面に配置されている第１のスペーサーと、を備えている多層回路板アッセンブリと、
    少なくとも１つの半導体デバイスを収容するための、前記多層回路板アッセンブリに連結されている接触インターフェースを有している、ボール・グリッド・アレーパッケージであって、前記接触インターフェースは、インターフェース層に亘って配置されている一列のはんだボールパッドを備えており、前記パッケージは、前記接触インターフェースに連結されている基板アッセンブリを更に備えており、前記基板アッセンブリは、
    互いに反対側に配置されている平面を有する第２の平坦な基板と、
    前記第２の平面の少なくとも一方の上に形成されている第２の導体であって、第２の導体層を有している第２の導体と、
    前記第２の基板と前記第２の導体を貫通して形成された開口部内に充填される誘電材から形成される第２の過大直径アンチパッドであって、前記第２の基板と前記第２の導体層とを合わせた高さを有している第２の過大直径アンチパッドと、
    前記アンチパッド内に形成されており、前記第２の導体層と実質的に同一平面に形成されている第２のスペーサーと、を備えている、ボール・グリッド・アレーパッケージと、を備えている電子アッセンブリ。
27. 基板アッセンブリ内の寄生容量を最小にする方法において、前記基板アッセンブリは、平坦な基板と、前記基板上に形成されている平らな導体とを有しており、前記方法は、
    前記基板と導体の中に形成された開口部内に充填される誘電材から形成される過大直径アンチパッドであって、前記導体と実質的に同一平面に形成されているスペーサーを中に備え、前記基板と前記導体層とを合わせた高さを有している過大直径アンチパッドに近接して、信号経路を設ける段階と、
    信号を、前記信号経路に沿って送る段階と、から成る方法。
28. 基板アッセンブリを製造する方法において、
    互いに反対側に配置されている平面を有する平坦な基板のコアを形成する段階と、
    前記基板上に導体を堆積させて導体層を形成し、前記導体層の、前記導体層と同一平面の電気的に絶縁されているスペーサーに対応する部分をマスキングする段階と、
    前記導体層の前記マスキングされた部分をエッチングして前記スペーサーを画定する段階と、
    前記エッチングされた導体層を覆って追加の誘電材を堆積させる段階と、
    前記基板に前記平面に対して横断方向に貫通して開口部を形成する段階と、
    前記開口部を誘電材で充填して外径を有する過大直径アンチパッドを形成する段階と、
    から成る方法。

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