KR101558075B1 - 복합 전자부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 복합체; 상기 복합체의 제1 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터의 코일부와 연결되는 입력단자; 상기 복합체의 제2 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터의 코일부와 연결되는 제1 출력단자와 상기 복합체의 제2 측면에 형성되며, 상기 커패시터의 제1 내부전극과 연결되는 제2 출력단자를 포함하는 출력단자; 및 상기 복합체의 제1 측면에 형성되며, 상기 커패시터의 제2 내부전극과 연결되는 그라운드 단자;를 포함하며, 상기 복합체의 길이를 L, 상기 입력 단자의 상기 복합체의 길이 방향 길이를 a라 하면, 0.05≤a/L≤0.30을 만족하고, 상기 커패시터와 상기 인덕터는 상하로 결합되며, 상기 인덕터와 상기 커패시터의 사이에 자성체 시트층이 삽입된 복합 전자부품에 관한 것이다.

Description

복합 전자부품 및 그 실장 기판{Composite electronic component and board for mounting the same}
본 발명은 복수의 수동 소자를 구비한 복합 전자부품 및 그 실장 기판에 관한 것이다.
최근의 전자 기기는 경박단소화, 고성능화에 대한 요구에 의하여 전자 기기의 사이즈를 최소화하면서 다양한 기능을 구비하는 것이 요구되고 있다.
이러한 전자 기기는 다양한 서비스 요구 사항을 충족시키기 위하여 제한된 배터리 리소스의 효율적인 제어 및 관리 기능을 담당하는 전력 반도체 기반 PMIC를 구비하고 있다.
그러나 전자 기기에 다양한 기능이 구비됨에 따라 전력 관리 회로(Power Management Integrated Circuit, PMIC)에 구비되는 DC/DC 컨버터의 개수도 증가하고 있으며, 이에 더하여 PMIC의 전원 입력단, 전원 출력단에 구비되어야 하는 수동 소자의 개수도 증가하고 있다.
이 경우, 전자 기기의 부품 배치 면적이 증가할 수 밖에 없으므로, 전자 기기의 소형화에 제한이 될 수 있다.
또, PMIC와 그 주변 회로의 배선 패턴에 의하여 노이즈가 크게 발생할 수 있다.
상기와 같은 문제를 해결하기 위하여 인덕터와 커패시터를 상하로 결합한 복합 전자부품에 대한 연구가 진행되어, 전자 기기의 부품 배치 면적의 감소 및 노이즈 발생을 억제할 수 있는 효과를 얻을 수 있었다.
그러나, 상기와 같이 인덕터와 커패시터를 상하로 배치할 경우 인덕터와 커패시터 사이에 기생 커패시턴스(Capacitance)를 발생시켜 자기 공명 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동하는 문제가 발생할 수 있다.
한편, 상기 복합 전자부품의 소형화에 따라 상기 인덕터의 자기장을 막아주는 내부의 자성체층 역시 박막화됨에 따라 Q 특성이 저하하는 문제가 발생하였다.
한국공개특허공보 2003-0014586
본 명세서는 구동 전원 공급 시스템에 있어서, 부품 실장 면적을 감소시킬 수 있는 복합 전자부품 및 그 실장 기판을 제공하고자 한다.
또, 본 명세서는 구동 전원 공급 시스템에 있어서, 노이즈 발생을 억제할 수 있는 복합 전자부품 및 그 실장 기판을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 복합체; 상기 복합체의 제1 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터의 코일부와 연결되는 입력단자; 상기 복합체의 제2 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터의 코일부와 연결되는 제1 출력단자와 상기 복합체의 제2 측면에 형성되며, 상기 커패시터의 제1 내부전극과 연결되는 제2 출력단자를 포함하는 출력단자; 및 상기 복합체의 제1 측면에 형성되며, 상기 커패시터의 제2 내부전극과 연결되는 그라운드 단자;를 포함하며, 상기 복합체의 길이를 L, 상기 입력 단자의 상기 복합체의 길이 방향 길이를 a라 하면, 0.05≤a/L≤0.30을 만족하고, 상기 커패시터와 상기 인덕터는 상하로 결합되며, 상기 인덕터와 상기 커패시터의 사이에 자성체 시트층이 삽입된 복합 전자부품을 제공한다.
상기 그라운드 단자의 상기 복합체의 길이 방향 길이를 b라 하면, 0.05≤b/L≤0.30을 만족할 수 있다.
상기 자성체 시트층의 두께는 50 내지 300 μm일 수 있다.
상기 자성체 시트층은 페라이트, 철(Fe)계 금속 분말, 니켈(Ni) 및 크롬(Cr)으로 구성된 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성할 수 있다.
상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태일 수 있다.
상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태일 수 있다.
상기 인덕터는 파워 인덕터일 수 있다.
본 발명의 다른 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 복합체; 상기 복합체의 제1 단면의 일부에 형성되며, 상기 인덕터의 코일부와 연결되는 입력단자; 상기 복합체의 제2 단면의 일부에 형성되며, 상기 인덕터의 코일부와 연결되는 제1 출력단자와 상기 복합체의 제2 측면에 형성되며, 상기 커패시터의 제1 내부전극과 연결되는 제2 출력단자를 포함하는 출력단자; 및 상기 복합체의 제1 측면에 형성되며, 상기 커패시터의 제2 내부전극과 연결되는 그라운드 단자;를 포함하며, 상기 복합체의 폭을 W, 상기 입력 단자의 상기 복합체의 폭 방향 폭을 c라 하면, 0.15≤c/W≤0.90을 만족하고, 상기 커패시터와 상기 인덕터는 상하로 결합되며, 상기 인덕터와 상기 커패시터의 사이에 자성체 시트층이 삽입된 복합 전자부품을 제공한다.
상기 복합체의 길이를 L 및 상기 그라운드 단자의 상기 복합체의 길이 방향 길이를 b라 하면, 0.05≤b/L≤0.30을 만족할 수 있다.
상기 자성체 시트층의 두께는 50 내지 300 μm일 수 있다.
상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성할 수 있다.
상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태일 수 있다.
상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태일 수 있다.
상기 인덕터는 파워 인덕터일 수 있다.
본 발명의 또 다른 실시형태는 상부에 3개 이상의 전극 패드를 갖는 인쇄회로기판; 상기 인쇄회로기판 위에 설치된 상기 복합 전자부품; 및 상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더링;을 포함하는 복합 전자부품의 실장 기판을 제공한다.
본 명세서의 개시에 의하여, 구동 전원 공급 시스템에 있어서, 부품 실장 면적을 감소시킬 수 있는 복합 전자부품을 제공할 수 있다.
또, 본 명세서의 개시에 의하여, 구동 전원 공급 시스템에 있어서, 노이즈 발생을 억제할 수 있는 복합 전자부품을 제공할 수 있다.
또한, 본 발명의 일 실시형태에 따른 복합 전자부품은 인덕터와 커패시터의 사이에 자성체 시트층을 삽입하거나 커패시터에 인접한 인덕터의 커버층 두께를 두껍게 설계함으로써, 인덕터에서 발생하는 마그네틱 플럭스(Magnetic Flux)가 커패시터의 내부전극에 미치는 영향을 최소화하여 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 막을 수 있다.
또한, 본 발명의 일 실시형태에 따른 복합 전자부품은 인덕터와 커패시터의 사이에 자성체 시트층을 삽입하거나 커패시터에 인접한 인덕터의 커버층 두께를 두껍게 설계함으로써, 부품의 Q 특성 저하를 막을 수 있다.
도 1a 및 1b는 본 발명의 일 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1b의 복합 전자부품 중 제1 실시형태에 따른 A-A' 단면도이다.
도 3은 도 1b의 복합 전자부품 중 제2 실시형태에 따른 A-A' 단면도이다.
도 4는 도 1b의 복합 전자부품 중 제3 실시형태에 따른 A-A' 단면도이다.
도 5는 도 1b의 복합 전자부품의 제1 실시형태에 따른 적층 모습을 분해하여 도시한 개략 사시도이다.
도 6은 도 1b에 도시된 복합 전자부품 중 적층 세라믹 커패시터에 채용가능한 내부전극을 나타내는 평면도이다.
도 7은 도 1b에 도시된 복합 전자부품의 등가회로도이다.
도 8은 본 발명의 다른 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 9는 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 10은 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 의한 복합 전자부품의 회로도를 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 의한 복합 전자부품을 적용한 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 13은 도 1a의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 14는 본 발명의 실시예 및 비교예에 따른 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 나타내는 그래프이다.
도 15는 본 발명의 실시예 및 비교예에 따른 Q 특성의 변화를 나타내는 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1a 및 1b는 본 발명의 일 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1b의 복합 전자부품 중 제1 실시형태에 따른 A-A' 단면도이다.
도 3은 도 1b의 복합 전자부품 중 제2 실시형태에 따른 A-A' 단면도이다.
도 4는 도 1b의 복합 전자부품 중 제3 실시형태에 따른 A-A' 단면도이다.
도 5는 도 1b의 복합 전자부품의 제1 실시형태에 따른 적층 모습을 분해하여 도시한 개략 사시도이다.
도 6은 도 1b에 도시된 복합 전자부품 중 적층 세라믹 커패시터에 채용가능한 내부전극을 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 커패시터의 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
한편, 상기 복합 전자부품의 길이, 폭 및 두께 방향은 후술하는 바와 같이, 커패시터 및 인덕터의 길이, 폭 및 두께 방향과 동일한 것으로 정의하도록 한다.
또한, 본 발명의 일 실시형태에서, 복합 전자부품은 서로 대향하는 상면 및 하면과 상기 상하면을 연결하는 제1 측면, 제2 측면, 제1 단면 및 제2 단면을 가질 수 있다. 상기 복합 전자부품의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
또한, 상기 복합 전자부품의 제1, 제2 측면, 제1 및 제2 단면은 후술하는 바와 같이, 커패시터 및 인덕터의 제1, 제2 측면, 제1 및 제2 단면과 동일한 방향의 면으로 정의하도록 한다.
한편, 상기 복합 전자부품은 커패시터와 인덕터가 결합된 형태로서, 커패시터 상에 인덕터가 결합되어 있는 경우 상기 복합 전자부품의 상면은 상기 인덕터의 상면으로 정의되며, 상기 복합 전자부품의 하면은 상기 커패시터의 하면으로 정의될 수 있다.
또한, 상기 제1, 제2 측면은 상기 복합 전자부품의 폭 방향으로 마주보는 면에 해당하며, 상기 제1, 제2 단면은 상기 복합 전자부품의 길이 방향으로 마주보는 면에 해당하며, 상기 상면 및 하면은 상기 복합 전자부품의 두께 방향으로 마주보는 면에 해당한다.
도 1a 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품(100)은 복수의 유전체층(11)과 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(31, 32)이 적층된 세라믹 본체로 이루어진 커패시터(110)와 코일부(140)를 포함하는 자성체 본체로 이루어진 인덕터(120)가 결합된 복합체(130)를 포함할 수 있다.
본 실시형태에서, 상기 복합체(130)는 서로 대향하는 상면 및 하면과 상기 상면 및 하면을 연결하는 제1 측면, 제2 측면, 제1 단면 및 제2 단면을 가질 수 있다.
상기 복합체(130)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 복합체(130)는 상기 커패시터(110)와 인덕터(120)가 결합되어 형성될 수 있으며, 상기 복합체(130)의 형성 방법은 특별히 제한되지 않는다.
예를 들면, 상기 복합체(130)의 형성은 별도로 제작된 상기 커패시터(110)와 인덕터(120)를 도전성 접착제 혹은 수지 등으로 결합시킬 수도 있으며, 상기 커패시터(110)를 구성하는 세라믹 본체와 인덕터(120)를 구성하는 자성체 본체를 순차적으로 적층하여 형성할 수도 있으며, 특별히 제한되지 않는다.
특히, 상기 커패시터(110)와 인덕터(120)를 결합시키는데 사용되는 접착제 혹은 수지는 예를 들어, 에폭시(Epoxy) 수지일 수 있으나, 이에 제한되는 것은 아니다.
상기 도전성 접착제 혹은 수지 등을 이용하여 상기 커패시터(110)와 인덕터(120)를 결합시키는 방법은 특별히 제한되지 않으며, 상기 커패시터(110) 또는 인덕터(120)의 결합면에 도전성 접착제 혹은 수지 등을 도포하고 가열 경화하여 결합시킬 수 있다.
한편, 본 발명의 일 실시형태에 따르면 상기 인덕터(120)는 상기 커패시터(110) 상부에 배치될 수 있으며, 다만 이에 한정되는 것은 아니며 배치되는 형태는 다양할 수 있다.
즉, 상기 커패시터(110)가 상기 인덕터(120)의 상부에 배치될 수도 있음은 물론이다.
이하에서는 상기 복합체(130)를 구성하는 커패시터(110)와 인덕터(120)에 대하여 구체적으로 설명하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 인덕터(120)를 구성하는 자성체 본체는 코일부(140)를 포함할 수 있다.
상기 인덕터(120)는 특별히 제한되지 않으며, 예를 들어 적층형 인덕터, 박막형 인덕터 또는 권선형 인덕터일 수 있으며, 그 외 레이저 헬릭싱(Laser Helixing) 타입 등도 이용될 수 있다.
상기 적층형 인덕터는 얇은 페라이트 또는 글라스 세라믹 시트에 전극을 후막 인쇄하고 비아 홀을 통하여 여러 층의 코일 패턴이 인쇄된 시트를 적층, 내부 도선을 연결하는 방식으로 제조되는 인덕터를 의미한다.
상기 박막형 인덕터는 세라믹 기판 위에 코일 도선을 박막 스퍼터링이나 도금으로 형성시키고 페라이트 재료로 충진하여 제조되는 인덕터를 의미한다.
상기 권선형 인덕터는 코어에 선재(코일 도선)를 권취하여 제조되는 인덕터를 의미한다.
상기 레이저 헬릭싱(Laser Helixing) 타입 인덕터는 세라믹 보빈에 전극층을 스퍼터링 하거나 도금하여 형성시킨 후 레이저 헬릭싱(Laser Helixing)에 의하여 코일 모양을 형성시켜 외부 보호막 수지와 단자 처리한 인덕터를 의미한다.
도 2를 참조하면, 본 발명의 제1 실시형태에 따른 복합 전자부품에 있어서 상기 인덕터(120)는 적층형 인덕터일 수 있다.
구체적으로, 상기 자성체 본체는 도전 패턴(41)이 형성된 다수의 자성체층(21)이 적층된 형태이며, 상기 도전 패턴(41)이 상기 코일부(140)를 구성할 수 있다.
도 3을 참조하면, 본 발명의 제2 실시형태에 따른 복합 전자부품에 있어서 상기 인덕터(120)는 박막형 인덕터일 수 있다.
구체적으로, 상기 인덕터(120)는 상기 자성체 본체가 절연기판(123) 및 상기 절연 기판(123)의 적어도 일면에 형성된 코일을 포함하는 박막 형태일 수 있다.
상기 자성체 본체는 상기 코일이 적어도 일면에 형성된 절연기판(123) 상하부에 자성체(122)를 충진하여 형성될 수 있다.
도 4를 참조하면, 본 발명의 제3 실시형태에 따른 복합 전자부품에 있어서 상기 인덕터(120)는 권선형 인덕터일 수 있다.
구체적으로, 상기 인덕터(120)에서 상기 자성체 본체는 코어(124) 및 상기 코어(124)에 권취된 권선 코일을 포함하는 형태일 수 있다.
상기 자성체층(21) 및 자성체(122)는 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면 상기 인덕터(120)는 대용량 전류에 적용될 수 있는 파워 인덕터일 수 있다.
상기 파워 인덕터는 직류 전류를 가했을 때 일반 인덕터보다 용량(Inductance) 변화가 적은 효율성 높은 인덕터를 의미할 수 있다. 즉, 파워 인덕터는 일반 인덕터의 기능에 DC 바이어스 특성(직류 전류 인가시 이에 따른 인덕턴스 변화)까지 포함한다고 볼 수 있다.
즉, 본 발명의 일 실시형태에 따른 복합 전자부품은 전력 관리 회로(Power Management IC, PMIC)에서 사용되는 것으로서 일반적인 인덕터가 아닌 직류 전류를 가했을 때 용량(Inductance) 변화가 적은 효율성 높은 인덕터인 파워 인덕터를 포함할 수 있다.
이하에서는 복합 전자부품에 있어서 상기 제1 내지 제3 실시형태 중 제1 실시형태인 상기 인덕터(120)가 적층형 인덕터인 경우에 대하여 보다 자세히 설명하도록 한다.
상기 자성체 본체는 자성체 그린시트(21b~21j) 상에 도전 패턴(41)을 인쇄하고, 상기 도전 패턴(41)이 형성된 다수의 자성체 그린시트(21b~21j)를 적층한 후, 추가로 상부 및 하부에 자성체 그린시트(21a, 21k)를 적층하고 소결하여 제조될 수 있다.
도 5를 참조하면, 자성체 그린 시트(21b~21j) 상에 도전 패턴(41)을 인쇄하고 건조한 후, 상부 및 하부에 자성체 그린 시트(21a, 21k)를 적층하여 자성체 본체를 형성할 수 있다.
상기 자성체 본체 내의 상기 도전 패턴(41)은 적층 방향으로 코일 패턴을 형성하도록 다수(41a~41f)가 적층될 수 있다.
상기 도전 패턴(41)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다.
상기 도전 패턴(41)은 길이 방향 양?단부에 형성되는 제1 입력단자 및 출력단자(51, 53)에 전기적으로 연결될 수 있다.
상기 도전 패턴(41)은 상기 제1 입력단자(51) 및 출력 단자(53)와 전기적으로 접속되는 리드를 구비할 수 있다.
상기 도전 패턴(41) 중 하나의 도전 패턴(41a)은 자성체 층(21)을 사이에 두고 배치되는 다른 하나의 도전 패턴(41b)과 자성체(21b)에 형성되는 비아 전극으로 전기적으로 연결될 수 있으며, 적층 방향으로 코일 패턴을 형성할 수 있다.
본 발명의 일 실시형태에서 상기 코일 패턴은 특별히 한정되지 않으며, 인덕터의 용량에 맞추어 설계될 수 있음은 물론이다.
즉, 상기 복합체의 제2 단면으로 노출되는 리드를 가지는 제1 도전 패턴(41a)과 제1 단면으로 노출되는 리드를 가지는 제6 도전 패턴(41f) 사이에 제2 내지 제5 도전패턴(41b~41e)이 코일 형태를 이루며, 적층될 수 있으며, 각 도전 패턴은 상술한 바와 같이 각 자성체에 형성되는 비아 전극에 의해 서로 연결될 수 있다.
도 5에서는 상기 제2 내지 제5 도전패턴(41b~41e)이 각각 2개씩 반복되는 것으로 도시하고 있으나, 이에 제한되는 것은 아니며, 본 발명의 목적에 따라 그 수는 제한이 없다.
한편, 상기 커패시터(110)를 구성하는 상기 세라믹 본체는 복수의 유전체층(11)이 적층됨으로써 형성되며, 상기 세라믹 본체의 내에는 복수의 내부 전극들(31, 32: 순차적으로 제1 및 제2 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 유전체층(11)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 상기 내부전극은 상기 복합체(130)의 제1 측면으로 노출된 리드(31a)를 가지는 제1 내부전극(31) 및 제2 측면으로 노출된 리드(32a)를 가지는 제2 내부전극(32)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(31, 32)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층(11)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 제1 및 제2 내부 전극(31, 32)을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
도 6에서는 상기 제1 및 제2 내부전극(31, 32)의 패턴 형상을 도시하고 있으나, 이에 제한되는 것은 아니며 다양한 변형이 가능하다.
상기 커패시터는 전력 관리 회로(Power Management IC, PMIC)에서 공급되는 전압을 조절하는 역할을 수행할 수 있다.
본 발명의 일 실시형태에 따른 복합 전자 부품(100)은 상기 복합체(130)의 제1 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터(120)의 코일부(140)와 연결되는 입력단자(151); 상기 복합체(130)의 제2 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터(120)의 코일부(140)와 연결되는 제1 출력단자(152a)와 상기 복합체(130)의 제2 측면에 형성되며, 상기 커패시터(110)의 제1 내부전극(31)과 연결되는 제2 출력단자(152b)를 포함하는 출력단자(152); 및 상기 복합체(130)의 제1 측면에 형성되며, 상기 커패시터(110)의 제2 내부전극(32)과 연결되는 그라운드 단자(153);를 포함할 수 있다.
상기 입력 단자(151)와 상기 제1 출력 단자(152a)가 상기 인덕터(120)의 코일부(140)와 연결되어, 상기 복합 전자 부품 내에서 인덕터의 역할을 수행할 수 있다.
또한, 상기 제2 출력 단자(152b)가 상기 커패시터(110)의 제1 내부전극(31)과 연결되고, 상기 커패시터(110)의 제2 내부전극(32)이 상기 그라운드 단자(153)와 연결되어 상기 복합 전자 부품 내에서 커패시터의 역할을 수행할 수 있다.
상기 입력 단자(151), 출력 단자(152) 및 그라운드 단자(153)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 입력 단자(151), 출력 단자(152) 및 그라운드 단자(153)를 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 인쇄 및 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
도 7은 도 1b에 도시된 복합 전자부품의 등가회로도이다.
도 7을 참조하면, 본 발명의 일 실시형태에 따른 복합 전자 부품은 종래와 달리 상기 인덕터(120)와 커패시터(110)가 결합되어 있어, 인덕터(120)와 커패시터(110)의 거리를 최단 거리로 설계할 수 있으며, 이로 인하여 노이즈 저감에 효과가 있다.
또한, 상기 인덕터(120)와 커패시터(110)가 결합되어 있어, 전력 관리 회로(Power Management IC, PMIC)에서의 실장 면적을 최소화하여 실장 공간 확보에 우수한 효과가 있다.
또한, 실장시의 비용을 감소할 수 있는 효과도 있다.
한편, 전자 기기에 다양한 기능이 구비됨에 따라 전력 관리 회로(Power Management Integrated Circuit, PMIC)에 구비되는 DC/DC 컨버터의 개수도 증가하고 있으며, 이에 더하여 PMIC의 전원 입력단, 전원 출력단에 구비되어야 하는 수동 소자의 개수도 증가하고 있다.
이 경우, 전자 기기의 부품 배치 면적이 증가할 수 밖에 없으므로, 전자 기기의 소형화에 제한이 될 수 있다.
또, PMIC와 그 주변 회로의 배선 패턴에 의하여 노이즈가 크게 발생할 수 있다.
상기와 같은 문제를 해결하기 위하여 인덕터와 커패시터를 상하로 결합한 복합 전자부품에 대한 연구가 진행되어, 전자 기기의 부품 배치 면적의 감소 및 노이즈 발생을 억제할 수 있는 효과를 얻을 수 있었다.
그러나, 상기와 같이 인덕터와 커패시터를 상하로 배치할 경우 인덕터와 커패시터 사이에 기생 커패시턴스(Capacitance)가 발생하여 자기 공명 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동하는 문제가 발생할 수 있다.
상기와 같이 자기 공명 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동할 경우, 본 발명의 일 실시형태에서 사용할 수 있는 인덕터의 주파수 영역이 좁아지는 문제가 생길 수 있다.
즉, 자기 공명 주파수(Self Resonant Frequency, SRF) 이상의 고주파 영역에서는 인덕터의 기능이 발현되지 않으므로, 자기 공명 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동할 경우, 사용할 수 있는 주파수 영역이 제한되는 문제가 있게 된다.
그러나, 본 발명의 일 실시형태에 따르면 상기 인덕터(120)와 커패시터(110)의 사이에 자성체 시트층(121)을 삽입함으로써, 인덕터가 커패시터의 내부전극에 미치는 영향을 최소화하여 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 막을 수 있다.
즉, 본 발명의 일 실시형태에 따르면 인덕터(120)와 커패시터(110)의 거리를 최단 거리로 설계할 수 있으며, 이로 인하여 노이즈 저감에 효과가 있음은 물론 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 막을 수 있어 저주파수에 사용할 수 있는 인덕터의 범위를 제한하지 않는 효과가 있다.
한편, 상기 복합 전자부품의 소형화에 따라 상기 인덕터의 자기장을 막아주는 내부의 자성체층 역시 박막화됨에 따라 Q 특성이 저하하는 문제가 발생하였다.
상기 Q 특성은 소자의 손실(Loss) 혹은 효율의 저하를 의미하며, Q값이 클수록 손실이 적으며, 효율이 높은 것을 의미할 수 있다.
본 발명의 일 실시형태에 따르면 상기 인덕터(120)와 커패시터(110)의 사이에 자성체 시트층(121)을 삽입함으로써, 각 부품이 서로 미치는 영향을 최소화함으로써 부품의 Q 특성 저하를 막을 수 있다.
상기 자기 공명 주파수(Self Resonant Frequency, SRF) 및 Q 특성과 관련한 좀 더 자세한 설명은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 상술한 바와 같이 상기 커패시터(110)와 상기 인덕터(120)는 상하로 결합되며, 상기 인덕터(120)와 상기 커패시터(110)의 사이에 자성체 시트층(121)이 삽입될 수 있다.
상기 자성체 시트층(121)의 두께를 tm이라 정의하면, 상기 자성체 시트층(121)의 두께(tm)는 50 내지 300 μm일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기와 같이 상기 인덕터(120)와 상기 커패시터(110)의 사이에 삽입되는 자성체 시트층(121)의 두께(tm)가 50 내지 300 μm를 만족함으로 인하여, 인덕터가 커패시터의 내부전극에 미치는 영향을 최소화하여 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 막을 수 있다.
또한, 각 부품이 서로 미치는 영향을 최소화함으로써 부품의 Q 특성 저하를 막을 수 있다.
상기 인덕터(120)와 상기 커패시터(110)의 사이에 삽입되는 자성체 시트층(121)의 두께(tm)가 50 μm 미만의 경우에는, 상기 인덕터가 커패시터의 내부전극에 미치는 영향을 최소화할 수 없어 자기 공명 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동하여 사용할 수 있는 인덕터의 범위가 좁아질 수 있다.
또한, 인덕터에서 발생하는 마그네틱 플럭스(Magnetic Flux)가 커패시터에 영향을 미쳐, Q 특성이 저하되는 문제가 발생할 수 있다.
한편, 상기 인덕터(120)와 상기 커패시터(110)의 사이에 삽입되는 자성체 시트층(121)의 두께(tm)가 300 μm를 초과하는 경우에는 규격화된 복합 전자부품의 두께에서 자성체 시트층이 차지하는 비율이 너무 커져서 인덕터와 커패시터 각 부품의 목표 용량을 얻을 수 없는 문제가 있다.
상기 자성체 시트층은 특별히 제한되는 것은 아니나, 예를 들어 페라이트, 철(Fe)계 금속 분말, 니켈(Ni) 및 크롬(Cr)으로 구성된 군으로부터 선택된 하나 이상을 포함할 수 있다.
특히, 상기 인덕터(120)의 코일부(140)를 제외한 자성체 본체의 재료와 비교하여 투자율이 더 높은 재료를 상기 자성체 시트층에 사용하는 것이 보다 우수한 효과를 얻을 수 있다.
한편, 도 1b를 참조하면, 상기 복합체(130)의 길이를 L, 상기 입력 단자(151)의 상기 복합체(130)의 길이 방향 길이를 a라 하면, 0.05≤a/L≤0.30을 만족할 수 있다.
상기 복합체(130)의 길이(L) 대비 상기 입력 단자(151)의 상기 복합체(130)의 길이 방향 길이(a)의 비(a/L)가 0.05≤a/L≤0.30을 만족하도록 조절함으로써 전력 관리 회로(Power Management IC, PMIC)에서의 실장 면적을 최소화하여 실장 공간 확보에 우수한 효과가 있다.
상기 복합체(130)의 길이(L) 대비 상기 입력 단자(151)의 상기 복합체(130)의 길이 방향 길이(a)의 비(a/L)가 0.05 미만일 경우에는 상기 입력 단자의 상기 복합체의 길이 방향 길이가 너무 짧아 기판에 실장시 전극 패드와 미접촉이 발생할 수 있다.
상기 복합체(130)의 길이(L) 대비 상기 입력 단자(151)의 상기 복합체(130)의 길이 방향 길이(a)의 비(a/L)가 0.30을 초과하는 경우에는 상기 입력 단자의 상기 복합체의 길이 방향 길이가 너무 길어 상기 출력 단자 또는 그라운드 단자와 쇼트가 발생할 수 있다.
또한, 상기 그라운드 단자(153)의 상기 복합체(130)의 길이 방향 길이를 b라 하면, 0.05≤b/L≤0.30을 만족할 수 있다.
상기 복합체(130)의 길이(L) 대비 상기 그라운드 단자(153)의 상기 복합체(130)의 길이 방향 길이(b)의 비(b/L)가 0.05≤b/L≤0.30을 만족하도록 조절함으로써 전력 관리 회로(Power Management IC, PMIC)에서의 실장 면적을 최소화하여 실장 공간 확보에 우수한 효과가 있다.
상기 복합체(130)의 길이(L) 대비 상기 그라운드 단자(153)의 상기 복합체(130)의 길이 방향 길이(b)의 비(b/L)가 0.05 미만일 경우에는 상기 그라운드 단자의 상기 복합체의 길이 방향 길이가 너무 짧아 기판에 실장시 전극 패드와 미접촉이 발생할 수 있다.
상기 복합체(130)의 길이(L) 대비 상기 그라운드 단자(153)의 상기 복합체(130)의 길이 방향 길이(b)의 비(b/L)가 0.30을 초과하는 경우에는 상기 그라운드 단자의 상기 복합체의 길이 방향 길이가 너무 길어 상기 출력 단자 또는 입력 단자와 쇼트가 발생할 수 있다.
도 8은 본 발명의 다른 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 8을 참조하면, 본 발명의 다른 실시형태에 따른 복합 전자 부품은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극이 적층된 세라믹 본체로 이루어진 커패시터(110')와 코일부를 포함하는 자성체 본체로 이루어진 인덕터(120')가 결합된 복합체(130'); 상기 복합체(130')의 제1 단면의 일부에 형성되며, 상기 인덕터(120')의 코일부와 연결되는 입력단자(151'); 상기 복합체(130')의 제2 단면의 일부에 형성되며, 상기 인덕터(120')의 코일부와 연결되는 제1 출력단자(152'a)와 상기 복합체(130')의 제2 측면에 형성되며, 상기 커패시터(110')의 제1 내부전극과 연결되는 제2 출력단자(152'b)를 포함하는 출력단자(152'); 및 상기 복합체(130')의 제1 측면에 형성되며, 상기 커패시터(110')의 제2 내부전극과 연결되는 그라운드 단자(153');를 포함하며, 상기 복합체(130')의 폭을 W, 상기 입력 단자(151')의 상기 복합체(130')의 폭 방향 폭을 c라 하면, 0.15≤c/W≤0.90을 만족하고, 상기 커패시터(110')와 상기 인덕터(120')는 상하로 결합되며, 상기 인덕터(120')와 상기 커패시터(110')의 사이에 자성체 시트층(121')이 삽입될 수 있다.
상기 복합체의 길이를 L 및 상기 그라운드 단자의 상기 복합체의 길이 방향 길이를 b라 하면, 0.05≤b/L≤0.30을 만족할 수 있다.
상기 자성체 시트층의 두께는 50 내지 300 μm일 수 있다.
상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성할 수 있다.
상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태일 수 있다.
상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태일 수 있다.
상기 인덕터는 파워 인덕터일 수 있다.
도 8을 참조하면, 상기 복합체(130')의 폭을 W, 상기 입력 단자(151')의 상기 복합체(130')의 폭 방향 폭을 c라 하면, 0.15≤c/W≤0.90을 만족할 수 있다.
상기 복합체(130')의 폭(W) 대비 상기 입력 단자(151')의 상기 복합체(130')의 폭 방향 폭(c)의 비(c/W)가 0.15≤c/W≤0.90을 만족하도록 조절함으로써 전력 관리 회로(Power Management IC, PMIC)에서의 실장 면적을 최소화하여 실장 공간 확보에 우수한 효과가 있다.
상기 복합체(130')의 폭(W) 대비 상기 입력 단자(151')의 상기 복합체(130')의 폭 방향 폭(c)의 비(c/W)가 0.15 미만일 경우에는 인덕터의 코일부가 외부로 노출되는 부분을 완전히 덮기 어려워 쇼트 불량이 생길 수 있으며, 기판에 실장시 전극 패드와 미접촉이 발생할 수 있다.
상기 복합체(130')의 폭(W) 대비 상기 입력 단자(151')의 상기 복합체(130')의 폭 방향 폭(c)의 비(c/W)가 0.90을 초과하는 경우에는 상기 입력 단자(151')의 상기 복합체(130')의 폭 방향 폭(c)이 너무 길어 실장 면적을 최소화할 수 없다.
그 외의 특징은 본 발명의 일 실시형태에 따른 복합 전자부품의 설명과 동일하므로 중복을 피하기 위해 여기서는 생략하도록 한다.
도 9는 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 9를 참조하면, 상기 구동 전원 공급 시스템은 배터리(300), 제1 전원 안정화부(400), 전력 관리부(500), 제2 전원 안정화부(600)를 포함할 수 있다.
상기 배터리(300)는 상기 전력 관리부(500)에 전원을 공급할 수 있다. 여기서, 상기 배터리(300)가 상기 전력 관리부(500)에 공급하는 전원을 제1 전원이라고 정의하기로 한다.
상기 제1 전원 안정화부(400)는 상기 제1 전원(V1)을 안정화시키고, 안정화된 제1 전원을 전력 관리부에 공급할 수 있다. 구체적으로, 상기 제1 전원 안정화부(400)는 배터리(300)와 전력 관리부(500)의 연결 단자 및 접지 사이에 형성된 커패시터(C1)를 포함할 수 있다. 상기 커패시터(C1)는 제1 전원에 포함된 리플(Ripple)을 감소시킬 수 있다.
또, 상기 커패시터(C1)는 전하를 충전할 수 있다. 그리고 상기 전력 관리부(500)가 순간적으로 큰 전류를 소비하는 경우, 상기 커패시터(C1)는 충전된 전하를 방전시켜 상기 전력 관리부(500)의 전압 변동을 억제할 수 있다.
상기 커패시터(C1)는 유전체층의 적층수가 300층 이상인 고용량 커패시터인 것이 바람직하다.
상기 전력 관리부(500)는 전자 기기에 들어오는 전력을 그 전자 기기에 맞게 변환시키고, 전력을 분배, 충전, 제어하는 역할을 한다. 따라서 상기 전력 관리부(500)는 일반적으로 DC/DC 컨버터를 구비할 수 있다.
또, 상기 전력 관리부(500)는 전력 관리 회로(Power Management Integrated Circuit, PMIC)로 구현될 수 있다.
상기 전력 관리부(500)는 상기 제1 전원(V1)을 제2 전원(V2)으로 변환할 수 있다. 상기 제2 전원(V2)은 전력 관리부(500)의 출력단과 연결되어 구동 전원을 공급받는 IC 등 액티브 소자가 요구하는 전원일 수 있다.
상기 제2 전원 안정화부(600)는 상기 제2 전원(V2)을 안정화시키고, 안정화된 제2 전원을 출력단(Vdd)으로 전달할 수 있다. 상기 출력단(Vdd)에는 상기 전력 관리부(500)로부터 구동 전원을 공급받는 IC 등 액티브 소자가 연결될 수 있다.
구체적으로, 상기 제2 전원 안정화부(600)는 전력 관리부(500)와 출력단(Vdd) 사이에 직렬로 연결된 인덕터(L1)를 포함할 수 있다. 또, 상기 제2 전원 안정화부(600)는 전력 관리부(500)와 출력단(Vdd)의 연결 단자 및 접지 사이에 형성된 커패시터(C2)를 포함할 수 있다.
상기 제2 전원 안정화부(600)는 상기 제2 전원(V2)에 포함된 노이즈를 감소시킬 수 있다.
또한, 상기 제2 전원 안정화부(600)는 출력단(Vdd)으로 안정적으로 전원을 공급해 줄 수 있다.
상기 인덕터(L1)는 대용량 전류에 적용될 수 있는 파워 인덕터인 것이 바람직하다.
상기 파워 인덕터는 직류 전류를 가했을 때 일반 인덕터보다 용량(Inductance) 변화가 적은 효율성 높은 인덕터를 의미할 수 있다. 즉, 파워 인덕터는 일반 인덕터의 기능에 DC 바이어스 특성(직류 전류 인가시 이에 따른 인덕턴스 변화)까지 포함한다고 볼 수 있다.
또, 상기 커패시터(C2)는 고용량 커패시터인 것이 바람직하다.
도 10은 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 10을 참조하면, 전력 관리부(500), 파워 인덕터(L1), 제2 커패시터(C2)의 배치 패턴을 확인할 수 있다.
일반적으로, 전력 관리부(500, PMIC)는 수 개에서 수십 개의 DC/DC 컨버터를 구비할 수 있다. 또, 상기 DC/DC 컨버터의 기능을 구현하기 위해서, 하나의 DC/DC 컨버터마다 파워 인덕터, 고용량 커패시터가 필요하다.
도 10을 참조하면, 전력 관리부(500)는 소정의 단자(N1, N2)를 구비할 수 있다. 상기 전력 관리부(500)는 배터리로부터 전원을 공급받고, DC/DC 컨버터를 이용하여 상기 전원을 변환할 수 있다. 또, 상기 전력 관리부(500)는 제1 단자(N1)를 통하여 변환된 전원을 공급할 수 있다. 상기 제2 단자(N2)는 접지 단자일 수 있다.
여기서, 제1 파워 인덕터(L1)와 제2 커패시터(C2)는 제1 단자(N1)로부터 전원을 공급받고, 이를 안정화시켜 제3 단자(N3)를 통하여 구동 전원을 공급하므로 제2 전원 안정화부의 기능을 수행할 수 있다.
도 10에 도시된 제4 내지 6 단자(N4 내지 N6)는 제1 내지 3 단자(N1 내지 N3)와 동일한 기능을 수행하므로, 구체적인 설명을 생략하기로 한다.
구동 전원 공급 시스템의 패턴 설계에 있어서 중요하게 고려되어야 할 점은, 전력 관리부, 파워 인덕터, 고용량 커패시터를 최대한 가깝게 배치해야 한다는 것이다. 또, 전원선의 배선을 짧고 두껍게 설계하는 것이 필요하다.
왜냐하면, 상기와 같은 요건이 충족되어야 부품 배치 면적을 감소시킬 수 있으며 노이즈 발생을 억제시킬 수 있기 때문이다.
전력 관리부(500)의 출력단 개수가 적은 경우, 파워 인덕터와 고용량 커패시터를 가깝게 배치하는데 큰 문제가 없다. 그러나 전력 관리부(500)의 여러 출력을 사용해야 하는 경우, 부품의 밀집도로 인하여 파워 인덕터와 고용량 커패시터의 배치가 정상적으로 이루어질 수 없다. 또, 전원의 우선 순위에 따라 파워 인덕터와 고용량 커패시터를 비최적화 상태로 배치해야 하는 상황이 발생할 수 있다.
예컨대, 파워 인덕터, 고용량 커패시터의 소자 사이즈가 크기 때문에 실제 소자 배치시에 전원선, 신호선이 불가피하게 길어지게 되는 상황이 발생할 수 있다.
파워 인덕터와 고용량 커패시터가 비최적화된 상태로 배치는 경우, 각 소자간 간격, 전원선이 길어지게 되고 이에 따라 노이즈가 발생할 수 있다. 상기 노이즈는 전원 공급 시스템에 나쁜 영향을 끼칠 수 있다.
도 11은 본 발명의 일 실시예에 의한 복합 전자부품의 회로도를 나타낸 도면이다.
도 11을 참조하면, 상기 복합 전자부품은 입력 단자부(A, 입력 단자), 전원 안정화부, 출력 단자부(B, 출력 단자), 접지 단자부(C, 그라운드 단자)를 포함할 수 있다.
상기 전원 안정화부는 파워 인덕터(L1), 제2 커패시터(C2)를 포함할 수 있다.
상기 복합 전자부품(700)은 앞에서 설명한 제2 전원 안정화부의 기능을 수행할 수 있는 소자이다.
상기 입력 단자부(A)는 상기 전력 관리부(500)에 의하여 변환된 전원을 공급받을 수 있다.
상기 전원 안정화부는 상기 입력 단자부(A)에서 공급받은 전원을 안정화시킬 수 있다.
상기 출력 단자부(B)는 안정화된 상기 전원을 출력단(Vdd)에 공급할 수 있다.
상기 접지 단자부(C)는 상기 전원 안정화부를 그라운드와 연결할 수 있다.
한편, 상기 전원 안정화부는 상기 입력 단자부(A)와 상기 출력 단자부(B) 사이에 연결된 파워 인덕터(L1), 상기 접지 단자부(C)와 상기 출력 단자부 사이에 연결된 제2 커패시터(C2)를 포함할 수 있다.
도 11을 참조하면, 상기 파워 인덕터(L1), 상기 제2 커패시터(C2)가 출력 단자부(B)를 공유함으로써, 파워 인덕터(L1)와 제2 커패시터(C2)의 간격이 줄어들 수 있다.
이와 같이, 상기 복합 전자부품은 전력 관리부(500)의 출력 전원단에 구비되는 파워 인덕터, 대용량 커패시터를 하나의 부품으로 구현한 것이다. 따라서 상기 복합 전자부품은 소자의 집적도가 향상된다.
도 12는 본 발명의 일 실시예에 의한 복합 전자부품을 적용한 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 12를 참조하면, 도 10에 도시된 제2 커패시터(C2), 파워 인덕터(L1)가 본 발명의 일 실시예에 의한 복합 전자부품으로 대체된 것을 확인할 수 있다.
앞에서 설명한 바와 같이, 상기 복합 전자부품은 제2 전원 안정부의 기능을 수행할 수 있다.
또, 제2 커패시터(C2), 파워 인덕터(L1)를 본 발명의 일 실시예에 의한 복합 전자부품으로 대체함으로써, 배선의 길이가 최소화될 수 있다. 또, 배치되는 소자의 개수가 감소됨으로써, 최적화된 소자 배치가 가능하다.
즉, 본 발명의 일 실시예에 의할 때, 전력 관리부, 파워 인덕터, 고용량 커패시터를 최대한 가깝게 배치할 수 있으며, 전원선의 배선을 짧고 두껍게 설계 가능하여, 노이즈를 저감하는 것이 가능하다.
한편, 전자 기기 제조 업체에서는, 소비자 요구를 만족시키기 위하여, 전자 기기에 구비되는 PCB 사이즈를 줄이기 위하여 노력하고 있다. 따라서 PCB에 실장되는 IC의 집적도를 높이는 것이 요구되고 있다. 본 발명의 일 실시예에 의한 복합 전자부품과 같이 복수 개의 소자를 하나의 복합 부품으로 구성함으로써 이러한 요구를 만족시켜줄 수 있다.
또, 본 발명의 일 실시예에 의할 때, 두 개의 부품(제2 커패시터, 파워 인덕터)을 하나의 복합 전자부품으로 구현함으로써, PCB 실장 면적을 감소시킬 수 있다. 본 실시예에 의하면, 기존의 배치 패턴 대비 약 10 ~ 30%의 실장 면적 감소 효과가 있다.
또, 본 발명의 일 실시예에 의할 때, 상기 전력 관리부(500)는 구동 전원을 공급받는 IC에 최단 배선에 의하여 전원을 공급할 수 있다.
또한, 본 발명의 일 실시형태에 따른 복합 전자부품은 인덕터와 커패시터의 사이에 자성체 시트층을 삽입하거나 커패시터에 인접한 인덕터의 커버층 두께를 두껍게 설계함으로써, 인덕터가 커패시터의 내부전극에 미치는 영향을 최소화하여 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 막을 수 있다.
또한, 본 발명의 일 실시형태에 따른 복합 전자부품은 인덕터와 커패시터의 사이에 자성체 시트층을 삽입하거나 커패시터에 인접한 인덕터의 커버층 두께를 두껍게 설계함으로써, 부품의 Q 특성 저하를 막을 수 있다.
적층 세라믹 커패시터의 실장 기판
도 13은 도 1a의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 13을 참조하면, 본 실시 형태에 따른 복합 전자부품(100)의 실장 기판(200)은 복합 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 형성된 3개 이상의 전극 패드(221, 222, 223)를 포함한다.
상기 전극 패드는 상기 복합 전자부품의 입력단자(151), 출력단자(152) 및 그라운드 단자(153)과 각각 연결되는 제1 내지 제3 전극 패드(221, 222, 223)로 이루어질 수 있다.
이때, 복합 전자부품(100)의 상기 입력단자(151), 출력단자(152) 및 그라운드 단자(153)는 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
또한, 상기 인쇄회로기판에 실장되는 복합 전자부품은 본 발명의 다른 실시형태에 따른 복합 전자부품일 수도 있으며, 중복 설명을 피하기 위하여 여기서는 생략하도록 한다.
아래 표 1은 인덕터와 커패시터가 상하로 결합된 복합 전자부품에 있어서 인덕터와 커패시터의 사이에 삽입된 자성체 시트층의 두께 및 주파수에 따른 Q 특성의 변화를 나타내는 표이다.
자성체 시트층 두께(μm)/ 주파수(Frequency) 1MHz 3MHz 6MHz 9MHz
0 25.1 22.6 16.9 16.7
50 26.6 23.2 17.2 16.8
100 31.3 24.6 18.4 17.0
200 36.4 27.3 19.0 17.1
300 36.5 27.4 19.0 17.1
상기 표 1을 참조하면, 상기 인덕터와 커패시터의 사이에 삽입된 자성체 시트층의 두께가 50 내지 300 μm인 경우가 자성체 시트층이 삽입되지 않은 경우에 비하여 Q 특성이 우수한 것을 알 수 있다.
특히, 저주파수 영역에서 상기 자성체 시트층이 삽입될 경우 Q 특성의 개선 효과가 보다 우수함을 알 수 있다.
도 14는 본 발명의 실시예 및 비교예에 따른 자기 공명 주파수(Self Resonant Frequency, SRF)의 변화를 나타내는 그래프이다.
도 14를 참조하면, 실시예 1은 두께가 100 μm인 자성체 시트층이 삽입된 경우이며, 실시예 2는 두께가 200 μm인 자성체 시트층이 삽입된 경우이며, 실시예 3은 두께가 300 μm인 자성체 시트층이 삽입된 경우이고, 비교예 1은 파워 인덕터를 단독으로 사용한 경우이며, 비교예 2는 자성체 시트층이 삽입되지 않은 복합 전자부품의 경우를 나타낸다.
상기 그래프를 참조하면, 자성체 시트층이 삽입된 실시예 1 내지 3의 경우에 자기 공명 주파수(Self Resonant Frequency, SRF)가 파워 인덕터를 단독으로 사용한 비교예 1과 거의 동일한 것을 알 수 있다.
반면, 자성체 시트층이 삽입되지 않은 비교예 2의 경우에는 자기 공명 주파수(Self Resonant Frequency, SRF)가 저주파 영역으로 이동하여, 인덕터의 사용 범위가 제한됨을 알 수 있다.
도 15는 본 발명의 실시예 및 비교예에 따른 Q 특성의 변화를 나타내는 그래프이다.
도 15를 참조하면, 실시예 1은 두께가 100 μm인 자성체 시트층이 삽입된 경우이며, 실시예 2는 두께가 200 μm인 자성체 시트층이 삽입된 경우이며, 실시예 3은 두께가 300 μm인 자성체 시트층이 삽입된 경우이고, 비교예 1은 파워 인덕터를 단독으로 사용한 경우이며, 비교예 2는 자성체 시트층이 삽입되지 않은 복합 전자부품의 경우를 나타낸다.
상기 그래프를 참조하면, 자성체 시트층이 삽입된 실시예 1 내지 3의 경우에 Q 특성이 파워 인덕터를 단독으로 사용한 비교예 1과 거의 동일한 것을 알 수 있다.
반면, 자성체 시트층이 삽입되지 않은 비교예 2의 경우에는 Q 특성이 자성체 시트층이 삽입된 실시예 1 내지 3 및 파워 인덕터를 단독으로 사용한 비교예 1에 비하여 저하됨을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 700 ; 복합 전자 부품 110 ; 커패시터
120 ; 인덕터 130 ; 복합체
11 ; 유전체층 21 ; 자성체층
31, 32 ; 내부전극 31a, 32a ; 리드
41 ; 도전 패턴 121 ; 자성체 시트층
122: 자성체 123: 기판
124: 코어
140: 코일부
151 ; 입력단자
152 ; 출력단자 152a ; 제1 출력단자
152b ; 제2 출력단자
153 ; 그라운드 단자
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더링 240 ; 비아
300 : 배터리
400 : 제1 전원 안정화부
500 : 전력 관리부
600 : 제2 전원 안정화부

Claims (16)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 복합체;
    상기 복합체 중 인덕터의 제1 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터의 코일부와 연결되는 입력단자;
    상기 복합체 중 인덕터의 제2 단면, 제1 및 제2 측면에 형성되며, 상기 인덕터의 코일부와 연결되는 제1 출력단자와 상기 복합체의 제2 측면에 형성되며, 상기 커패시터의 제1 내부전극과 연결되는 제2 출력단자를 포함하는 출력단자; 및
    상기 복합체의 제1 측면에 형성되며, 상기 커패시터의 제2 내부전극과 연결되는 그라운드 단자;를 포함하며, 상기 복합체의 길이를 L, 상기 입력 단자의 상기 복합체의 길이 방향 길이를 a라 하면, 0.05≤a/L≤0.30을 만족하고, 상기 커패시터와 상기 인덕터는 상하로 결합되며, 상기 인덕터와 상기 커패시터의 사이에 자성체 시트층이 삽입되고, 상기 자성체 시트층은 상기 입력단자와 제1 출력단자 및 자성체 본체 상에 배치되는 복합 전자부품.
  2. 제1항에 있어서,
    상기 그라운드 단자의 상기 복합체의 길이 방향 길이를 b라 하면, 0.05≤b/L≤0.30을 만족하는 복합 전자부품.
  3. 제1항에 있어서,
    상기 자성체 시트층의 두께는 50 내지 300 μm인 복합 전자부품.
  4. 제1항에 있어서,
    상기 자성체 시트층은 페라이트, 철(Fe)계 금속 분말, 니켈(Ni) 및 크롬(Cr)으로 구성된 군으로부터 선택된 하나 이상을 포함하는 복합 전자부품.
  5. 제1항에 있어서,
    상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성하는 복합 전자부품.
  6. 제1항에 있어서,
    상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태인 복합 전자부품.
  7. 제1항에 있어서,
    상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태인 복합 전자부품.
  8. 제1항에 있어서,
    상기 인덕터는 파워 인덕터인 복합 전자부품.
  9. 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 복합체;
    상기 복합체 중 인덕터의 제1 단면의 일부에 형성되며, 상기 인덕터의 코일부와 연결되는 입력단자;
    상기 복합체 중 인덕터의 제2 단면의 일부에 형성되며, 상기 인덕터의 코일부와 연결되는 제1 출력단자와 상기 복합체의 제2 측면에 형성되며, 상기 커패시터의 제1 내부전극과 연결되는 제2 출력단자를 포함하는 출력단자; 및
    상기 복합체의 제1 측면에 형성되며, 상기 커패시터의 제2 내부전극과 연결되는 그라운드 단자;를 포함하며, 상기 복합체의 폭을 W, 상기 입력 단자의 상기 복합체의 폭 방향 폭을 c라 하면, 0.15≤c/W≤0.90을 만족하고, 상기 커패시터와 상기 인덕터는 상하로 결합되며, 상기 인덕터와 상기 커패시터의 사이에 자성체 시트층이 삽입되고, 상기 자성체 시트층은 상기 입력단자와 제1 출력단자 및 자성체 본체 상에 배치되는 복합 전자부품.
  10. 제9항에 있어서,
    상기 복합체의 길이를 L 및 상기 그라운드 단자의 상기 복합체의 길이 방향 길이를 b라 하면, 0.05≤b/L≤0.30을 만족하는 복합 전자부품.
  11. 제9항에 있어서,
    상기 자성체 시트층의 두께는 50 내지 300 μm인 복합 전자부품.
  12. 제9항에 있어서,
    상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성하는 복합 전자부품.
  13. 제9항에 있어서,
    상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태인 복합 전자부품.
  14. 제9항에 있어서,
    상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태인 복합 전자부품.
  15. 제9항에 있어서,
    상기 인덕터는 파워 인덕터인 복합 전자부품.
  16. 상부에 3개 이상의 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 위에 설치된 상기 제1항 및 제9항 중 어느 한 항의 복합 전자부품; 및
    상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더링;을 포함하는 복합 전자부품의 실장 기판.
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