KR101659135B1 - 복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛 - Google Patents

복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛 Download PDF

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KR101659135B1
KR101659135B1 KR1020130167479A KR20130167479A KR101659135B1 KR 101659135 B1 KR101659135 B1 KR 101659135B1 KR 1020130167479 A KR1020130167479 A KR 1020130167479A KR 20130167479 A KR20130167479 A KR 20130167479A KR 101659135 B1 KR101659135 B1 KR 101659135B1
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Abstract

본 발명은 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 입력 단자를 포함하는 제1 전원 안정화부; 및 상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 입력 단자와 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 출력 단자를 포함하는 제2 전원 안정화부; 를 포함하며, 상기 제1 및 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하여, 상기 전원을 안정화시키며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛을 제공한다.

Description

복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛{Composite electronic component, board having the same mounted thereon and power smoothing unit comprising the same}
본 발명은 복수의 수동 소자를 구비한 복합 전자부품에 관한 것이다.
최근의 전자 기기는 경박단소화, 고성능화에 대한 요구에 의하여 전자 기기의 사이즈를 최소화하면서 다양한 기능을 구비하는 것이 요구되고 있다.
이러한 전자 기기는 다양한 서비스 요구 사항을 충족시키기 위하여 제한된 배터리 리소스의 효율적인 제어 및 관리 기능을 담당하는 전력 반도체 기반 PMIC를 구비하고 있다.
그러나 전자 기기에 다양한 기능이 구비됨에 따라 전력 관리 회로(Power Management Integrated Circuit, PMIC)에 구비되는 DC/DC 컨버터의 개수도 증가하고 있으며, 이에 더하여 PMIC의 전원 입력단, 전원 출력단에 구비되어야 하는 수동 소자의 개수도 증가하고 있다.
이 경우, 전자 기기의 부품 배치 면적이 증가할 수 밖에 없으므로, 전자 기기의 소형화에 제한이 될 수 있다.
또, PMIC와 그 주변 회로의 배선 패턴에 의하여 노이즈가 크게 발생할 수 있다.
한국공개특허 KR 2003-0014586
본 명세서는 구동 전원 공급 시스템에 있어서, 부품 실장 면적을 감소시킬 수 있는 복합 전자부품을 제공하고자 한다.
또, 본 명세서는 구동 전원 공급 시스템에 있어서, 노이즈 발생을 억제할 수 있는 복합 전자부품을 제공하고자 한다.
본 발명의 일 실시형태는 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 입력 단자를 포함하는 제1 전원 안정화부; 및 상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 입력 단자와 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 출력 단자를 포함하는 제2 전원 안정화부; 를 포함하며, 상기 제1 및 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하여, 상기 전원을 안정화시키며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자 부품을 제공한다.
상기 제2 전원 안정화부로 입력되는 입력 전력 대비 출력 전력의 비율(출력 전력/입력 전력)이 85% 이상일 수 있다.
상기 제2 전원 안정화부에서 입출력되는 전원의 주파수는 1 내지 30MHz일 수 있다.
상기 커패시터의 정전 용량은 1 내지 100 μF일 수 있다.
상기 인덕터의 인덕턴스는 0.01μH 내지 1.1 μH일 수 있다.
상기 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)은 55 % 내지 95 %일 수 있다.
상기 제1 및 제2 입력 단자는 상기 복합 전자부품의 일 단면의 일부에 형성될 수 있다.
상기 제2 전원 안정화부에 입출력되는 전원의 전류는 0.1 내지 10.0 A일 수 있다.
상기 복합 전자부품은 상기 제1 및 제2 전원 안정화부를 접지와 연결하는 접지 단자부를 포함할 수 있다.
본 발명의 다른 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 복합체; 상기 복합체의 제1 단면에 형성되며, 상기 인덕터의 도전 패턴과 연결되는 제1 입력단자와 상기 제1 입력단자와 이격되어 형성되되 상기 커패시터의 내부전극과 연결되는 제2 입력단자; 상기 복합체의 제2 단면에 형성되며, 상기 인덕터의 도전 패턴 및 커패시터의 내부전극과 연결되는 출력단자; 및 상기 복합체의 상하면, 제1 및 제2 측면 중 어느 하나 이상에 형성되며, 상기 커패시터의 내부전극과 연결되는 접지 단자;를 포함하며, 상기 인덕터와 상기 커패시터는 직렬 연결되는 복합 전자 부품을 제공한다.
상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성할 수 있다.
상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태일 수 있다.
상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태일 수 있다.
상기 복합체로 입력되는 입력 전력 대비 출력 전력의 비율(출력 전력/입력 전력)이 85% 이상일 수 있다.
상기 복합체에서 입출력되는 전원의 주파수는 1 내지 30MHz일 수 있다.
상기 커패시터의 정전 용량은 1 내지 100 μF일 수 있다.
상기 인덕터의 인덕턴스는 0.01μH 내지 1.1 μH일 수 있다.
상기 복합체 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합체 부피)은 55 % 내지 95 %일 수 있다.
상기 제1 및 제2 입력 단자는 상기 복합체의 제1 단면의 일부에 형성될 수 있다.
상기 복합체에 입출력되는 전원의 전류는 0.1 내지 10.0 A일 수 있다.
상기 내부전극은 상기 복합체의 제1 단면으로 노출된 리드를 가지는 제1 내부전극, 제1 및 제2 측면 중 어느 하나 이상으로 노출된 리드를 가지는 제2 내부전극 및 제2 단면으로 노출된 리드를 가지는 제3 내부전극을 포함할 수 있다.
상기 인덕터는 상기 커패시터 상부에 배치될 수 있다.
상기 세라믹 본체는 직렬 연결되는 제1 및 제2 커패시터부를 포함할 수 있다.
상기 커패시터는 상기 인덕터의 상부 및 하부에 배치될 수 있다.
상기 커패시터는 상기 인덕터의 양 측면에 배치될 수 있다.
본 발명의 다른 실시형태에 따르면, 휴대용 모바일 기기의 전원단에 사용되며, 공급받은 전원의 교류성분을 억제하며, 리플(Ripple)을 감소시키는 전원 안정화 전자부품에 있어서, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터가 일체로 결합한 전원 안정화부; 상기 전원 안정화부의 일 단면에 형성되며, 전력 관리부에 의하여 변환된 전원을 공급받는 입력 단자; 및 상기 전원 안정화부의 일 단면에 형성되며, 상기 전원 안정화부에서 안정화된 상기 전원을 공급하는 출력 단자;를 포함하며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 상부에 전극 패드를 갖는 인쇄회로기판; 상기 인쇄회로기판 위에 설치된 상기 복합 전자부품; 및 상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더링;을 포함하는 복합 전자부품의 실장기판을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 배터리; 상기 배터리에서 공급된 전원을 안정화하는 제1 전원 안정화부; 상기 제1 안정화부로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부; 및 상기 전력 관리부로부터 제공받은 전원을 안정화시키는 제2 전원 안정화부;를 포함하며, 상기 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하는 복합 전자부품이며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품을 포함하는 전원 안정화 유닛을 제공한다.
또한, 상기 전력 관리부는, 1차측 및 2차측이 서로 절연되는 트랜스포머; 상기 트랜스포머의 1차측에 위치하고, 상기 제1 안정화부로부터 제공받은 전원을 스위칭하는 스위치부; 상기 스위치부의 스위칭 동작을 제어하는 PWM IC; 및 상기 트랜스포머의 2차측에 위치하고, 상기 변환된 전원을 정류하는 정류부; 를 포함하는 전원 안정화 유닛을 제공한다.
본 명세서의 개시에 의하여, 구동 전원 공급 시스템에 있어서, 부품 실장 면적을 감소시킬 수 있는 복합 전자부품을 제공할 수 있다.
또, 본 명세서의 개시에 의하여, 구동 전원 공급 시스템에 있어서, 노이즈 발생을 억제할 수 있는 복합 전자부품을 제공할 수 있다.
도 1은 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 2a는 전력 관리부로부터 출력된 전원 전압의 파형을 나타낸 도면이다.
도 2b는 전력 관리부로부터 출력된 전원이 파워 인덕터를 거친 이후의 전류 파형을 나타낸 도면이다.
도 2c는 파워 인덕터를 거친 이후의 전원이 제2 커패시터를 거친 이후의 전압 파형을 나타낸 도면이다.
도 3은 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 의한 복합 전자부품의 회로도를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 의한 복합 전자부품을 포함하는 전원 안정화 유닛의 회로도를 보다 상세히 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 의한 복합 전자부품을 적용한 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 7은 본 발명의 일 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 8은 도 7의 복합 전자부품 중 제1 실시형태에 따른 A-A' 단면도이다.
도 9는 도 7의 복합 전자부품 중 제2 실시형태에 따른 A-A' 단면도이다.
도 10은 도 7의 복합 전자부품 중 제3 실시형태에 따른 A-A' 단면도이다.
도 11은 도 7의 복합 전자부품의 제1 실시형태에 따른 적층 모습을 분해하여 도시한 개략 사시도이다.
도 12는 도 7에 도시된 복합 전자부품 중 적층 세라믹 커패시터에 채용가능한 내부전극을 나타내는 평면도이다.
도 13은 도 7에 도시된 복합 전자부품의 등가회로도이다.
도 14는 본 발명의 다른 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 15는 본 발명의 또 다른 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 16은 도 7의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태에 따른 복합 전자부품은 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 입력 단자를 포함하는 제1 전원 안정화부; 및 상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 입력 단자와 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 출력 단자를 포함하는 제2 전원 안정화부; 를 포함하며, 상기 제1 및 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하여, 상기 전원을 안정화시키며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시킨다.
본 발명의 일 실시형태에 따른 복합 전자부품은 전력 관리부(Power Management IC, PMIC)와 접속되어 전원을 안정화시키는 복수 개의 인덕터 및 커패시터 중 일부인 인덕터와 2개의 커패시터를 하나의 부품으로 복합한 전자부품을 의미한다.
본 발명의 일 실시형태에 따르면, 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 전원 안정화부의 커패시터와 상기 전력 관리부(Power Management IC, PMIC)에 의하여 변환된 전원을 공급받아 안정화시키는 제2 전원 안정화부의 인덕터와 커패시터를 하나의 복합부품으로 형성하였으나 이에 제한되는 것은 아니며, 상기 전력 관리부에 접속되는 다수의 부품을 하나의 복합 형태로 구현할 수도 있다.
따라서, 상기 복합 전자부품은 상기 전력 관리부(Power Management IC, PMIC)에 접속되는 하나의 인덕터와 두 개의 커패시터를 하나로 복합화한 부품이지만, 복수 개의 인덕터 및 커패시터를 하나로 복합화한 어레이형 복합부품으로도 적용 가능하다.
상기 복합 전자부품은 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 입력 단자를 포함하는 제1 전원 안정화부와 상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 입력 단자와 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 출력 단자를 포함하는 제2 전원 안정화부 를 포함하며, 상기 제1 및 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 구비한다.
상술한 바와 같이 상기 복합 전자부품은 상기 전력 관리부(Power Management IC, PMIC)에 접속되는 파워용 부품으로서, 일반적인 고주파 필터용 인덕터와 커패시터를 복합한 부품과는 하기에 설명되는 바와 같이 소재 및 용량 등의 차이로 인해 설계 및 제조공정 등의 여러 측면에서 차이가 있다.
이하에서는 본 발명의 일 실시형태에 따른 상기 복합 전자부품에 대하여 보다 구체적으로 설명한다.
상기 제2 전원 안정화부로 입력되는 입력 전력 대비 출력 전력의 비율(출력 전력/입력 전력)이 85% 이상인 것을 특징으로 한다.
상기 제2 전원 안정화부는 상술한 바와 같이 전력 관리부에 의하여 전압이 변환된 전원을 공급받아 상기 전원을 안정화시키는 역할을 하며, 모바일 기기에서는 제한된 배터리 용량으로 더 긴 시간 동안 전원을 공급하기 위해서, 공급된 입력 전력 대비 출력 전력의 비율, 즉 전력 효율이 85% 이상으로 수행되어야 한다.
즉, 일반적인 고주파 필터용 인덕터와 커패시터를 복합한 부품과는 달리 후술하는 바와 같이 본 발명의 일 실시형태에 따른 복합 전자부품의 인덕터는 인덕턴스가 0.01μH 내지 1.1 μH 인 파워 인덕터이며, 커패시터는 정전 용량이 1 내지 100 μF인 고용량 부품으로서, 입출력되는 전력의 효율이 85% 이상을 구현할 수 있다.
상기 제2 전원 안정화부에서 입출력되는 전원의 주파수는 1 내지 30MHz의 범위인 것을 특징으로 한다.
상기 제2 전원 안정화부에서 입출력되는 전원의 스위칭 주파수는 낮을수록 고 전류용 고 인덕턴스 특성의 인덕터가 요구되며, 주파수가 높아질수록 고 전류용이며, 상대적으로 저 인덕턴스 특성의 인덕터가 요구된다.
상기 고주파수 대역에 사용되는 고 전류용이며, 상대적으로 저 인덕턴스 특성의 인덕터의 경우 인덕터 제품의 소형화에는 유리하나, 스위칭 저항에 의한 전력 손실로 인해 전력 효율이 떨어지는 문제가 발생된다.
따라서, 본 발명의 일 실시형태에 따르면 1 내지 30MHz 정도의 저주파 대역의 스위칭 주파수가 사용된다.
일반적인 고주파 필터용 인덕터와 커패시터를 복합한 부품은 신호선에 사용되는 부품으로서, 100MHz 혹은 1GHz 이상의 고주파 영역에서 사용되나, 본 발명의 일 실시형태에 따른 복합 전자부품은 전원선에 사용되는 부품으로서, 적용되는 주파수 대역이 1 내지 30MHz로서 저주파 영역에서 사용될 수 있다.
상기 커패시터는 반드시 이에 제한되는 것은 아니나, 예를 들어 1 내지 100 μF의 정전 용량을 가진다.
즉, 본 발명의 일 실시형태에 따른 복합 전자부품이 포함하는 커패시터는 공급받은 전원의 리플을 제거하기 위하여 1 내지 100 μF의 정전용량을 가지는 고용량 제품이다.
상기 인덕터는 반드시 이에 제한되는 것은 아니나, 예를 들어 0.01μH 내지 1.1 μH의 인덕턴스를 가진다.
휴대용 모바일 기기에서는 작고 가벼우며, 배터리의 사용 시간이 긴 것이 중요하다.
상기 중 작게 제작하는 기술적 관점에서 상기 인덕터를 소형화하기 위해서는 DC-DC에서 스위칭 손실 저항을 줄이는 것이 중요하다.
상기 DC-DC에서 스위칭 손실 저항을 낮추게 되면 효율이 개선되므로, 클럭 스피드(Clock Speed)를 올릴 수 있고, 상기 클럭 스피드(Clock Speed)가 올라가면 인덕터의 인덕턴스를 감소시킬 수 있으며, 인덕턴스가 감소하면 인덕터 내부의 코일의 권수를 줄일 수 있으므로 인덕터를 소형화할 수 있다.
즉, 본 발명의 일 실시형태에 따른 복합 전자부품이 포함하는 인덕터는 상기 전력 관리부에서 변환된 전원을 공급받아 상기 전원에 포함된 저주파 교류성분을 억제하는 역할을 하므로, 0.01μH 내지 1.1 μH 의 고 인덕턴스 제품이며, 특히 파워 인덕터 제품이다.
본 발명의 일 실시형태에 따르면, 상기 인덕터는 0.01μH 내지 1.1 μH의 고 인덕턴스 제품이면서도 소형화 제품으로서, 스위칭 주파수가 1 내지 30MHz의 저주파 영역에서 고효율 특성을 가지면서도 상기 커패시터와 결합이 가능하여 복합 전자부품을 구현할 수 있다.
상기 복합 전자부품에 있어서, 상기 인덕터의 인덕턴스가 0.01μH 미만일 경우에는 전원의 리플이 커져서 문제가 있을 수 있다.
한편, 휴대용 모바일 기기에서 사용되는 소형 인덕터의 경우 인덕턴스가 1.1 μH를 초과하는 경우에는 상기 인덕턴스를 구현하기 위해 코일의 권수가 증가하게 되면, 상대적으로 직류 저항(Rdc)이 높아지고, DC-bias 특성이 떨어져서 효율이 나빠지는 문제가 있을 수 있다.
따라서, 본 발명의 일 실시형태에 따른 복합 전자부품의 상기 인덕터의 인덕턴스는 0.01μH 이상 1.1 μH 이하인 것을 특징으로 한다.
한편, 본 발명의 일 실시형태에 따르면 상기 복합 전자부품이 포함하는 인덕터는 코일부와 자성체를 포함하는 자성체 본체를 포함하는 것을 특징으로 한다.
일반적인 고주파 필터용 인덕터와 커패시터의 복합부품의 경우 상기 인덕터는 유전체층 및 상기 유전체층 상에 형성된 도전 패턴을 포함하여 형성되며, 고 임피던스(Impedance) 구현을 목적으로 하나, 본 발명의 일 실시형태에 따른 복합 전자부품의 인덕터는 고 인덕턴스(Inductace)를 목적으로 하므로 코일부와 자성체를 포함하는 자성체 본체를 포함할 수 있다.
상기와 같이 본 발명의 일 실시형태에 따른 인덕터는 코일부 및 자성체로 이루어진 자성체 본체를 포함함으로써, 고 인덕턴스의 효과를 얻을 수 있다.
상기 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)은 55 % 내지 95 %인 것을 특징으로 한다.
상기 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)이 55 % 내지 95 %을 만족하도록 조절함으로 인해, 높은 DC-bias 특성, 낮은 직류 저항(Rdc) 및 리플(Ripple) 저감의 효과를 얻을 수 있다.
상기 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)이 55 % 미만일 경우에는 스위칭 주파수가 1 내지 30MHz의 저주파 대역에서 사용되는 인덕터가 요구되는 고 전류용 고 인덕턴스 특성, 즉 높은 DC Bias 특성과 낮은 Rdc 특성을 갖는 인덕터를 구현함에 있어 문제가 있을 수 있다.
상기 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)이 95 %를 초과하는 경우에는 커패시터의 용량 및 성능 저하로 리플 저감에 문제가 있을 수 있다.
상기 제1 및 제2 입력 단자는 상기 복합 전자부품의 일 단면의 일부에 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 입력 단자는 상기 복합 전자부품의 일 단면의 일부에 형성되어 인덕터의 자기 공진 주파수(Self Resonant Frequency, SRF)의 저하를 막을 수 있다.
본 발명의 일 실시형태와 같이 인덕터와 커패시터를 결합한 복합 전자부품에 있어서, 상기 제1 및 제2 입력 단자가 상기 복합 전자부품의 일 단면에 형성될 경우 상기 제1 및 제2 입력 단자와 상기 인덕터의 코일부, 상기 커패시터의 내부 전극 또는 상기 인덕터의 코일부와 상기 커패시터의 내부 전극 사이에 기생 커패시턴스(Capacitance)가 발생할 수 있다.
상기 기생 커패시턴스(Capacitance)로 인하여 상기 인덕터의 자기 공진 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동하는 문제가 발생할 수 있다.
상기와 같이 자기 공진 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동할 경우, 본 발명의 일 실시형태에서 사용할 수 있는 인덕터의 주파수 영역이 좁아지는 문제가 생길 수 있다.
즉, 자기 공진 주파수(Self Resonant Frequency, SRF) 이상의 고주파 영역에서는 인덕터의 기능이 발현되지 않으므로, 자기 공진 주파수(Self Resonant Frequency, SRF)가 저주파 쪽으로 이동할 경우, 사용할 수 있는 주파수 영역이 제한되는 문제가 있게 된다.
그러나, 본 발명의 일 실시형태에 따르면 상기 제1 및 제2 입력 단자는 상기 복합 전자부품의 일 단면의 일부에 형성되므로, 상기 제1 및 제2 입력 단자의 면적이 작아 인덕터의 코일부 및 커패시터의 내부 전극과의 사이에서 발생하는 기생 커패시턴스(Capacitance)의 발생을 최소화하여 자기 공진 주파수(Self Resonant Frequency, SRF)의 변화를 막을 수 있다.
상기 제2 전원 안정화부에 입출력되는 전원의 전류는 0.1 내지 10.0 A인 것을 특징으로 한다.
일반적인 고주파용 인덕터와 커패시터의 복합 부품과는 달리 본 발명의 일 실시형태에 따른 복합 전자부품은 저주파용으로서, 상기 제2 전원 안정화부에 입출력되는 전원의 전류는 0.1 내지 10.0 A인 것을 특징으로 하지만, 반드시 이에 제한되는 것은 아니다.
한편, 본 발명의 일 실시형태에 따르면 상기 복합 전자부품은 상기 인덕터와 상기 커패시터가 결합된 형태로서, 상기 인덕터와 커패시터의 결합면의 면적 정합도는 95% 이상인 것을 특징으로 한다.
상기 인덕터와 커패시터의 결합면의 면적 정합도는 각각의 부품의 결합면의 면적이 일치하는 경우를 100으로 할 경우, 면적이 일치하는 정도를 의미한다.
상기 인덕터와 커패시터의 결합면의 면적이 95% 이상 정합하기 때문에 상기 복합 전자부품을 기판에 실장시 불량률을 최소화할 수 있다.
구체적으로, 상기 복합 전자부품을 기판에 실장시 진공 설비에 의해 수행되며, 상기 인덕터와 커패시터의 결합면의 면적이 95% 이상 정합하도록 조절함으로써, 상기 복합 전자부품을 기판에 실장시 불량률을 최소화할 수 있다.
상기 인덕터와 커패시터의 결합면의 면적이 일치하는 정도가 95% 미만일 경우에는 상기 복합 전자부품을 기판에 실장시 진공이 상기 부품 전체에 고르게 적용되지 않을 수 있으며, 이 경우 복합 전자부품의 실장 불량, 실장시 쓰러짐 등의 문제가 생길 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 1을 참조하면, 상기 구동 전원 공급 시스템은 배터리(300), 제1 전원 안정화부(400), 전력 관리부(500), 제2 전원 안정화부(600)를 포함할 수 있다.
상기 배터리(300)는 상기 전력 관리부(500)에 전원을 공급할 수 있다. 여기서, 상기 배터리(300)가 상기 전력 관리부(500)에 공급하는 전원을 제1 전원이라고 정의하기로 한다.
상기 제1 전원 안정화부(400)는 상기 제1 전원(V1)을 안정화시키고, 안정화된 제1 전원을 전력 관리부에 공급할 수 있다. 구체적으로, 상기 제1 전원 안정화부(400)는 배터리(300)와 전력 관리부(500)의 연결 단자 및 접지 사이에 형성된 커패시터(C1)를 포함할 수 있다. 상기 커패시터(C1)는 제1 전원에 포함된 리플을 감소시킬 수 있다.
또, 상기 커패시터(C1)는 전하를 충전할 수 있다. 그리고 상기 전력 관리부(500)가 순간적으로 큰 전류를 소비하는 경우, 상기 커패시터(C1)는 충전된 전하를 방전시켜 상기 전력 관리부(500)의 전압 변동을 억제할 수 있다.
상기 커패시터(C1)는 유전체층의 적층수가 300층 이상인 고용량 커패시터인 것이 바람직하다.
상기 전력 관리부(500)는 전자 기기에 들어오는 전력을 그 전자 기기에 맞게 변환시키고, 전력을 분배, 충전, 제어하는 역할을 한다. 따라서 상기 전력 관리부(500)는 일반적으로 DC/DC 컨버터를 구비할 수 있다.
또, 상기 전력 관리부(500)는 전력 관리 회로(Power Management Integrated Circuit, PMIC)로 구현될 수 있다.
상기 전력 관리부(500)는 상기 제1 전원(V1)을 제2 전원(V2)으로 변환할 수 있다. 상기 제2 전원(V2)은 전력 관리부(500)의 출력단과 연결되어 구동 전원을 공급받는 IC 등 액티브 소자가 요구하는 전원일 수 있다.
상기 제2 전원 안정화부(600)는 상기 제2 전원(V2)을 안정화시키고, 안정화된 제2 전원을 출력단(Vdd)으로 전달할 수 있다. 상기 출력단(Vdd)에는 상기 전력 관리부(500)로부터 구동 전원을 공급받는 IC 등 액티브 소자가 연결될 수 있다.
구체적으로, 상기 제2 전원 안정화부(600)는 전력 관리부(500)와 출력단(Vdd) 사이에 직렬로 연결된 인덕터(L1)를 포함할 수 있다. 또, 상기 제2 전원 안정화부(600)는 전력 관리부(500)와 출력단(Vdd)의 연결 단자 및 접지 사이에 형성된 커패시터(C2)를 포함할 수 있다.
상기 제2 전원 안정화부(600)는 상기 제2 전원(V2)에 포함된 리플을 감소시킬 수 있다.
또, 상기 제2 전원 안정화부(600)는 출력단(Vdd)으로 안정적으로 전원을 공급해 줄 수 있다.
상기 인덕터(L1)는 대용량 전류에 적용될 수 있는 파워 인덕터인 것이 바람직하다.
상기 파워 인덕터는 직류 전류를 가했을 때 일반 인덕터보다 용량(Inductance) 변화가 적은 효율성 높은 인덕터를 의미할 수 있다. 즉, 파워 인덕터는 일반 인덕터의 기능에 DC 바이어스 특성(직류 전류 인가시 이에 따른 인덕턴스 변화)까지 포함한다고 볼 수 있다.
또, 상기 커패시터(C2)는 고용량 커패시터인 것이 바람직하다.
도 2a는 전력 관리부(500)로부터 출력된 전원 전압의 파형을 나타낸 도면이다.
도 2b는 전력 관리부(500)로부터 출력된 전원이 파워 인덕터(L1)를 거친 이후의 전류 파형을 나타낸 도면이다.
도 2c는 파워 인덕터(L1)를 거친 이후의 전원이 제2 커패시터(C2)를 거친 이후의 전압 파형을 나타낸 도면이다.
도 1 및 도 2a를 참조할 때, 전력 관리부(500)는 제1 전원 안정화부(400)를 거쳐 입력되는 제1 전압(V1)을 제2 전압(V2)으로 변환할 수 있다.
예를 들어, 제1 전원 안정화부(400)는 배터리(300)에 의해 인가되는 전압의 리플을 감소시켜, DC 제1 전압(V1)을 전력 관리부(500)로 공급할 수 있다.
상기 전력 관리부(500)는 상기 제1 전원 안정화부(400)를 거쳐 입력되는 DC 제1 전압(V1)을 공급받아 제2 전압(V2)으로 변환할 수 있다. 이때, 도 2a를 참조하면, 상기 제2 전압(V2)은 PWM 전압(AC 전압)일 수 있다. 이후, 상기 전력 관리부(500)는 상기 제2 전압(V2)을 전원 안정화부(600)로 제공할 수 있다.
제2 전원 안정화부(600)는, 코일부를 포함하는 자성체 본체로 이루어진 파워 인덕터(L1)와, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 제2 커패시터(C2)를 구비할 수 있다. 또한, 상기 제2 전원 안정화부(600)는 상기 전력 관리부(500)로부터 제공된 제2 전압(V2)의 교류 성분을 억제할 수 있으며, 리플을 감소시킬 수 있다.
즉, 상기 파워 인덕터(L1)는 상기 제2 전압(V2)의 교류 성분을 억제할 수 있으며, 상기 제2 커패시터(C2)는 상기 제2 전압(V2)의 리플을 감소시킬 수 있다.
도 2b를 참조하면, PWM 전압인 제2 전압(V2)은 상기 파워 인덕터(L1)를 거친 이후에 상기 교류 성분이 억제될 수 있다. 따라서, 도 2a에서 나타난 제2 전압(V2)의 파형은 도 2b의 형태로 변환될 수 있다.
도 2c를 참조하면, 파워 인덕터(L1)를 거친 이후의 제2 전압(V2)은 제2 커패시터(C2)를 거치면서 리플이 감소될 수 있다. 따라서, 도 2b에서 나타난 제2 전압(V2)의 전류 파형은 도 2c의 전압 형태로 변환될 수 있다. 이때, 상기 제2 전압(V2)의 리플을 보다 효과적으로 감소시키기 위해, 제2 커패시터(C2)의 정전 용량은 1 내지 100μF의 고용량 커패시터일 수 있다.
따라서, 본 발명에 따른 복합 전자부품은 제2 전압(V2)의 교류 성분을 억제하는 파워 인덕터(L1)와, 제2 전압(V2)의 리플을 감소시키는 제2 커패시터(C2)를 구비하는 제2 전원 안정화부(600)를 포함함으로써, 제2 전원 안정화부(600)로 입력되는 입력 전력 대비 출력 전력의 비율이 85%이상일 수 있다.
도 3은 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 3을 참조하면, 전력 관리부(500), 인덕터(L1), 제1 커패시터(C1), 제2 커패시터(C2)의 배치 패턴을 확인할 수 있다.
일반적으로, 전력 관리부(500, PMIC)는 수 개에서 수십 개의 DC/DC 컨버터를 구비할 수 있다. 또, 상기 DC/DC 컨버터의 기능을 구현하기 위해서, 하나의 DC/DC 컨버터마다 파워 인덕터, 고용량 커패시터가 필요하다.
도 3을 참조하면, 전력 관리부(500)는 소정의 단자(N1, N2, N3)를 구비할 수 있다. 상기 전력 관리부(500)는 제2 단자(N2)를 통하여 배터리로부터 전원을 공급받을 수 있다. 또, 상기 전력 관리부(500)는, 배터리로부터 공급된 전원을 변환하고, 제1 단자(N1)를 통하여 변환된 전원을 공급할 수 있다. 상기 제3 단자(N3)는 접지 단자일 수 있다.
여기서, 제1 커패시터(C1)는 배터리와 전력 관리부(500)의 연결 단자 및 접지 사이에 형성되어 제1 전원 안정화부의 기능을 수행할 수 있다.
또, 인덕터(L1)와 제2 커패시터(C2)는 제1 단자(N1)로부터 제2 전원을 공급받고, 이를 안정화시켜 제4 단자(N4)로 구동 전원을 공급하므로 제2 전원 안정화부의 기능을 수행할 수 있다.
도 3에 도시된 제5 내지 8단자(N5 내지 N8)는 제1 내지 4 단자(N1 내지 N4)와 동일한 기능을 수행하므로, 구체적인 설명을 생략하기로 한다.
구동 전원 공급 시스템의 패턴 설계에 있어서 중요하게 고려되어야 할 점은, 전력 관리부, 인덕터 소자, 커패시터 소자를 최대한 가깝게 배치해야 한다는 것이다. 또, 전원선의 배선을 짧고 두껍게 설계하는 것이 필요하다.
왜냐하면, 상기와 같은 요건이 충족되어야 부품 배치 면적을 감소시킬 수 있으며 노이즈 발생을 억제시킬 수 있기 때문이다.
전력 관리부(500)의 출력단 갯수가 적은 경우, 인덕터 소자와 커패시터 소자를 가깝게 배치하는데 큰 문제가 없다. 그러나 전원 관리부(500)의 여러 출력을 사용해야 하는 경우, 부품의 밀집도로 인하여 인덕터 소자와 커패시터 소자의 배치가 정상적으로 이루어질 수 없다. 또, 전원의 우선 순위에 따라 인덕터 소자와 커패시터 소자를 비최적화 상태로 배치해야 하는 상황이 발생할 수 있다.
예컨대, 파워 인덕터 소자, 고용량 커패시터 소자의 사이즈가 크기 때문에 실제 소자 배치시에 전원선, 신호선이 불가피하게 길어지게 되는 상황이 발생할 수 있다.
파워 인덕터와 고용량 커패시터가 비최적화 상태로 배치는 경우, 각 소자간 간격, 전원선이 길어지게 되고 이에 따라 노이즈가 발생할 수 있다. 상기 노이즈는 전원 공급 시스템에 나쁜 영향을 끼칠 수 있다.
도 4는 본 발명의 일 실시예에 의한 복합 전자부품의 회로도를 나타낸 도면이다.
도 4를 참조하면, 상기 복합 전자부품(700)은 제1 전원 안정화부, 제2 전원 안정화부를 포함할 수 있다.
상기 제1 전원 안정화부는 제1 커패시터(C1)를 포함할 수 있다.
상기 제2 전원 안정화부는 제1 파워 인덕터(L1), 제2 커패시터(C2)를 포함할 수 있다.
상기 복합 전자부품(700)은 앞에서 설명한 제1 전원 안정화부, 제2 전원 안정화부의 기능을 모두 수행할 수 있는 소자이다.
상기 복합 전자부품(700)은 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급할 수 있다. 이 때, 배터리로부터 제1 전원을 공급받는 단자(A)와 전력 관리부에 제1 전원을 공급하는 단자(A)는 동일한 단자일 수 있다. 즉, 제1 단자(A, 제1 입력 단자)는 상기 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 전력 관리부에 공급할 수 있다.
또, 상기 복합 전자부품(700)는 제2 단자(B, 제2 입력 단자)를 통하여 상기 전력 관리부에서 변환된 제2 전원을 공급받을 수 있다.
또, 상기 복합 전자부품(700)는 상기 제2 전원을 안정화시켜 구동 전원을 제3 단자(C, 출력 단자)에 전달할 수 있다.
도 4를 참조하면, 상기 제1 파워 인덕터(L1), 상기 제2 커패시터(C2)가 제3 단자를 공유함으로써, 제1 파워 인덕터(L1)와 제2 커패시터(C2)의 간격을 줄일 수 있다.
한편, 상기 복합 전자부품(700)은 상기 제1 커패시터(C1) 및 상기 제2 커패시터(C2)를 접지와 연결시킬 수 있는 제4 단자(D, 접지 단자)를 포함할 수 있다. 상기 제4 단자(D)는 하나의 단자로 구현될 수 있다.
이와 같이, 상기 복합 전자부품(700)는 전력 관리부(500)의 입력 전원단에 구비되는 대용량 커패시터와 전력 관리부(500)의 출력 전원단에 구비되는 파워 인덕터, 대용량 커패시터를 하나의 부품으로 구현한 것이다. 따라서 상기 복합 전자부품(700)은 소자의 집적도가 향상된다.
도 5는 본 발명의 일 실시예에 의한 복합 전자부품을 포함하는 전원 안정화 유닛의 회로도를 보다 상세히 나타낸 도면이다.
도 5를 참조하면, 본 발명에 따른 복합 전자부품을 포함하는 전원 안정화 유닛은 배터리(300), 상기 배터리(300)에서 공급된 전원을 안정화하는 제1 전원 안정화부(400), 상기 제1 안정화부(400)로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부(500) 및 상기 전력 관리부로(500)부터 제공받은 전원을 안정화시키는 제2 전원 안정화부(600)를 포함할 수 있다.
이때, 상기 전력 관리부(500)는, 1차측 및 2차측이 서로 절연되는 트랜스포머, 상기 트랜스포머의 1차측에 위치하고, 상기 제1 안정화부로부터 제공받은 전원을 스위칭하는 스위치부, 상기 스위치부의 스위칭 동작을 제어하는 PWM IC; 및 상기 트랜스포머의 2차측에 위치하고, 상기 변환된 전원을 정류하는 정류부를 포함할 수 있다.
즉, 상기 전력 관리부(500)는 제1 전원 안정화부(400)로부터 제공받은 전원, 예를 들어 제1 전압(V1)을 스위치부의 스위칭 동작을 통해 제2 전압(V2)으로 변환할 수 있다. 이때, 전력 관리부(500)의 구성 중 PWM IC는 제1 전압(V1)을 제2 전압(V2)으로 변환할 수 있도록, 상기 스위치부의 스위칭 동작을 제어할 수 있다.
이후, 제2 전압(V2)은 상기 정류부, 예를 들어 다이오드 소자(D1)를 통해 정류되어 제2 전원 안정화부(600)에 제공될 수 있다.
한편, 상기 제2 전원 안정화부(600)는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터(C2)와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터(L1)를 포함하는 복합 전자부품일 수 있다. 또한, 상기 인덕터(L1)는 공급받은 제2 전압(V2)의 교류성분을 억제하며, 상기 커패시터(C1)는 상기 공급받은 제2 전압(V2)의 리플을 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 의한 복합 전자부품을 적용한 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 6을 참조하면, 도 3에 도시된 제1 커패시터(C1), 제2 커패시터(C2), 제1 파워 인덕터(L1)가 본 발명의 일 실시예에 의한 복합 전자부품으로 대치된 것을 확인할 수 있다.
앞에서 설명한 바와 같이, 상기 복합 전자부품은 제1 전원 안정화부, 제2 전원 안정화부의 기능을 수행할 수 있다.
또, 제1 커패시터(C1), 제2 커패시터(C2), 제1 파워 인덕터(L1)를 본 발명의 일 실시예에 의한 복합 전자부품으로 대치함으로써, 배선의 길이가 최소화될 수 있다. 또, 배치되는 소자의 갯수가 감소됨으로써, 최적화된 소자 배치가 가능하다.
즉, 본 발명의 일 실시예에 의할 때, 전력 관리부, 파워 인덕터, 고용량 커패시터를 최대한 가깝게 배치할 수 있으며, 전원선의 배선을 짧고 두껍게 설계 가능하여, 노이즈를 저감하는 것이 가능하다.
한편, 전자 기기 제조 업체에서는, 소비자 요구를 만족시키기 위하여, 전자 기기에 구비되는 PCB 사이즈를 줄이기 위하여 노력하고 있다. 따라서 PCB에 실장되는 IC의 집적도를 높이는 것이 요구되고 있다. 본 발명의 일 실시예에 의한 복합 전자부품와 같이 복수 개의 소자를 하나의 복합 전자부품으로 구성함으로써 이러한 요구를 만족시켜줄 수 있다.
또, 본 발명의 일 실시예에 의할 때, 세 개의 부품(제1 커패시터, 제2 커패시터, 파워 인덕터)을 하나의 복합 전자부품으로 구현함으로써, PCB 실장 면적을 감소시킬 수 있다. 본 실시예에 의하면, 기존의 배치 패턴 대비 약 30 ~ 50%의 실장 면적 감소 효과가 있다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
도 7은 본 발명의 일 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 8은 도 7의 복합 전자부품 중 제1 실시형태에 따른 A-A' 단면도이다.
도 9는 도 7의 복합 전자부품 중 제2 실시형태에 따른 A-A' 단면도이다.
도 10은 도 7의 복합 전자부품 중 제3 실시형태에 따른 A-A' 단면도이다.
도 11은 도 7의 복합 전자부품의 제1 실시형태에 따른 적층 모습을 분해하여 도시한 개략 사시도이다.
도 12는 도 7에 도시된 복합 전자부품 중 적층 세라믹 커패시터에 채용가능한 내부전극을 나타내는 평면도이다.
도 7 내지 도 12를 참조하면, 본 발명의 일 실시형태에 따른 복합 전자 부품(1)은 복수의 유전체층(11)과 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되는 내부전극(31, 32, 33)이 적층된 세라믹 본체로 이루어진 커패시터(10)와 코일부(40)를 포함하는 자성체 본체로 이루어진 인덕터(20)가 결합된 복합체(30)를 포함할 수 있다.
본 실시형태에서, 상기 복합체(30)는 서로 대향하는 제1 주면 및 제 2주면과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면, 제2 측면, 제1 단면 및 제2 단면을 가질 수 있다.
상기 복합체(30)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 복합체(30)는 상기 커패시터(10)와 인덕터(20)가 결합되어 형성될 수 있으며, 상기 복합체(30)의 형성 방법은 특별히 제한되지 않는다.
예를 들면, 상기 복합체(30)의 형성은 별도로 제작된 상기 커패시터(10)와 인덕터(20)를 도전성 접착제 혹은 수지 등으로 결합시킬 수도 있으며, 상기 커패시터(10)를 구성하는 세라믹 본체와 인덕터(20)를 구성하는 자성체 본체를 순차적으로 적층하여 형성할 수도 있으며, 특별히 제한되지 않는다.
한편, 본 발명의 일 실시형태에 따르면 상기 인덕터(20)는 상기 커패시터(10) 상부에 배치될 수 있으며, 다만 이에 한정되는 것은 아니며 배치되는 형태는 다양할 수 있다.
이하에서는 상기 복합체(30)를 구성하는 커패시터(10)와 인덕터(20)에 대하여 구체적으로 설명하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 인덕터(20)를 구성하는 자성체 본체는 코일부(40)를 포함할 수 있다.
상기 인덕터(20)는 특별히 제한되지 않으며, 예를 들어 적층형 인덕터, 박막형 인덕터 또는 권선형 인덕터일 수 있으며, 그 외 레이저 헬릭싱(Laser Helixing) 타입 등도 이용될 수 있다.
상기 적층형 인덕터는 얇은 페라이트 또는 글라스 세라믹 시트에 전극을 후막 인쇄하고 비아 홀을 통하여 여러 층의 코일 패턴이 인쇄된 시트를 적층, 내부 도선을 연결하는 방식으로 제조되는 인덕터를 의미한다.
상기 박막형 인덕터는 세라믹 기판 위에 코일 도선을 박막 스퍼터링이나 도금으로 형성시키고 페라이트 재료로 충진하여 제조되는 인덕터를 의미한다.
상기 권선형 인덕터는 코어에 선재(코일 도선)를 권취하여 제조되는 인덕터를 의미한다.
상기 레이저 헬릭싱(Laser Helixing) 타입 인덕터는 세라믹 보빈에 전극층을 스퍼터링 하거나 도금하여 형성시킨 후 레이저 헬릭싱(Laser Helixing)에 의하여 코일 모양을 형성시켜 외부 보호막 수지와 단자 처리한 인덕터를 의미한다.
도 8을 참조하면, 본 발명의 제1 실시형태에 따른 복합 전자부품에 있어서 상기 인덕터(20)는 적층형 인덕터일 수 있다.
구체적으로, 상기 자성체 본체는 도전 패턴(41)이 형성된 다수의 자성체층(21)이 적층된 형태이며, 상기 도전 패턴(41)이 상기 코일부(40)를 구성할 수 있다.
도 9를 참조하면, 본 발명의 제2 실시형태에 따른 복합 전자부품에 있어서 상기 인덕터(20)는 박막형 인덕터일 수 있다.
구체적으로, 상기 인덕터(20)는 상기 자성체 본체가 절연기판(23) 및 상기 절연 기판(23)의 적어도 일면에 형성된 코일을 포함하는 박막 형태일 수 있다.
상기 자성체 본체는 상기 코일이 적어도 일면에 형성된 절연기판(23) 상하부에 자성체(22)를 충진하여 형성될 수 있다.
도 10을 참조하면, 본 발명의 제3 실시형태에 따른 복합 전자부품에 있어서 상기 인덕터(20)는 권선형 인덕터일 수 있다.
구체적으로, 상기 인덕터(20)에서 상기 자성체 본체는 코어(24) 및 상기 코어(24)에 권취된 권선 코일을 포함하는 형태일 수 있다.
상기 자성체층(21) 및 자성체(122)는 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면 상기 인덕터(120)는 대용량 전류에 적용될 수 있는 파워 인덕터일 수 있다.
상기 파워 인덕터는 직류 전류를 가했을 때 일반 인덕터보다 용량(Inductance) 변화가 적은 효율성 높은 인덕터를 의미할 수 있다. 즉, 파워 인덕터는 일반 인덕터의 기능에 DC 바이어스 특성(직류 전류 인가시 이에 따른 인덕턴스 변화)까지 포함한다고 볼 수 있다.
즉, 본 발명의 일 실시형태에 따른 복합 전자부품은 전력 관리 회로(Power Management IC, PMIC)에서 사용되는 것으로서 일반적인 인덕터가 아닌 직류 전류를 가했을 때 용량(Inductance) 변화가 적은 효율성 높은 인덕터인 파워 인덕터를 포함할 수 있다.
이하에서는 복합 전자부품에 있어서 상기 제1 내지 제3 실시형태 중 제1 실시형태인 상기 인덕터(20)가 적층형 인덕터인 경우에 대하여 보다 자세히 설명하도록 한다.
상기 자성체 본체는 자성체 그린시트(21b~21j) 상에 도전 패턴(41)을 인쇄하고, 상기 도전 패턴(41)이 형성된 다수의 자성체 그린시트(21b~21j)를 적층한 후, 추가로 상부 및 하부에 자성체 그린시트(21a, 21k)를 적층하고 소결하여 제조될 수 있다.
상기 자성체는 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용하며, 이에 제한되는 것은 아니다.
도 11을 참조하면, 자성체 그린 시트(21b~21j) 상에 도전 패턴(41)을 인쇄하고 건조한 후, 상부 및 하부에 자성체 그린 시트(21a, 21k)를 적층하여 자성체 본체를 형성할 수 있다.
상기 자성체 본체 내의 상기 도전 패턴(41)은 적층 방향으로 코일 패턴을 형성하도록 다수(41a~41f)가 적층될 수 있다.
상기 도전 패턴(41)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다.
상기 도전 패턴(41)은 길이 방향 양 단부에 형성되는 제1 입력단자 및 출력단자(51, 53)에 전기적으로 연결될 수 있다.
상기 도전 패턴(41)은 상기 제1 입력단자(51) 및 출력 단자(53)와 전기적으로 접속되는 리드를 구비할 수 있다.
상기 도전 패턴(41) 중 하나의 도전 패턴(41a)은 자성체 층(21)을 사이에 두고 배치되는 다른 하나의 도전 패턴(41b)과 자성체(21b)에 형성되는 비아 전극으로 전기적으로 연결될 수 있으며, 적층 방향으로 코일 패턴을 형성할 수 있다.
본 발명의 일 실시형태에서 상기 코일 패턴은 특별히 한정되지 않으며, 인덕터의 용량에 맞추어 설계될 수 있음은 물론이다.
즉, 상기 복합체의 제2 단면으로 노출되는 리드를 가지는 제1 도전 패턴(41a)과 제1 단면으로 노출되는 리드를 가지는 제6 도전 패턴(41f) 사이에 제2 내지 제5 도전패턴(41b~41e)이 코일 형태를 이루며, 적층될 수 있으며, 각 도전 패턴은 상술한 바와 같이 각 자성체에 형성되는 비아 전극에 의해 서로 연결될 수 있다.
도 11에서는 상기 제2 내지 제5 도전패턴(41b~41e)이 각각 2개씩 반복되는 것으로 도시하고 있으나, 이에 제한되는 것은 아니며, 본 발명의 목적에 따라 그 수는 제한이 없다.
한편, 상기 커패시터(10)를 구성하는 상기 세라믹 본체는 복수의 유전체층(11a~11e)이 적층됨으로써 형성되며, 상기 세라믹 본체의 내에는 복수의 내부 전극들(31, 32, 33: 순차적으로 제1 내지 제3 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 유전체층(11)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 상기 내부전극은 상기 복합체(30)의 제1 단면으로 노출된 리드(31a)를 가지는 제1 내부전극(31), 제1 및 제2 측면 중 어느 하나 이상으로 노출된 리드(32a, 32b)를 가지는 제2 내부전극(32) 및 제2 단면으로 노출된 리드(33a)를 가지는 제3 내부전극(33)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
구체적으로 상기 커패시터(10)를 구성하는 상기 세라믹 본체는 복수의 유전체층(11a~11e)을 적층하여 형성할 수 있다.
상기 복수의 유전체층(11a~11e) 중 일부의 유전체층(11b~11d) 상에는 제1 내지 제3 내부전극(31, 32, 33)이 형성되어 적층될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내지 제3 내부전극(31, 32, 33)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층(11)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 제1 내지 제3 내부 전극(31, 32, 33)을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체는 직렬 연결되는 제1 및 제2 커패시터부(C1, C2)를 포함할 수 있다.
상기 제1 커패시터부(C1)는 상기 복합체(30)의 제1 단면으로 노출된 리드(31a)를 가지는 제1 내부전극(31)과 제1 및 제2 측면 중 어느 하나 이상으로 노출된 리드(32a, 32b)를 가지는 제2 내부전극(32)에 의하여 형성될 수 있다.
또한, 상기 제2 커패시터부(C2)는 상기 복합체(30)의 제1 및 제2 측면 중 어느 하나 이상으로 노출된 리드(32a, 32b)를 가지는 제2 내부전극(32)과 제2 단면으로 노출된 리드(33a)를 가지는 제3 내부전극(33)에 의하여 형성될 수 있다.
도 12에서는 상기 제1 내지 제3 내부전극(31, 32, 33)의 패턴 형상을 도시하고 있으나, 이에 제한되는 것은 아니며 다양한 변형이 가능하다.
상기 제1 커패시터부(C1)와 상기 제2 커패시터부(C2)는 상기 복합체(30) 내에서 직렬 연결될 수 있다.
상기 제1 커패시터부(C1)는 배터리 전원에서 공급되는 전압을 조절하는 기능을 수행할 수 있으며, 상기 제2 커패시터부(C2)는 전력 관리 회로(Power Management IC, PMIC)에서 공급되는 전압을 조절하는 역할을 수행할 수 있다.
본 발명의 일 실시형태에 따른 복합 전자 부품(1)은 상기 복합체(30)의 제1 단면에 형성되며, 상기 인덕터(20)의 코일부(40)와 연결되는 제1 입력단자(51)와 상기 제1 입력단자(51)와 일정 거리 이격되어 형성되되 상기 커패시터(10)의 내부전극(31)과 연결되는 제2 입력단자(52); 상기 복합체(30)의 제2 단면에 형성되며, 상기 인덕터(20)의 코일부(40) 및 커패시터(10)의 내부전극(31)과 연결되는 출력단자(53); 및 상기 복합체(30)의 상하면, 제1 및 제2 측면 중 어느 하나 이상에 형성되며, 상기 커패시터(10)의 내부전극(31)과 연결되는 접지 단자(54);를 포함할 수 있다.
상기 제1 입력 단자(51)와 상기 출력 단자(53)가 상기 인덕터(20)의 코일부(40)와 연결되어, 상기 복합 전자 부품 내에서 인덕터의 역할을 수행한다.
또한, 상기 제2 입력 단자(52)와 상기 출력 단자(53)가 상기 커패시터(10)의 내부전극과 연결되고, 상기 커패시터(10)의 내부전극(31)이 상기 접지 단자(54)와 연결되어 상기 복합 전자 부품 내에서 커패시터의 역할을 수행한다.
상기 제1, 제2 입력 단자(51, 52), 출력 단자(53) 및 접지 단자(54)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성된다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1, 제2 입력 단자(51, 52), 출력 단자(53) 및 접지 단자(54)를 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
도 13은 도 7에 도시된 복합 전자부품의 등가회로도이다.
도 13을 참조하면, 상기의 제1, 제2 입력 단자, 출력 단자 및 접지 단자의 각 부품과의 연결로 상기 인덕터(20)와 상기 커패시터(10)는 직렬 연결될 수 있다.
또한, 상술한 바와 같이 상기 제1 커패시터부(C1)와 상기 제2 커패시터부(C2)는 상기 복합체(30) 내에서 직렬 연결될 수 있다.
본 발명의 일 실시형태에 따른 복합 전자 부품은 종래와 달리 상기 인덕터(20)와 커패시터(10)가 결합되어 있어, 인덕터(20)와 커패시터(10)의 거리를 최단 거리로 설계할 수 있으며, 이로 인하여 노이즈 저감에 효과가 있다.
또한, 상기 인덕터(20)와 커패시터(10)가 결합되어 있어, 전력 관리 회로(Power Management IC, PMIC)에서의 실장 면적을 최소화하여 실장 공간 확보에 우수한 효과가 있다.
또한, 실장시의 비용을 감소할 수 있는 효과도 있다.
상기 복합체로 입력되는 입력 전력 대비 출력 전력의 비율(출력 전력/입력 전력)이 85% 이상일 수 있다.
상기 복합체에서 입출력되는 전원의 주파수는 1 내지 30MHz일 수 있다.
상기 커패시터의 정전 용량은 1 내지 100 μF일 수 있다.
상기 인덕터의 인덕턴스는 0.01μH 내지 1.1 μH일 수 있다.
상기 복합체 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합체 부피)은 55 % 내지 95 %일 수 있다.
상기 제1 및 제2 입력 단자는 상기 복합체의 제1 단면의 일부에 형성될 수 있다.
상기 복합체에 입출력되는 전원의 전류는 0.1 내지 10.0 A일 수 있다.
도 14는 본 발명의 다른 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 14를 참조하면, 본 발명의 다른 실시형태에 따른 복합 전자 부품(100)은 육면체 형상의 복합체(130)를 포함하며, 상기 복합체(130)는 커패시터(110)와 인덕터(120)가 결합되어 형성될 수 있으며, 상기 커패시터(110)는 상기 인덕터(120)의 상부 및 하부에 배치될 수 있다.
상기 본 발명의 다른 실시형태에 따른 복합 전자 부품(100)은 상기 커패시터(110)가 상기 인덕터(120)의 상부 및 하부에 배치되는 것을 제외하고는 상술한 본 발명의 일 실시형태에 따른 복합 전자 부품(1)의 특징과 동일하므로, 여기서는 생략하도록 한다.
도 15는 본 발명의 또 다른 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 15를 참조하면, 본 발명의 다른 실시형태에 따른 복합 전자 부품(200)은 육면체 형상의 복합체(230)를 포함하며, 상기 복합체(230)는 커패시터(210)와 인덕터(220)가 결합되어 형성될 수 있으며, 상기 커패시터(210)는 상기 인덕터(220)의 양 측면에 배치될 수 있다.
상기 본 발명의 다른 실시형태에 따른 복합 전자 부품(200)은 상기 커패시터(210)가 상기 인덕터(220)의 양 측면에 배치되는 것을 제외하고는 상술한 본 발명의 일 실시형태에 따른 복합 전자 부품(1)의 특징과 동일하므로, 여기서는 생략하도록 한다.
한편, 본 발명의 다른 실시형태에 따른 복합 전자부품은 휴대용 모바일 기기의 전원단에 사용되며, 공급받은 전원의 교류성분을 억제하며, 리플(Ripple)을 감소시키는 전원 안정화 전자부품에 있어서, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 일체로 결합한 전원 안정화부; 상기 전원 안정화부의 일 단면에 형성되며, 전력 관리부에 의하여 변환된 전원을 공급받는 입력 단자; 및 상기 전원 안정화부의 일 단면에 형성되며, 상기 전원 안정화부에서 안정화된 상기 전원을 공급하는 출력 단자;를 포함하며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시킬 수 있다.
아래의 표 1은 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)에 따른 DC-bias 특성, 직류 저항(Rdc) 및 리플(Ripple) 감소 특성 판정 결과를 나타내고 있다.
본 테스트는 0.47 μH의 인덕턴스를 갖는 인덕터와 22 μF의 용량을 갖는 커패시터를 결합한 복합 전자부품에 대하여 수행되었으며, 상기 복합 전자부품 전체 부피 대비 상기 인덕터의 자성체 부피의 비율을 변화시키면서 수행되었다.
상기 0.47 μH의 인덕턴스를 갖는 인덕터와 22 μF의 용량을 갖는 커패시터는 모바일 기기에서 사용되는 가장 낮은 인덕턴스를 갖는 인덕터와 가장 높은 용량을 갖는 커패시터를 의미한다.
즉, 상기 테스트는 상기 복합 전자부품에 있어서, 가장 가혹한 조건에서 수행되었으며, 인덕턴스를 최소화하고 커패시터의 용량을 최대로 하더라도 상기의 조건을 초과할 수는 없다.
상기 DC-bias 특성은 일정 전류 이상이 인덕터에 인가될 경우 전체 인덕턴스가 설계값의 70%가 되는 수준으로서, 그 이하로 떨어질 경우 불량으로 판정하였다.
즉, 본 실시예에서는 0.47 μH의 인덕턴스를 갖는 인덕터가 사용되었으므로, 이 값의 70%인 0.329 μH이하인 경우는 불량으로 판정하였다.
상기 직류 저항(Rdc)은 50mΩ 이상이 되면 효율이 85% 이하가 되어, 효율 저하로 인해 모바일 기기에서 사용하기 어려우므로, 직류 저항(Rdc)이 50mΩ 이상인 경우를 불량으로 판정하였다.
상기 리플(Ripple) 감소 특성은 Vp-p(peak to peak) 측정 결과에 따라 판정하였으며, Vp-p가 기준 전압 대비 10% 이상인 경우를 불량으로 판정하였다.
샘플 자성체 부피비
(%)		 DC-Bias 특성
(3A 인가)
(μH)		 Rdc
(mΩ)		 리플(Ripple) 판정
*1 45 0.19 55 ○
*2 50 0.25 50 ○
3 55 0.33 44 ○
4 60 0.37 42 ○
5 65 0.43 40 ○
6 70 0.47 38 ○
7 80 0.48 35 ○
8 90 0.49 33 ○
9 95 0.49 32 ○
*10 96 0.49 32 ×
* : 비교예
상기 표 1을 참조하면, 샘플 1 및 2는 복합 전자부품 전체 부피 대비 자성체의 부피비(자성체의 부피/복합 전자부품 부피)가 55% 미만인 경우로서, 0.47 μH의 70%인 0.329 μH 이하인 경우로서, DC-bias 특성이 불량이고, 직류 저항(Rdc)이 50mΩ 이상으로서, 불량임을 알 수 있다.
또한, 샘플 10의 경우에는 복합 전자부품 전체 부피 대비 자성체의 부피비(자성체의 부피/복합 전자부품 부피)가 95%를 초과하는 경우로서, 리플(Ripple) 감소 특성이 불량함을 알 수 있다.
반면, 복합 전자부품 전체 부피 대비 자성체의 부피비(자성체의 부피/복합 전자부품 부피)가 본 발명의 수치 범위인 55% 내지 95%를 만족하는 샘플 3 내지 9의 경우에는 DC-bias 특성, 직류 저항(Rdc) 및 리플(Ripple) 감소 특성이 모두 우수함을 알 수 있다.
복합 전자부품의 실장 기판
도 16은 도 7의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 16을 참조하면, 본 실시 형태에 따른 복합 전자부품(1)의 실장 기판(200)은 복합 전자부품(1)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 형성된 4개 이상의 전극 패드(221, 221', 222, 223)를 포함한다.
상기 전극 패드는 상기 복합 전자부품의 제1 입력단자(51), 제2 입력단자(52), 출력단자(53) 및 그라운드 단자(54)과 각각 연결되는 제1 내지 제4 전극 패드(221, 221', 222, 223)로 이루어진다.
이때, 복합 전자부품(1)의 상기 제1 입력단자(51), 제2 입력단자(52), 출력단자(53) 및 그라운드 단자(54)는 각각 제1 내지 제4 전극 패드(221, 221', 222, 223) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
전원 안정화 유닛
본 발명의 또 다른 실시형태에 따른 복합 전자부품을 포함하는 전원 안정화 유닛은 배터리; 상기 배터리에서 공급된 전원을 안정화하는 제1 전원 안정화부; 상기 제1 안정화부에서 변환된 전원이 공급되며, 복수개의 DC/DC 컨버터와 스위칭 소자를 구비한 전원 관리부; 및 상기 전원 관리부에서 변환된 전원을 공급받아 전원을 안정화시키는 제2 전원 안정화부;를 포함하며, 상기 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하는 복합 전자부품이며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시킬 수 있다.
상기 특징 외에는 상술한 본 발명의 일 실시형태에 따른 복합 전자 부품의 특징과 동일하므로, 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100, 200: 복합 전자 부품 10, 110, 210: 커패시터
20, 120, 220: 인덕터 30, 130, 230: 복합체
11: 유전체층 21: 자성체층
22 ; 자성체 23 ; 기판
24 ; 코어
31, 32, 33: 내부전극
31a, 32a, 32b, 33a: 리드
40 ; 코일부
41: 도전 패턴
51, 52, 151, 152, 251, 252: 제1, 제2 입력단자
53, 153, 253: 출력단자 54, 154, 254: 접지 단자
300 : 배터리
400 : 제1 전원 안정화부
500 : 전력 관리부
600 : 제2 전원 안정화부
700 : 복합 전자부품

Claims (29)

  1. 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 입력 단자를 포함하는 제1 전원 안정화부; 및
    상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 입력 단자와 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 출력 단자를 포함하는 제2 전원 안정화부;
    를 포함하며, 상기 제1 및 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어지되, 제1 커패시터부와 제2 커패시터부로 구성된 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하여, 상기 전원을 안정화시키며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키되, 상기 제1 전원 안정화부의 제1 커패시터부 및 제2 전원 안정화부의 제2 커패시터부를 접지와 공통으로 연결하는 접지 단자를 포함하는 복합 전자 부품.
  2. 제1 항에 있어서,
    상기 제2 전원 안정화부로 입력되는 입력 전력 대비 출력 전력의 비율(출력 전력/입력 전력)이 85% 이상인 복합 전자부품.
  3. 제1 항에 있어서,
    상기 제2 전원 안정화부에서 입출력되는 전원의 주파수는 1 내지 30MHz인 복합 전자부품.
  4. 제1 항에 있어서,
    상기 커패시터의 정전 용량은 1 내지 100 μF인 복합 전자부품.
  5. 제1 항에 있어서,
    상기 인덕터의 인덕턴스는 0.01μH 내지 1.1 μH 인 복합 전자부품.
  6. 제1 항에 있어서,
    상기 복합 전자부품 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합 전자부품 부피)은 55 % 내지 95 %인 복합 전자부품.
  7. 제1 항에 있어서,
    상기 제1 및 제2 입력 단자는 상기 복합 전자부품의 일 단면의 일부에 형성된 복합 전자부품.
  8. 제1 항에 있어서,
    상기 제2 전원 안정화부에 입출력되는 전원의 전류는 1.0 내지 10.0 A인 복합 전자부품.
  9. 삭제
  10. 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어지되, 제1 커패시터부와 제2 커패시터부로 구성된 커패시터와 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 결합된 육면체 형상의 복합체;
    상기 복합체의 제1 단면에 형성되며, 상기 인덕터의 코일부와 연결되는 제1 입력단자와 상기 제1 입력단자와 이격되어 형성되되 상기 제1 커패시터부의 내부전극과 연결되는 제2 입력단자;
    상기 복합체의 제2 단면에 형성되며, 상기 인덕터의 코일부 및 상기 제2 커패시터부의 내부전극과 연결되는 출력단자; 및
    상기 복합체의 상하면, 제1 및 제2 측면 중 어느 하나 이상에 형성되며, 상기 제1 커패시터부의 내부전극 및 상기 제2 커패시터부의 내부전극과 공통으로 연결되는 접지 단자;를 포함하며,
    상기 인덕터와 상기 커패시터는 직렬 연결되는 복합 전자 부품.
  11. 제10항에 있어서,
    상기 자성체 본체는 도전 패턴이 형성된 다수의 자성체층이 적층된 형태이며, 상기 도전 패턴이 상기 코일부를 구성하는 복합 전자부품.
  12. 제10항에 있어서,
    상기 인덕터는 상기 자성체 본체가 절연기판 및 상기 절연 기판의 적어도 일면에 형성된 코일을 포함하는 박막 형태인 복합 전자부품.
  13. 제10항에 있어서,
    상기 자성체 본체는 코어 및 상기 코어에 권취된 권선 코일을 포함하는 형태인 복합 전자부품.
  14. 제10항에 있어서,
    상기 복합체로 입력되는 입력 전력 대비 출력 전력의 비율(출력 전력/입력 전력)이 85% 이상인 복합 전자부품.
  15. 제10항에 있어서,
    상기 복합체에서 입출력되는 전원의 주파수는 1 내지 30MHz인 복합 전자부품.
  16. 제10항에 있어서,
    상기 커패시터의 정전 용량은 1 내지 100 μF인 복합 전자부품.
  17. 제10항에 있어서,
    상기 인덕터의 인덕턴스는 0.01μH 내지 1.1 μH 인 복합 전자부품.
  18. 제10항에 있어서,
    상기 복합체 전체 부피 대비 상기 자성체의 부피 비율(자성체의 부피/ 복합체 부피)은 55 % 내지 95 %인 복합 전자부품.
  19. 제10항에 있어서,
    상기 제1 및 제2 입력단자는 상기 복합체의 제1 단면의 일부에 형성된 복합 전자부품.
  20. 제10항에 있어서,
    상기 복합체에 입출력되는 전원의 전류는 0.1 내지 10.0 A인 복합 전자부품.
  21. 제10항에 있어서, 상기 내부전극은,
    상기 복합체의 제1 단면으로 노출된 리드를 가지는 제1 내부전극, 제1 및 제2 측면 중 어느 하나 이상으로 노출된 리드를 가지는 제2 내부전극 및 제2 단면으로 노출된 리드를 가지는 제3 내부전극을 포함하는 복합 전자부품.
  22. 제10항에 있어서,
    상기 인덕터는 상기 커패시터 상부에 배치되는 복합 전자 부품.
  23. 제10항에 있어서,
    상기 세라믹 본체는 직렬 연결되는 제1 및 제2 커패시터부를 포함하는 복합 전자 부품.
  24. 제10항에 있어서,
    상기 커패시터는 상기 인덕터의 상부 및 하부에 배치되는 복합 전자 부품.
  25. 제10항에 있어서,
    상기 커패시터는 상기 인덕터의 양 측면에 배치되는 복합 전자 부품.
  26. 휴대용 모바일 기기의 전원단에 사용되며, 공급받은 전원의 교류성분을 억제하며, 리플(Ripple)을 감소시키는 복합 전자부품에 있어서,
    복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어지되, 제1 커패시터부와 제2 커패시터부로 구성된 커패시터와, 코일부를 포함하는 자성체 본체로 이루어진 인덕터가 일체로 결합한 전원 안정화부;
    상기 전원 안정화부의 일 단면에 형성되며, 전력 관리부에 의하여 변환된 전원을 공급받는 입력 단자;
    상기 전원 안정화부의 일 단면에 형성되며, 상기 전원 안정화부에서 안정화된 상기 전원을 공급하는 출력 단자; 및
    상기 전원 안정화부의 상하면, 제1 및 제2 측면 중 어느 하나 이상에 형성되며, 상기 제1 커패시터부의 내부전극 및 상기 제2 커패시터부의 내부전극과 공통으로 연결되는 접지 단자;를 포함하며, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품.
  27. 상부에 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 위에 설치된 상기 제1항, 제10항 및 제26항 중 어느 한 항의 복합 전자부품; 및
    상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더링;을 포함하는 복합 전자부품의 실장 기판.
  28. 배터리;
    상기 배터리에서 공급된 전원을 안정화하는 제1 전원 안정화부;
    상기 제1 안정화부로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부; 및
    상기 전력 관리부로부터 제공받은 전원을 안정화시키는 제2 전원 안정화부;를 포함하며,
    상기 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어지되, 제1 커패시터부와 제2 커패시터부로 구성된 커패시터와, 코일부와 자성체를 포함하는 자성체 본체로 이루어진 인덕터를 포함하는 복합 전자부품이며, 상기 제1 커패시터부 및 제2 커패시터부는 공통으로 연결되는 접지 단자에 의해 접지되고, 상기 인덕터는 공급받은 전원의 교류성분을 억제하며, 상기 커패시터는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품을 포함하는 전원 안정화 유닛.
  29. 제28항에 있어서, 상기 전력 관리부는,
    1차측 및 2차측이 서로 절연되는 트랜스포머;
    상기 트랜스포머의 1차측에 위치하고, 상기 제1 안정화부로부터 제공받은 전원을 스위칭하는 스위치부;
    상기 스위치부의 스위칭 동작을 제어하는 PWM IC; 및
    상기 트랜스포머의 2차측에 위치하고, 상기 변환된 전원을 정류하는 정류부;
    를 포함하는 전원 안정화 유닛.
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