JP5794840B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は、積層セラミック電子部品の外部電極構造に関するものであり、さらに詳細には、角部の膜厚が十分に得られる積層セラミック電子部品の外部電極構造に関するものである。

積層セラミックコンデンサに代表されるセラミック電子部品の外部電極は、通常、主要な表面および裏面、一対の側面ならびに一対の端面を有する略直方体状のセラミック素体の一方の端面を下にして、セラミック素体を導電体ペースト内に浸漬し、次いで、セラミック素体を引き上げて、乾燥し、乾燥後に、セラミック素体の他方の端面を下にして、セラミック素体を導電体ペースト内に浸漬し、次いで、セラミック素体を引き上げて、乾燥することによって形成される。

図１は、従来の積層セラミック電子部品の外部電極構造を示す略断面図である。

図１に示されるように、このようにして形成された外部電極１は、セラミック素体２の両端面３、４の全面を覆い、両端面３、４の角部３ａ、４ａを回り込むようにして、主要な表面５および主要な裏面６の一部ならびに両側面（図示せず）の一部に形成されるが、セラミック素体２の両端面３、４の角部３ａ、４ａにおける厚さが、他の部分に比して、薄くなるという問題があった。

近年、電子部品をより一層小型化するとともに、その容量をより一層大きくすることが要請され、有効素体体積を大きくするため、外部電極の厚さを極力薄くすることが要求されているが、外部電極の厚さを薄くすると、両端面の角部における外部電極の厚さが薄くなり過ぎて、めっきが形成されずに、実装不良など生じるおそれがあった。

両端面の角部における外部電極の厚さが薄くなるという問題を解決するために、外部電極を形成する導電体ペーストのチクソトロピー比を高くすることが提案されているが、導電体ペーストのチクソトロピー比を高くすると、セラミック素体を導電体ペーストから引き上げる際に、導電体ペーストの一部がセラミック素体によって引っ張られて、外部電極に突起が生成されるおそれがある。

また、上記問題を解決するため、セラミック素体を導電体ペーストから引き上げる速度を速くすることも提案されているが、セラミック素体を導電体ペーストから引き上げる速度を速くすると、ピンホールが発生したり、セラミック素体の主要な表面および裏面上に形成された外部電極の厚さが厚くなったりして、外観が悪化し、縦横幅方向の寸法精度が悪化するという問題があった。

かかる問題を解決するため、日本特許第４５１３１２９号明細書（特許文献１）は、セラミック素体の両端面を凹面形状に加工することを提案している。

日本特許第４５１３１２９号明細書

しかしながら、特許文献１に提案されている手段では、セラミック素体の両端面を研磨等の方法で凹面形状に加工する必要があり、この加工工程においてセラミック素体にクラックが発生するおそれがあった。

したがって、本発明は、セラミック素体に特別な加工を施さなくても、所望の膜厚分布を有する薄層の外部電極が得られる積層セラミック電子部品の外部電極構造を提供することを目的とするものである。

主要な表面と、主要な裏面と、２つの端面と、２つの側面を有する略直方体のセラミック素体の両端面に、前記端面を覆う端面部分と前記主要な表面、前記主要な裏面および前記２つの側面に回り込んで形成された回り込み部分とを有する端子電極を備えた積層セラミック電子部品であって、前記端子電極は、前記端面部分及び前記回り込み部分に凹部が形成されており、前記端面部分の凹部の幅Ｗ１は前記素体の幅Ｗ０の３０％以上であり、かつ、前記凹部の深さｔ１は前記端面部分の最大厚さｔｍａｘ１の１０ないし５０％であり、前記回り込み部分の凹部の幅Ｌ１は前記回り込み部分の長さＬ０の３０％以上であり、かつ、前記回り込み部分の凹部の深さｔ２は前記回り込み部分の最大厚さｔｍａｘ２の１０ないし４０％であることを特徴とする積層セラミック電子部品によって達成される。

本発明によれば、セラミック素体の各端面に形成された外部電極が、端面の略中央部分に向けて、厚さが薄くなる凹状部分を有するとともに、端面の略中央部分で、その厚さが最小になるように形成されているから、セラミック素体の各端面に塗布された導電体ペーストは、各端面の両角部に向けて、引き寄せられる。一方、セラミック素体の主要な表面および主要な裏面ならびに両側面に形成された外部電極が、その厚さがその略中央部において最小になるように、凹状に形成されているから、セラミック素体の主要な表面および主要な裏面ならびに両側面に塗布された導電体ペーストも、各端面の両角部に向けて、引き寄せられる。その結果、各端面の両角部に形成される外部電極が薄くなることを効果的に防止することができ、所望の膜厚分布を有する薄層の外部電極構造を得ることができる。

本発明によれば、セラミック素体の両端面を凹面形状に加工する必要がないので、クラックの発生を効果的に防止することが可能になる。

さらに、本発明によれば、外部電極に凹部が形成されているから、外部電極の下表面と外表面との距離が短く、したがって、脱バインダ処理が容易になり、ブリスターを低減することが可能になる。

本発明によれば、所望の膜厚分布を有する薄層の外部電極を備えた積層セラミック電子部品の外部電極構造を提供することが可能になる。

図１は、従来の積層セラミック電子部品を示す略断面図である。 図２は、本発明の好ましい実施態様にかかる積層セラミックコンデンサを示す略縦断面図である。

図２は、本発明の好ましい実施態様にかかる積層セラミックコンデンサを示す略縦断面図である。

図２に示されるように、セラミック素体２は、主要な表面５および主要な裏面６と、端面３、４を備えており、図２には図示されていないが、セラミック素体２は、さらに、主要な表面５、主要な裏面６および端面３、４に垂直な一対の側面を備えている。

セラミック素体２には、たとえば、ディップ塗布法などによって、導電体ペーストが塗布され、外部電極１が形成されている。

図２に示されるように、外部電極１は、セラミック素体２の両端面３、４を覆っており、さらに、セラミック素体２の端面３、４の両角部３ａ、４ａを回り込んで、セラミック素体２の主要な表面５および主要な裏面６の一部に達し、それぞれ、終端部５ａ、６ａにおいて終端している。図２には図示されていないが、セラミック素体２の主要な表面５および主要な裏面６に形成された外部電極１と同様に、外部電極１はセラミック素体２の各端面３、４の両端に位置する一対の角部を回り込んで、セラミック素体２の一対の側面の一部に達し、セラミック素体２の主要な表面５および主要な裏面６に形成された外部電極１と同様に、一対の側面で終端している。

図２に示されるように、セラミック素体２の各端面３、４に形成された外部電極１は、各端面３、４の略中央部３ｂ、４ｂに厚さが最も薄い凹状部１ａ、１ａを有し、各端面３、４の角部３ａ、４ａに向かって、外部電極１の厚さが次第に厚くなるように形成されている。本実施態様においては、各端面３、４の角部３ａ、４ａよりもわずかに略中央部３ｂ、４ｂ寄りの第一の位置３ｃ、４ｃおよび略中央部３ｂ、４ｂに対して、第一の位置３ｃ、４ｃと対称な第二の位置３ｄ、４ｄで、セラミック素体２の各端面３、４に形成された外部電極１の厚さが最大になるように、外部電極１が形成されている。

ここに、セラミック素子２の端面３、４上に形成された外部電極１の凹状部１ａ、１ａの深さｔ１が、第一の位置３ｃ、４ｃおよび第二の位置３ｄ、４ｄにおける外部電極１の最大厚さｔｍａｘ１の約０．１倍ないし約０．５倍で、第一の位置３ｃ、４ｃと第二の位置３ｄ、４ｄとの距離、すなわち凹状部１ａの幅Ｗ１が各端面３、４の幅Ｗ０の約０．３倍以上になるように、セラミック素体２の各端面３、４上に、外部電極１が形成されている。

図２に示されるように、外部電極１は、各端面３、４の角部３ａ、４ａを回り込んで、セラミック素体２の主要な表面５および主要な裏面６の一部に達し、終端部５ａ、６ａで終端している。

セラミック素体２の主要な表面５および主要な裏面６の一部に形成された外部電極１は、各端面３、４の角部３ａ、４ａと終端部５ａ、６ａとの略中央部５ｂ、６ｂに最も厚さの薄い凹状部１ｂ、１ｂを有し、凹状部１ｂ、１ｂと各端面３，４の角部３ａ、４ａとの間の第三の位置５ｃ、６ｃおよび凹状部１ｂ、１ｂに対して、第三の位置５ｃ、６ｃと略対称な第四の位置５ｄ、６ｄで、セラミック素体２の主要な表面５および主要な裏面６に形成された外部電極１の厚さが極大になるように、外部電極１が形成されている。

本実施態様においては、外部電極１の凹状部１ｂ、１ｂの深さｔ２が、第三の位置５ｃ、６ｃまたは第四の位置５ｄ、６ｄにおける外部電極１の最大厚さｔｍａｘ２の約０．１倍ないし約０．４倍で、第三の位置５ｃ、６ｃと第四の位置５ｄ、６ｄとの距離、すなわち凹状部１ｂの幅Ｌ１は、各端面３、４の角部３ａ、４ａとセラミック素体２の主要な表面５および主要な裏面６における外部電極１の終端部５ａ、６ａとの距離、すなわち回り込み部分の長さＬ０の約０．３倍以上になるように外部電極１が形成されている。

本実施態様によれば、セラミック素体２の各端面３、４に形成された外部電極１が、端面３、４の略中央部分３ｂ、４ｂに向けて、厚さが薄くなり、端面３、４の略中央部分３ｂ、４ｂに最も薄い凹状部１ａ、１ａが形成されているから、セラミック素体２の各端面３、４に塗布された導電体ペーストは、各端面３、４の両角部３ａ、４ａに向けて、引き寄せられる。一方、セラミック素体２の主要な表面５および主要な裏面６ならびに両側面（図示せず）に形成され、終端部５ａ、６ａで終端する外部電極１は、その略中央部に向けて、厚さが薄くなり、その略中央部に厚さが最小の凹状部１ｂ、１ｂを有するように形成されているから、セラミック素体２の主要な表面５および主要な裏面６ならびに両側面に塗布された導電体ペーストも、各端面３、４の両角部３ａ、４ａに向けて、引き寄せられる。その結果、各端面３、４の両角部３ａ、４ａに形成される外部電極１が薄くなることを効果的に防止することができ、所望の膜厚分布を有する薄層の外部電極構造を得ることができる。

さらに、本実施態様においては、セラミック素体２の各端面３、４に形成された外部電極１が、各端面３、４の略中央部３ｂ、４ｂに厚さが最も薄い凹状部１ａ、１ａを有しており、また、セラミック素体２の主要な表面５および主要な裏面６の一部に形成された外部電極１も、各端面３、４の角部３ａ、４ａと終端部５ａ、６ａとの略中央部５ｂ、６ｂに最も厚さの薄い凹状部１ｂ、１ｂを有しているから、外部電極１の下表面と外表面との間の距離は短く、したがって、脱バインダ処理が容易になり、ブリスターを低減することが可能になる。

以下、本発明の作用効果をより一層明確なものにするために、実施例および比較例を掲げる。

比較例１
３．２ｍｍ×２．５ｍｍ×２．５ｍｍのサイズで角部の曲率半径が１６０μｍである略直方体の積層セラミックコンデンサのセラミック素体を用意した。

銅粉末（半加工フレーク粉）１００重量部に対して、９．０重量部のアクリル系バインダを含み、溶剤として、ターピネオールを含む導電体ペーストを用意し、ディップ塗布法によって、セラミック素体の両端面を覆うように塗布し、昇温速度３℃／分の赤外線乾燥機を用いてピーク温度２５０℃で乾燥した。乾燥後、８００℃の窒素雰囲気中で焼き付けを行い、外部電極を形成した。得られたサンプルから２００個抜き取り、ブリスターの発生の有無を観察した。次にこのサンプルを側面から研磨して、外部電極の端面における厚さ、側面の回り込み部の長さと厚さ、端面および回り込み部の凹状部の幅と深さ、および角部における厚さを測定した。測定値はサンプル２００個の平均値とした。なお、角部における厚さは、最も薄いところで２μｍ以上あるものを合格とした。

また、サンプルから別に２００個抜き取り、電解ニッケルメッキを施した。メッキしたサンプルのメッキ付を観察し、角部にメッキ膜が形成されていないものの数をカウントした。次いで、このメッキしたサンプルに８５℃、湿度８５％の恒温槽で２０Ｖの電圧を印加して耐湿負荷試験を行った。

上記の観察、測定および試験の結果、外部電極の端面および側面には凹状部は形成されなかった。角部の厚みは１．２μｍであり、２μｍ以上の閾値を満たさなかった。また、ブリスターは２００個中１０個発生した。耐湿負荷試験においては不合格は０であったが、メッキ付け性については２００個中２個が不合格であった。

実施例１
銅粉末１００重量部に対して、７．５重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例１と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の厚さは、端面の略中央部に向かって薄くなり、端面の略中央部で最小となり、その最大厚さは５７μｍ、最小厚さは５１μｍで、凹状部の深さは最大厚さ１０．５％となり、外部電極の厚さが極大になる部分間の距離（凹状部分の幅）はセラミック素体の端面の幅の３０％であった。また、回り込み部における外部電極の厚さは、端面の略中央部に向かって薄くなり、端面の略中央部で最小となり、その最大厚さは２６μｍ、最小厚さは２３μｍで、凹状部の深さは最大厚さの１１．５％となり、外部電極の厚さが極大になる部分間の距離（凹状部分の幅）は回り込み部分の長さの３０％であった。

また、角部における厚さは２．０μｍで十分な厚みを得ることができた。

ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

実施例２
銅粉末１００重量部に対して、６．５重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例１と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは５４μｍ、最小厚さは４１μｍで、凹状部の深さは最大厚さの２４．１％となり、凹状部分の幅はセラミック素体の端面の幅の４０％であった。また、回り込み部における外部電極の最大厚さは２５μｍ、最小厚さは１９μｍで、凹状部の深さは最大厚さの２４．０％となり、凹状部分の幅は回り込み部分の長さの４０％であった。また、角部における厚さは２．４μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

実施例３
銅粉末１００重量部に対して、５．０重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例１と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは４７μｍ、最小厚さは２６μｍで、凹状部の深さは最大厚さの４４．７％となり、凹状部分の幅はセラミック素体の端面の幅の５０％であった。また、回り込み部における外部電極の最大厚さは２４μｍ、最小厚さは１５μｍで、凹状部の深さは最大厚さの３７．５％となり、凹状部分の幅は回り込み部分の長さの５０％であった。また、角部における厚さは３．０μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

比較例２
銅粉末１００重量部に対して、４．０重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例１と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。しかし端面における外部電極の最大厚さは４９μｍ、最小厚さは２０μｍで、凹状部の深さは最大厚さの５９．２％となり、５０％を超えてしまった。また、凹状部分の幅はセラミック素体の端面の幅の６０％であった。また、回り込み部における外部電極の最大厚さは２４μｍ、最小厚さは１２μｍで、凹状部の深さは最大厚さの５０．０％となり、４０％を超えてしまった。また凹状部分の幅は回り込み部分の長さの６０％であった。なお、角部における厚さは３．２μｍで十分な厚みを得ることができた。

また、ブリスター、およびメッキ付け性についての不合格は発生しなかったが、耐湿負荷試験では２００個中４個の不合格が発生した。

比較例３
銅粉末１００重量部に対して、８．０重量部のアクリル系バインダを含む導電体ペーストを用いた点と、導電体ペーストの乾燥に昇温速度２０℃／分の熱風循環乾燥を用いた点を除き、上記比較例１と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。しかし端面における外部電極の最大厚さは５８μｍ、最小厚さは５２μｍで、凹状部の深さは最大厚さの１０．３％となり、１０％以上であったが、凹状部分の幅はセラミック素体の端面の幅の２０％で、３０％に満たなかった。また、回り込み部における外部電極の最大厚さは２７μｍ、最小厚さは２４μｍで、凹状部の深さは最大厚さの１１．１％となり、１０％以上であったが、凹状部分の幅は回り込み部分の長さの１０％で、３０％に満たなかった。また、角部における厚さは１．４μｍで十分な厚みを得ることができなかった。

また、メッキ付け性および耐湿負荷試験についての不合格は発生しなかったが、ブリスターについては２００個中６個の不合格が発生した。

実施例４
銅粉末１００重量部に対して、７．５重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例３と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは５８μｍ、最小厚さは４４μｍで、凹状部の深さは最大厚さの２４．１％となり、凹状部分の幅はセラミック素体の端面の幅の３０％であった。また、回り込み部における外部電極の最大厚さは２６μｍ、最小厚さは１９μｍで、凹状部の深さは最大厚さの２６．９％となり、凹状部分の幅は回り込み部分の長さの３０％であった。また、角部における厚さは２．０μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

実施例５
銅粉末１００重量部に対して、６．５重量部のアクリル系バインダを含み、溶剤として、ターピネオールを含む導電体ペーストを用いた点を除き、上記比較例３と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは５２μｍ、最小厚さは３４μｍで、凹状部の深さは最大厚さの３４．６％となり、凹状部分の幅はセラミック素体の端面の幅の４０％であった。また、回り込み部における外部電極の最大厚さは２５μｍ、最小厚さは１６μｍで、凹状部の深さは最大厚さの３６．０％となり、凹状部分の幅は回り込み部分の長さの４０％であった。また、角部における厚さは２．６μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

比較例４
銅粉末１００重量部に対して、５．０重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例３と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。しかし、端面における外部電極の最大厚さは４８μｍ、最小厚さは１９μｍで、凹状部の深さは最大厚さの６０．４％となり、５０％を超えてしまった。また、凹状部分の幅はセラミック素体の端面の幅の５０％であった。また、回り込み部における外部電極の最大厚さは２５μｍ、最小厚さは１５μｍで、凹状部の深さは最大厚さの４０．０％であった。また凹状部分の幅は回り込み部分の長さの５０％であった。なお、角部における厚さは３．２μｍで十分な厚みを得ることができた。

また、ブリスター、およびメッキ付け性については不合格は発生しなかったが、耐湿負荷試験では２００個中８個の不合格が発生した。

比較例５
銅粉末１００重量部に対して、８．０重量部のアクリル系バインダを含む導電体ペーストを用いた点と、導電体ペーストの乾燥に昇温速度１０℃／分の熱風循環乾燥を用いた点を除き、上記比較例１と同様にして、サンプルを作製し、各種観察、測定および試験を行った。

その結果、外部電極の端面には凹状部が形成されたが、回り込み部には凹状部が形成されなかった。また、角部における厚さは１．７μｍで十分な厚みを得ることができなかった。

実施例６
銅粉末１００重量部に対して、６．５重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例５と同様にして、サンプルを作製した。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは５４μｍ、最小厚さは４１μｍで、凹状部の深さは最大厚さの２４．１％となり、凹状部分の幅はセラミック素体の端面の幅の４０％であった。また、回り込み部における外部電極の最大厚さは２６μｍ、最小厚さは２３μｍで、凹状部の深さは最大厚さの１１．５％となり、凹状部分の幅は回り込み部分の長さの３０％であった。また、角部における厚さは２．２μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

実施例７
銅粉末１００重量部に対して、５．０重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例５と同様にして、サンプルを作製した。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは５０μｍ、最小厚さは３３μｍで、凹状部の深さは最大厚さの３４．０％となり、凹状部分の幅はセラミック素体の端面の幅の５０％であった。また、回り込み部における外部電極の最大厚さは２５μｍ、最小厚さは１８μｍで、凹状部の深さは最大厚さの２８．０％となり、凹状部分の幅は回り込み部分の長さの４０％であった。また、角部における厚さは２．８μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

実施例８
銅粉末１００重量部に対して、４．０重量部のアクリル系バインダを含む導電体ペーストを用いた点を除き、上記比較例５と同様にして、サンプルを作製した。

その結果、外部電極の端面および回り込み部分に凹状部が形成された。端面における外部電極の最大厚さは５０μｍ、最小厚さは２５μｍで、凹状部の深さは最大厚さの５０．０％となり、凹状部分の幅はセラミック素体の端面の幅の６０％であった。また、回り込み部における外部電極の最大厚さは２４μｍ、最小厚さは１５μｍで、凹状部の深さは最大厚さの３７．５％となり、凹状部分の幅は回り込み部分の長さの５０％であった。また、角部における厚さは３．０μｍで十分な厚みを得ることができた。

また、ブリスター、耐湿負荷試験およびメッキ付け性についての不合格は発生しなかった。

本発明は、以上の実施態様および実施例に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

たとえば、前記実施態様および実施例においては、ディップ塗布法によって、外部電極が形成されているが、外部電極をディップ塗布法によって形成することは必ずしも必要でない。

１ 外部電極
１ａ セラミック素体の端面に形成された外部電極の凹状部
１ｂ セラミック素体の主要な表面、裏面および両側面に形成された外部電極の凹状部
２ セラミック素体
３、４ セラミック素体の端面
３ａ、４ａ セラミック素体の端面の角部
３ｂ、４ｂ セラミック素体の端面の略中央部
３ｃ、４ｃ 第一の位置
３ｄ、４ｄ 第二の位置
５ セラミック素体の主要な表面
６ セラミック素体の主要な裏面
５ａ、６ａ セラミック素体の主要な表面、裏面および両側面に形成された外部電極の終端部
５ｃ、６ｃ 第三の位置
５ｄ、６ｄ 第四の位置

Claims (2)

1. 主要な表面と、主要な裏面と、２つの端面と、２つの側面を有する略直方体のセラミック素体の両端面に、前記端面を覆う端面部分と前記主要な表面、前記主要な裏面および前記２つの側面に回り込んで形成された回り込み部分とを有する端子電極を備えた積層セラミック電子部品であって、前記端子電極は、前記端面部分及び前記回り込み部分に凹部が形成されており、前記端面部分の凹部の幅Ｗ１は前記素体の幅Ｗ０の３０％以上であり、かつ、前記凹部の深さｔ１は前記端面部分の最大厚さｔｍａｘ１の１０ないし５０％であり、前記回り込み部分の凹部の幅Ｌ１は前記回り込み部分の長さＬ０の３０％以上であり、かつ、前記回り込み部分の凹部の深さｔ２は前記回り込み部分の最大厚さｔｍａｘ２の１０ないし４０％であることを特徴とする積層セラミック電子部品。
2. 前記端子電極がディップ塗布法によって形成されたことを特徴とする請求項１に記載の積層セラミック電子部品。

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