CN101369487A - 可控等效串联电阻的去耦电容器 - Google Patents

可控等效串联电阻的去耦电容器 Download PDF

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Abstract

本发明涉及一种提供可控等效串联电阻(ESR)去耦电容器设计的装置及方法，其在信号和功率滤波技术上具有广泛应用。所述电容器设计提供在与信号电平和功率电平环境均有关的去耦应用中使用的特性。可控等效串联电阻(ESR)是通过在器件中为活性电极层提供延伸长度接片连接来实现。

Description

可控等效串联电阻的去耦电容器
技术领域
本发明涉及电容器。更具体地，本发明涉及一种在信号和功率滤波技术上具有广泛应用的垂直取向的多层陶瓷电容器结构。
背景技术
本发明一般地涉及用于去耦电容器的改进元件设计，这种改进元件设计通常使得器件具有低成本、低电感以及可控等效串联电阻(ESR)这些特征。
随着电子电路应用中开关速度的加快和脉冲上升时间的降低，对降低电感的需求严重限制了系统性能的改进。甚至于作为本地能源(local energysource)的去耦电容器，都会产生不可接受的电压尖峰，这可以由运算式V＝L(di/dt)反映出来。从而，在di/dt相当大的高速电路中，潜在电压尖峰的大小只能靠降低电感值L来减小。
相比于标准多层芯片型电容器，现有技术有许多用于降低芯片型电容器的等效串联电感或ESL的手段。第一种代表性手段涉及倒置几何端子(reverse geometry termination)，例如用于低电感芯片型电容器(LICC)的设计中，如由AVX公司生产和销售的低电感芯片型电容器。在LICC中，电极端接于芯片的长边，而不是短边。由于芯片型电容器的总电感部分地取决于它的长宽比，因此LICC倒置几何端子致使比常规MLC芯片降低多达六倍的电感。
交指型电容器(IDC)采用了第二种降低电容器电感的已知手段。IDC采用包括一个主体部分和多个接片(tab)部分的电极，这些接片部分与电容器外围处形成的各自相应端子相连接。多个这样的端子能帮助减少器件的寄生电感。美国专利No.6,243,253(DuPre等人)就公开了关于交指型电容器的例子。
另一种用于减小电容器电感的已知技术是：设计交错的电流路径而使电容器电极的互感因子最小化。一种例如由AVX公司生产和销售并具有LICA
Figure A200810171470D0018103641QIETU
商标的低电感芯片阵列产品，就是通过设定球栅阵列多层电容器以使得正极板流出的充电电流沿着相邻的负极板沿相反方向返回，而使互感系数最小化。具有
Figure A200810171470D00191
商标的技术的应用通过电极的低长宽比(aspect ratio)、电极接片的排列以消除电感、以及电极相对于安装表面的垂直方位来获取低电感值。
相邻电极具有反向电流路径用以最小化电感，采用这样技术的其它参考文献包括：美国已公开专利申请No.2005/0047059(Togashi等人)和美国专利No.6,292,351(Ahiko等人)。这两篇参考文献都利用电极相对于安装表面的垂直方位。其它参考文献包括美国专利No.5,517,385(Galvagni等人)；No.4,831,494(Arnold等人)和No.6,885,544(Kim等人)，公开了用在垂直取向位置上的电极。
美国专利No.6,483,692(Figueroa等人)作为现有参考文献，公开了旨在减小包括电容性器件的集成电路封装中电感的特征。这篇参考文献意识到电感与电路板的“回路区域”(loop area)或电流必须经过的电距离(或跨度)相关。Figueroa等人希望最小化这个回路区域，从而降低电感水平。Figueroa等人还提供了扩大的表面接点(land)，从而提供更大的表面区域，据说这样可获得以电感和电阻水平降低为特征的更可靠连接。
美国专利No.6,661,640(Togashi)中也公开了通过最大化器件端子的表面区域来降低去耦电容器的ESL的特征。美国专利No.6,917,510(Prymak)公开了一种电容器实施例，其具有为使得电极间具有窄间隙而形成的端子延长部。美国专利No.6,822,847(Devoe等人)中的端电极也覆盖除了电容器主体中心部分的一条细小分隔线之外的所有区域。美国专利No.7,054,136(Ritter等人)公开了一种低电感可控等效串联电阻的多层陶瓷电容器，其在端子中提供数量可以控制的电阻材料。
包括用以降低元件电感的特征的其它已知参考文献对应于美国专利No.6,757,152(Galvagni等人)和No.6,606,237(Naito等人)，其中利用导电通路(via)而在多层电容器中形成与上电极通常具有低电感的连接。
可能针对低电感多层电子器件的特定方面的其它背景技术参考文献包括美国专利No.6,576,497(Ahiko等人)和No.3,444,436(Coda)以及美国已公开专利申请No.2004/0184202(Togashi等人)。
出于各种目的，将所有前述的美国专利和美国已公开专利申请的公开内容通过参考全部引入本申请。
虽然在多层电子元件及相关制造方法的领域中已知有多个方案和可选特征，但还没任何一项设计普遍解决这里讨论的所有问题。
发明内容
由于对现有技术遇到的并由本发明提出的已认知特征，已开发出用以在多层陶瓷电容器中控制等效串联电阻(ESR)的改进装置和方法。
在示例性结构中，提供一种垂直取向的电容器结构，其大小可设计为提供很大范围的电容值，并提供信号电平线(level line)的有效滤波功能以及功率电平线或电路平面的去耦。
在其更简化的形式中，提供多层垂直取向的陶瓷电容器结构，其通过对有源电极使用附加路径长度以增加ESR，来提供可控等效串联电阻(ESR)。
这类器件的另一个积极方面是可根据本技术生产电容器，从而得到相对小的器件，允许在电路板上分布放置器件。
根据本发明某些实施例的方案，提供可以最优化器件中的电流抵消以最小化ESL的方法。
根据本发明其它实施例的某些方案，开发出可以提供具有用于去耦应用的特性的接点栅格馈通型电容器的方法。
根据本发明其它实施例的其它方案，开发出可以基于接点栅格阵列(LGA)和精细铜端子(FCT)技术提供垂直取向的器件的装置及其方法。
根据本发明其它实施例的其它方案，开发出可以提供具有相对高电容值的器件的装置及其方法。
根据本发明的一个示例性实施例涉及一种多层电子元件，包括：多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的所述主电极区域延伸至所述第一绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；多个第二电极层，与所述多个第一电极层交替堆叠并包括其镜像，其中每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的所述主电极区域延伸至所述第二绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；第一导电端子层材料，覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每一个的所述第一导体层；以及第二导电端子层材料，覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每一个的所述第二导电层。按照这样的配置，优选地，选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接，以选择性确定到各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与相关电路板协作以用于为所述元件形成具有可控等效串联电阻的各电流路径。
在前述设置中，优选地，选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接的长度、宽度和厚度中的至少一种，以选择性确定所述元件的等效串联电阻。
在前述示例性实施例的另一形式中，所述第一导电端子层材料和所述第二导电端子层材料可配置成在其间沿着所述第一和第二电极层的部分所述至少一个边缘形成间隙，由此所述电流路径包括从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成的电流回路区域，所述电流回路区域与相关的电路板协作以形成各电流抵消路径，用以降低所述元件的等效串联电感。在此示例性配置中，最小化所述间隙处的端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
在某一前述示例性设置中，所述多层电子元件包括垂直取向的多层陶瓷去耦电容器。
在前述示例性实施例的其它变化中，可提供一种电路板组合体，包括：如前述实例中任一个的多层电子元件；电路板；多个导电线路，形成于所述电路板的同一侧，并配置成分别接合所述第一导电端子层材料和所述第二导电端子层材料；第一导电平面，形成在所述电路板中；第二导电平面，形成在所述电路板中；以及多个导电通路，形成为穿过所述电路板，并且配置为分别将各所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接。在这些前述实例中，所述第一导电层材料可以包括功率路径或信号路径之一；以及所述第二导电层材料可包括接地平面。
可选择实施的前述示例性实施例的其它变化是，每个所述多层电子元件可以还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于每一个所述绝缘层上，与相关的所述第一和第二导电层的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每一个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
在特定示例性实施例中，多层电子元件可以还包括至少一个第二延伸长度接片连接，分别从每一个所述导电层的主电极区域延伸到各自绝缘层的第一表面的至少一个边缘，以为每一个导电层提供双通道，以提供所述元件的相对减小的等效电感。
在前述多层电子元件的其它示例性实施例中，所述多层电子器件可以还包括垂直取向的多层陶瓷双电容器型去耦多电极电容器；每一个所述第一和第二电极层可以还包括至少两个边缘接片部分，所述至少两个边缘接片部分形成于每一个所述绝缘层上，与相关的所述第一和第二导电层的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸，每一个所述接片部分提供边缘集结区域以用于在该处形成端子材料；所述多层电子元件还包括多个第三和第四电极层，每个第三电极层包括第三绝缘层和第三导电层，所述第三绝缘层具有由四个边缘界定的第一和第二表面，所述第三导电层覆盖了所述第三绝缘层的部分所述第一表面，并且包括主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从第三导电层的主电极区域延伸至所述第三绝缘层的第一表面的至少两个边缘，每一个所述多个第四电极层与所述多个第三电极层交替堆叠并包括其镜像，每个第四电极层包括第四绝缘层和第四导电层，所述第四绝缘层具有由四个边缘界定的第一和第二表面，所述第四导电层覆盖所述第四绝缘层的部分所述第一表面，并包括主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第四导电层的主电极区延伸至所述第四绝缘层的第一表面的至少两个边缘。
本发明的另一个示例性实施例涉及电路板和电子元件的组合体，包括：多层接点栅格馈通型垂直取向的陶瓷电容器，所述电容器安装在多层印刷电路板上，用以提供信号电平线的有效滤波功能和功率电平线或电路平面的去耦，并且用以提供所述电子元件的可控等效串联电阻。优选地，所述示例性组合体可包括：多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，其中所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的所述主电极区域延伸至所述第一绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；多个第二电极层，与所述多个第一电极层交替堆叠并包括其镜像，其中每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的所述主电极区域延伸至所述第二绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；第一导电端子层材料，覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每一个的所述第一导电层；第二导电端子层材料，覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每一个的所述第二导电层；多个导电线路，形成于所述电路板的同一侧，并配置成分别接合所述第一导电端子层材料和所述第二导电端子层材料；第一导电平面，形成在所述电路板中；第二导电平面，形成在所述电路板中；以及多个导电通路，形成为穿过所述电路板，并且配置为分别将所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接。在此前述示例性实施例中，优选地，所述第一导电层材料包括功率路径或信号路径之一；所述第二导电层材料包括接地平面；以及选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接，以选择性确定到各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与所述电路板协作为所述元件形成具有可控等效串联电阻的各电流路径。
本发明的另一个示例性实施例涉及一种安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，用以提供信号电平线的有效滤波功能和功率电平线或电路平面的去耦，用以提供可控等效串联电阻并且用以通过采用电流抵消技术提供低等效串联电感。所述示例性组合体可以还包括：多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的所述主电极区域延伸至所述第一绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；多个第二电极层，与所述多个第一电极层交替堆叠并包括其镜像，其中每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的所述主电极区域延伸至所述第二绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；第一导电端子层材料，覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每一个的所述第一导电层；以及第二导电端子层材料，覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每一个的所述第二导电层。在所述示例性实施例中，优选地，选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接，以选择性确定到所述各自导电层的各自路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与相关电路板协作为所述元件形成具有可控等效串联电阻的各电流路径；所述第一导电端子层材料和所述第二导电端子层材料配置成在其间沿着所述第一和第二电极层的部分所述至少一个边缘形成间隙，由此所述电流路径包括从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成的电流回路区域，所述电流回路区域与相关的电路板协作以形成各电流抵消路径，用以降低所述元件的等效串联电感；最小化所述间隙处的端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
本领域技术人员可从当前的全部公开认识到本发明同时涉及装置和方法。本发明的一种多层电子元件的示例性制造方法可包括：提供多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，其中所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的主电极区域延伸至所述第一绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；提供多个第二电极层，所述多个第二电极层包括所述多个第一电极层的镜像，每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；以各交替的层定位所述第一和第二电极层；提供第一导电端子层材料，所述第一导电端子层材料覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每一个的所述第一导电层；提供第二导电端子层材料，所述第二导电端子层材料覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每一个的所述多个第二导电层；以及选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接，以选择性确定到所述各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与相关电路板协作为所述元件形成具有可控等效串联电阻的各电流路径。
本发明的另一示例性方法涉及一种电路板和电子元件组合体的制造方法，所述组合体包括多层接点栅格馈通型垂直取向的陶瓷电容器，所述电容器安装在多层印刷电路板上，用以提供信号电平线的有效滤波功能和功率电平线或电路平面的去耦，并且用以提供所述电子元件的可控等效串联电阻，所述组合体包括：提供多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，其中所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的所述主电极区域延伸至所述第一绝缘层的所述第一表面的至少一个边缘的至少一个延伸长度接片连接；提供多个第二电极层，所述多个第二电极层包括所述多个第一电极层的镜像，每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；以各交替的层定位所述第一和第二电极层；提供第一导电端子层材料，所述第一导电端子层材料覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每一个的所述第一导电层；提供第二导电端子层材料，所述第二导电端子层材料覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每一个的所述第二导电层；在所述电路板的同一侧提供多个导电路径，所述多个导电路径配置成分别接合所述第一导电端子层材料和所述第二导电端子层材料；在所述电路板中形成第一导电平面；在所述电路板中形成第二导电平面；穿过所述电路板形成多个导电通路，所述多个导电通路配置为分别将所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接；将所述第一导电层材料提供为功率路径或信号路径中的一个；将所述第二导电层材料提供为接地平面；以及选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接，以选择性确定到所述各自导电层的各自路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与所述电路板协作为所述元件形成具有可控等效串联电阻的各电流路径。
根据这里的详细描述，本发明的其它目的和优点被阐述，或者对于本领域技术人员来说是显然的。此外，应该进一步认识到，在本发明的各种实施例和应用中，可以对具体描述的、涉及的和讨论的特征、元素和步骤进行修改和改变，而不超出本发明精神和范围。各种改变可以包括但不限于所述的、涉及的、或讨论的手段、特征、或步骤的等效替换以及各部分、特征、步骤等的功能性的、操作性的、或位置性的反转。
此外，应该理解的是，本发明的不同实施例和不同的当前优选实施例可以包括目前公开的特征、步骤、或元素的各种组合或结构，或它们的等价物(包括图中没有明显表示的或这些附图的详细说明没有陈述的特征、部分或步骤的组合或其结构)。不需要在发明内容部分表述的本发明的其它实施例可以包括和合并在以上概括内容中涉及的特征、元件或步骤的方案，和/或本申请中讨论的其它特征、元件或步骤的各种组合。本领域技术人员可以通过研读本说明书的其余部分更好地理解这些实施例及其它实施例的特征和方案。
附图说明
说明书中参照附图阐述了对本发明的充分公开，包括对于本领域技术人员来说最佳的方式，附图中：
图1a和图1b表示基于电流“环”路径长度减少技术在低等效串联电感(ESL)器件发展中的进展，示出与本技术的比较；
图2a、图2b和图2c示出已知的接点栅格阵列(LGA)电容器的电极设计；
图3a、图3b和图3c示出本技术第一实施例，其通过为活性电极(activeelectrode)增加路径长度来提供可控等效串联电阻(ESR)；
图4a、图4b和图4c示出本技术第二实施例，其通过为活性电极增加路径长度来控制等效串联电阻(ESR)；
图5a、图5b和图5c部分地表示一种已知四端子接点栅格馈通(Land GridFeedthrough，LGF)型电容器的结构方案；
图6a、图6b和图6c表示根据本技术构造的接点栅格馈通型电容器的示例性实施例的结构方案，本技术采用增加的路径长度用于活性电极；
图7a、图7b和图7c是本示例性实施例的降低电感形式的结构方案，其对于每个电极的双通路采用增加的路径长度；
图8a、图8b和图8c表示根据本技术构造的示例性双电容器(dualcapacitor)型高ESR多电极电容器的第一部分的示例性实施例的结构方案；
图9a、图9b和图9c表示根据本技术构造的示例性双电容器型高ESR多电极电容器的第二部分的示例性实施例的结构方案；
图10以图形示出标准电容器和高ESR电容器之间的比较，并且示出双电容器设计中的双谐振行为。
在整个本说明书和附图中，附图标记的重复使用是为了表示本发明的同样的或类似的特征或部件。
具体实施方式
如发明内容中所述，本发明具体涉及改善的装置和方法用于多层陶瓷电容器中可控的等效串联电阻(ESR)。
所公开技术方案的可选合并对应于本发明的多个不同实施例。值得注意的是，在这里公开和讨论的每一个示例性实施例不暗示对本发明的限制。作为一个实施例的一部分示出或描述的特征或步骤可用于与另一个实施例或又一个实施例的各个方案结合。另外，某些特征能够与没有明确地提到但能实施相同或相似功能的相似器件或特征进行交换。
下面将详细说明本发明可控ESR电容器的目前优选实施例。参照附图，图1a和图1b表示基于电流路径长度减少技术在低等效串联电感(ESL)器件发展中的进展，示出与本技术的比较。如图1a中可以看出，所示接点栅格阵列(LGA)电容器100采用多层的、堆叠的、水平方向设置的电极，表示为102、104。
电容器100具有覆盖电容器100的部分顶部、各侧面和底部的端子112、114。端子112、114可通过关于导电线路(trace)122、124的适当技术，包括例如焊接，用于将电容器100安装到印刷电路板120。如箭头线所示，在工作时，穿过电容器100，经过端子112、114，导电线路122、124以及印刷电路板120的内部导电通路和层126、128，产生相对大的电流回路130。这一大电流路径130导致等效串联电感(ESL)的增加。
参见图1b，所示接点栅格阵列(LGA)电容器140采用多层的、堆叠的、垂直方向设置的基本T形的电极，表示为142、144。端子152、154可通过关于导电线路162、164的适当技术，用于将电容器140安装到印刷电路板160。如箭头线所示，在工作时，穿过电容器140，经过端子152、154，导电路径162、164以及印刷电路板160的内部导电通路和层166、168，产生相对较小的电流回路170。
应该认识到，电容器100和电容器140的活性端子，对应于它们各自的端子在器件的底部并与印刷电路板的导电线路接触的那些部分，有贡献于分别形成的电流回路。至于电容器140，相对较小的电流回路170导致等效串联电感(ESL)降低。与电流抵消回路(current cancellation loop)相关的各个方面对ESL具有显著的影响。当整个回路的尺寸减小时，器件的ESL也减小。然而另外，这样的降低也会导致等效串联电阻(ESR)的降低，而可能出现竞争问题(competing issue)，如将在之后进一步讨论的。
参照图2a、图2b和图2c，其示出如先前图1b以组合形式所示的已知接点栅格阵列(LGA)电容器的电极结构。如本领域的普通技术人员可认识到的，基本T形的电极142、144垂直地堆叠并且通过一般表示为180的绝缘材料彼此分离。当以多个交替层组合时，电容器140(图1b)产生了间隙200(图2c)，间隙200形成在电容器的“底部”上，即，电容器安装到电路板的部分上，于相反极性的电极142、144之间。在LGA电容器的设计中，已经认识到ESL主要由间隙200的间隔控制。也已经认识到，为了获得最好的高频性能，期望保持很小的间隙并保持电流抵消结构。
参照图3a、图3b和图3c，其示出本技术的第一实施例，其中通过为活性电极增加路径长度来提供可控等效串联电阻(ESR)。参照图3a和图3b，可以认识到所示的一对电极342、344实质上是彼此的镜像。每个电极342、344具有与图2a和图2b所示分别对应于电极142、144的现有结构中完全相同的总面积，但是每一个都包含提供增加的等效串联电阻(ESR)的特征。
更具体的，如图3a所示，将电极342的侧接触部352、底部接触部354和部分中心区域356从主电极区域分离出来，因而产生延伸的导电路径，由此为根据本发明的第一实施例构造的电容器提供增加的路径长度，并因此提供增加的ESR。本领域的技术人员应该理解，路径越长、越窄和/或越薄，ESR越大。如图3b所示，电极344的部分362、364、366提供类似的这种延长导电路径。电极342的部分352、354和电极344的对应部分362、364并没有直接连接到它们各自的电极的活性部分，电极342的部分352、354和电极344的对应部分362、364用于与各交替电极层的电连接相关的精细铜端子(FCT)，而本质上对ESR没有贡献。名称为“Method for forming platedterminations”的共有美国专利7,152,291(Ritter等人)公开了形成FCT连接的方法，在此出于各种目的结合该专利的全部内容。
参照图3c，可以看到电容器可通过在分离的绝缘层(没有单独标示)之间交替地堆叠与电极342、344对应的多个电极层而形成。进一步参照图3c，应该注意，在堆叠层时，电极342和344的部分354和366各自彼此交叠。这样的交叠在不显著增加等效串联电感(ESL)的情况下，增加电容器的电流抵消，如同图3c所示的电容器，依然主要由间隙320的间隔控制等效串联电感(ESL)。
参照图4a、图4b和图4c，其示出本技术的第二实施例，其中通过为活性电极增加路径长度来提供可控等效串联电阻(ESR)。参见图4a和图4b，可以认识到所示的一对电极442、444实质上是彼此的镜像。每个电极442、444具有与图3a和3b所示分别对应于电极342、344的先前结构中完全相同的总面积，并且每一个都包含提供增加的等效串联电阻(ESR)的特征。
更具体的，如图4a所示，电极442的侧接触部452、底部接触部454和部分中心区域456从主电极区域分离出来，因而产生延伸的导电路径，因此为根据本技术的第二示例性实施例构造的电容器提供增加的ESR。如图4b所示，电极444的部分462、464、466提供了类似的这种延长导电路径。电极442的部分452、454和电极444的对应部分462、464没有直接连接到它们各自的电极的活性部分(active portion)，电极442的部分452、454和电极444的对应部分462、464用于如关于图3a和图3b讨论的精细铜端子(FCT)。
参照图4c，可以看出电容器可通过在分离的绝缘层(没有单独标示)之间交替地堆叠与电极442、444对应的多个电极层而形成。进一步参照图4c，应该注意，在堆叠层时，电极442和444的部分456和466各自彼此平行排列，但不像图3c所示的第一实施例中那样交叠。通过在部分456、466中关于第一实施例的对应部分366、356提供轻微的偏移，为了改善高频性能，牺牲了小部分的电流抵消能力。
参照图5a、图5b和图5c，其示出已知四端子接点栅格阵列(LGF)的结构方案。如前述电容器，电容器500对应于构成镜像的一对电极542、544，电极542、544交替堆叠在绝缘层之间以产生电容器500。电极542包括一个主体活性部分560和四个接片562、564、566、568，其中两个沿着电极542的顶部，两个接片沿着电极542的底部。
类似的，电极544包括一个主体活性部分570和四个接片572、574、576、578，其中两个接片沿着电极544的顶部，两个接片沿着电极544的底部。如图5c所示，当电极542、544交替地堆叠而形成电容器500时，形成3个间隙520、522、524，它们通常对应于前述的间隙，并也有助于为电容器500控制ESL。
参照图6a、图6b和图6c，表示了接点栅格馈通电容器600的示例性实施例的结构方案，其与图5a至图5c所示的结构相似，但是根据采用增加的路径长度用于活性电极的本技术而构造。
如图6a至图6c所示的可控ESR电容器600与本技术如应用于图3a至图4c所示电容器的先前实施方式略微不同。首先，可以注意到电容器600缺少顶部的接片对，对应于图5a至图5c所示的电容器的接片562、564、572、574。另外，虽然根据关于图3a至图4c所示本技术的示例性实施例公开的方法可产生实施例(这种可行的供选实施例未被弃权)，但是图6a至图6c的示例性实施例为每个电极仅提供单个增加的路径长度，尽管电极材料本身被保留以用于FCT。
进一步具体参照图6a，可注意到电极642具有延伸路径长度的接片，对应于接片部分654、656。另外，接片部分658虽然与电极642的主体活性区域电隔离，但是它被保留以为电容器600提供FCT“虚设”或“锚”接片方案。需要牢记的是本发明一方面要保持由基本的LGA构架形成的小电流回路，以保持低ESL，同时为电阻器接片增加路径长度而使ESR增加。如果提供接片部分658作为与电极642的电连接，这样的接片部分最终与接片部分654、656并联，因而降低接片的等效电阻。这种可能性可在本发明的某些实施例中提供，但是在本特定实施例中被排除，本特定实施例部分基于期望允许构造双电容器元件配置，如下文更充分描述的那样。
参照图6b，可以认识到电极644实质上是电极642的镜像。因此，电极644包括配置来为电容器提供额外ESR的延伸接片部分644、666和设置来允许在电容器600的结构中使用FCT技术的电隔离接片部分668。
参照图6c，注意到电容器600通过在绝缘材料(没有具体标识)的隔离层中交替地堆叠电极642、644而组合成，从而多个层被提供并且它们可稍后利用FCT或其他已知方法连接在一起以形成完成的电容器。还应注意到的是由于堆叠不同的电极层而产生间隙620、622、624，尽管只有间隙622对器件的ESL有影响。当在某些情况下通过提供并联接片连接减小ESR的值是有利的时，当前所示的电隔离的接片658、668也可电连接到它们各自的电极，在产生这样的供选实施例的情况下，间隙620和624会变得重要，其在该配置中确定外部连接间隔标准间隙。
最后，参照图6c，可以注意到延伸的接片部分656和666以与参照图4c所述的第二实施例说明的相似的方式，在非交叠平行构造排列。本领域技术人员应该认识到，第三实施例的变型可提供与图3c所示几乎相同的延伸接片656、666的交叠配置，从而以牺牲高频性能为代价提供增大的电流抵消，如果在某些其他情况下需要该替换的话。
参照图7a至图7c，其示出与各图6a至图6c涉及的电容器相似的示例性电容器，除了引入两个延伸的接片之外。此外，图7a和图7b分别略微不同于图6a和图6b之处在于提供额外的电隔离部分704和714，其主要作为“虚设”接片提供FCT支持。
在图7a中，主电极742通过延伸部756和757分别连接到接片754和755。外部接片755具有沿着暴露侧边的延伸部分743，其两者将形成侧面和底边缘上的外部端子。图7a中还示出隔离的锚或虚设接片758，其围绕边缘以在最终的端子结构中协助电极接片753(图7b)。类似地，隔离的虚设接片704向延伸接片767(图7b)提供虚设接片用于底部接点结构。
图7b是图7a的镜像，并且具有相同的目的但是属于相反的极性。主电极744具有通过764和765分别连接到外接片结构的延伸接片766和767。元件714和768是隔离的虚设接片，其与图7a的对应特征一起协助形成外端子。
图7c示出图7a和7b的结构(设计)的接续交叠。电介质在其间，这样的结构形成单位单元(通常为700)，其形成当前特征的示例性实施例。在这样的实施例的情况下，所示交叠导致形成两个显著的结构。首先，延伸接片756和757(图7a所示)在这种结合情况下完全与图7b的延伸部766和767交叠。这一点在本示例性实施例中有助于降低电感。第二个示例性所得优点在于在所示特征772、774、776和778处形成次级电容性交叠，这将促进有利的第二谐振，如这里进一步说明的。元件770处显示了初级交叠，以及由此得到的初级电容。通过尽可能减小720、722和724处所示的接片间隔能进一步促进如前所述的电感降低。虚设接片和延伸部758与一个极性电极接片753交替以形成侧部和底部第一接触。类似地，虚设接片768和电极接片755一起作用来形成用于第二极性的侧部和底部第一接触。通过图7a的特征754和704与图7b的特征714和764的交叠，形成每个极性的第二接触。
参照图8a、图8b和图8c，示出根据本技术构建的示例性双电容器型高ESR多电极电容器的第一部分的示例性实施例的结构方案。更特别地，可以认识到图8a、图8b和图8c分别与图6a、图6b和图6c几乎相同地对应。图8a略微不同于图6a之处在于设置有附加的电隔离部分802、804、806，其主要作为“虚设”接片提供FCT支持。
类似地，图8b不同于图6b之处在于具有附加电隔离部分812、814和816，其也支持所组装器件的FCT方案。为了便于进一步说明本发明的本实施例的双谐振方案，将图8a所示的电极层表示为“层A”。根据类似的方法，将图8b所示的电极层表示为“层B”。图8c示出层A和层B电极交替堆叠时获得的交叠布置。
注意，如先前参照图6c所述，中心定位的延伸接片彼此偏离。然而，应该认识到，例如图3c所示的完全交叠结构也可以用于其它特定实施例中，其也完全对应于本技术公开的内容。
参照图9a、图9b和图9c，其示出根据本技术构造的示例性双电容器型高ESR多电极电容器的第二部分的示例性实施例的结构方案。如从图9a、图9b和图9c所示的结构细节相比于图5a、图5b和图5c所示的结构细节的比较结果可以认识到，电极的构造有几分相似。显著的差别如下：图9a、图9b和图9c的电极缺少如图5a、图5b和图5c所示的顶部接片562、564、572、574，并且图9a、图9b和图9c的电极还包括类似于图8a和图8b所示的部分802、804、806、812、814和816的电隔离部分902、904、914、916。电隔离部分902、904、914、916以与之前描述的电隔离接片部分类似的方式为最终器件提供关于“虚设接片”方案的FCT。
根据本技术，电容器800(图8c)可描述为低Q、高值电容器部分。另一方面，电容器900(图9c)可描述为低ESL、低值电容器部分，所述相对值源于图案重复或“有源层”的数量。另外，根据本技术，双值器件可通过以下方式产生：堆叠足够的层C和层D组合来制造目标值“C2”电容器，且足够的层A和层B组合可堆叠在一起来制造目标值“C1”电容器。在示例性结构中，通过堆叠如C-D-C-D-A-B-A-B-A-B或A-B-A-B-A-B-D-C-D-C表示的序列以达到选择的电容值可实现这样的目标。本领域的技术人员可认识到，可能需要许多这样的层来达到目标值。另外，本领域的技术人员可容易地认识到，取决于所需的电容目标值，层组合的数量如A-B组合和C-D组合之间可能彼此很不同。
关于由延伸接片提供的相对增加的ESR，本领域的技术人员可理解这部分的电阻能够通过改变接片的长度、宽度或厚度而增大或减小。另外，接片的材料能通过套印额外量的材料或掺杂剂而改变从而分别减小或增大相对电阻。
参照图10，其以曲线图示出标准电容器和高ESR电容器之间的比较，并且同时示出根据本技术的双电容器设计的双谐振行为。如图10所示，通过将并联耦合的第一电容器“C1”和第二电容器“C2”安置在一起，根据本技术可以产生双电容器，其中至少一个电容器采用了根据本技术的延伸电阻接片。通过以这种方式提供并联耦合的电容器，能够获得双谐振行为。
进一步参照图10，在示例性结构中，具有示例值6.8μF的第一电容器C1与具有示例值13nF的第二电容器C2可并联连接。通过将第一电容器C1构造为包括根据本技术的延伸电阻接片，可以制成双谐振、高ESR的LGA器件。具体参照图10，例如如图5c所示的标准LGA电容器，在大约10MHz出现谐振点。根据本技术，双谐振也在大约10MHz具有第一谐振点，但在大约200MHz由于电容器C2的存在而具有第二谐振点。这样的结果可通过以上参照图7a至图9c说明的元件组合而得到。
尽管结合具体实施例详细描述了本发明，但应理解，本领域技术人员在对前述内容理解的情况下容易产生所述实施例的替换、变化和等价物。因此，本公开的范围是示例性的而不是限制性的，并且本发明并不排除包括对本领域技术人员来说容易显见的对本发明的修改、变化和/或增加。
本申请要求2007年6月13日提交的题为“ESR可控的去耦电容器”的美国临时专利申请USSN 60/934397的权益，在此通过引用并入其全部内容。

Claims (60)

1.一种多层电子元件，包括：
多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的主电极区域延伸至所述第一绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
多个第二电极层，与所述多个第一电极层交替地堆叠并包括其镜像，每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
第一导电端子层材料，覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每一个的所述第一导电层；以及
第二导电端子层材料，覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每一个的所述第二导电层；
其中，选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接从而选择性确定到这样的各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与相关电路板协作以用于为所述元件形成具有可控等效串联电阻的各电流路径。
2.如权利要求1所述的多层电子元件，其中选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接的长度、宽度和厚度中的至少一种以选择性确定所述元件的等效串联电阻。
3.如权利要求1所述的多层电子元件，其中所述第一和第二导电层各自的所述至少一个延伸长度接片连接选择性配置为分别延伸至相关的所述绝缘层的第一表面的至少两个边缘。
4.如权利要求1所述的多层电子元件，其中所述第一导电端子层材料和所述第二导电端子层材料配置成在其间沿着所述第一和第二电极层两者的部分所述至少一个边缘形成间隙，由此所述电流路径包括从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成的电流回路区域，所述电流回路区域与相关电路板协作用于形成各电流抵消路径，以降低所述元件的等效串联电感。
5.如权利要求4所述的多层电子元件，其中最小化所述间隙处的端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
6.如权利要求4所述的多层电子元件，其中所述间隙处的端子层材料间隔配置为最小化这样的间隙但各自的延伸长度接片连接不交叠，从而提供所述元件的等效串联电感的相对减小，同时改善所述元件的高频性能。
7.如权利要求4所述的多层电子元件，其中所述多层电子元件包括垂直取向的多层陶瓷去耦电容器。
8.一种电路板组合体，包括：
如权利要求7所述的多层电子元件；
电路板；
多个导电线路，形成于所述电路板的同一侧，且配置为分别接合所述第一导电端子层材料和所述第二导电端子层材料；
第一导电平面，形成在所述电路板中；
第二导电平面，形成在所述电路板中；以及
多个导电通路，形成为穿过所述电路板且配置为分别将各所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接。
9.如权利要求8所述的电路板组合体，其中：
所述第一导电层材料包括功率路径或信号路径之一；且
所述第二导电层材料包括接地平面。
10.如权利要求1所述的多层电子元件，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
11.如权利要求10所述的多层电子元件，其中所述至少一个边缘接片部分中的每个选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸。
12.如权利要求10所述的多层电子元件，其中所述至少一个边缘接片部分中的每个分别与相关的所述绝缘层的第一表面的所述至少一个延伸长度接片连接并联电连接，以相对降低这样的延伸长度接片连接的等效电阻。
13.如权利要求1所述的多层电子元件，还包括至少一个第二延伸长度接片连接，所述至少一个第二延伸长度接片连接分别从每个所述导电层的主电极区域延伸到其各自绝缘层的第一表面的至少一个边缘，从而为每个各自的导电层提供双通道，以提供所述元件的相对减小的等效电感。
14.如权利要求13所述的多层电子元件，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
15.如权利要求1所述的多层电子元件，其中：
所述多层电子元件包括垂直取向的多层陶瓷双电容器型去耦多电极电容器；
所述第一和第二电极层每个还包括至少两个边缘接片部分，所述至少两个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料；
所述多层电子元件包括多个第三和第四电极层，每个第三电极层包括第三绝缘层和第三导电层，所述第三绝缘层具有由四个边缘界定的第一和第二表面，所述第三导电层覆盖所述第三绝缘层的部分所述第一表面，并且具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从第三导电层的主电极区域延伸至所述第三绝缘层的第一表面的至少两个边缘，所述多个第四电极层的每个与所述多个第三电极层交替堆叠并包括其镜像，每个第四电极层包括第四绝缘层和第四导电层，所述第四绝缘层具有由四个边缘界定的第一和第二表面，所述第四导电层覆盖所述第四绝缘层的部分所述第一表面，并具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第四导电层的主电极区域延伸至所述第四绝缘层的第一表面的至少两个边缘。
16.如权利要求15所述的多层电子元件，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述第三和第四绝缘层的每个上且与相关的所述第三和第四导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
17.一种电路板和电子元件的组合体，包括多层接点栅格馈通型垂直取向的陶瓷电容器，所述电容器安装在多层印刷电路板上，用于信号电平线的有效过滤功能和功率电平线或电路平面的去耦，并且用以提供这样的电子元件的可控等效串联电阻，所述组合体包括：
多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的主电极区域延伸至所述第一绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
多个第二电极层，所述多个第二电极层与所述多个第一电极层交替堆叠并包括其镜像，每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
第一导电端子层材料，所述第一导电端子层材料覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每个的所述第一导电层；
第二导电端子层材料，所述第二导电端子层材料覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每个的所述第二导电层；
多个导电线路，形成于所述电路板的同一侧，并配置为分别接合所述第一导电端子层材料和所述第二导电端子层材料；
第一导电平面，形成在所述电路板中；
第二导电平面，形成在所述电路板中；以及
多个导电通路，形成为穿过所述电路板，并且配置为分别将所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接；
其中所述第一导电层材料包括功率路径或信号路径之一；
所述第二导电层材料包括接地平面；且
选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接从而选择性确定到这样的各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与所述电路板协作以用于为所述元件形成具有可控等效串联电阻的各电流路径。
18.如权利要求17所述的电路板和电子元件的组合体，其中：
所述第一导电端子层和所述第二导电端子层配置成在其间沿着所述第一和第二电极层两者的部分所述至少一个边缘形成间隙；
由此从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成电流回路区域，所述电流回路区域与所述导电线路、所述导电通路、和所述导电平面协作，用以形成各电流抵消路径，以减小所述元件的等效串联电感，并且最小化所述间隙处的端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
19.如权利要求17所述的电路板和电子元件的组合体，其中选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接的长度、宽度和厚度中的至少一种，以选择性确定所述元件的等效串联电阻。
20.如权利要求17所述的电路板和电子元件的组合体，其中所述第一和第二导电层各自的所述至少一个延伸长度接片连接选择性配置为分别延伸至相关的所述绝缘层的第一表面的至少两个边缘。
21.如权利要求17所述的电路板和电子元件的组合体，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
22.如权利要求17所述的电路板和电子元件的组合体，其中所述至少一个边缘接片部分中的每个选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸。
23.如权利要求17所述的电路板和电子元件的组合体，还包括至少一个第二延伸长度接片连接，所述至少一个第二延伸长度接片连接分别从每个所述导电层的主电极区域延伸到其各自绝缘层的第一表面的至少一个边缘，从而为每个各自的导电层提供双通道，以提供所述元件的相对减小的等效电感。
24.如权利要求17所述的电路板和电子元件的组合体，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
25.如权利要求17所述的电路板和电子元件的组合体，其中：
所述多层电子元件包括垂直取向的多层陶瓷双电容器型去耦多电极电容器；
所述第一和第二电极层每个还包括至少两个边缘接片部分，所述至少两个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料；且
所述多层电子元件还包括多个第三和第四电极层，每个第三电极层包括第三绝缘层和第三导电层，所述第三绝缘层具有由四个边缘界定的第一和第二表面，所述第三导电层覆盖所述第三绝缘层的部分所述第一表面，并且具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第三导电层的主电极区域延伸至所述第三绝缘层的第一表面的至少两个边缘，所述多个第四电极层中的每个与所述多个第三电极层交替堆叠并包括其镜像，每个第四电极层包括第四绝缘层和第四导电层，所述第四绝缘层具有由四个边缘界定的第一和第二表面，所述第四导电层覆盖所述第四绝缘层的部分所述第一表面，并具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第四导电层的主电极区延伸至所述第四绝缘层的第一表面的至少两个边缘。
26.如权利要求25所述的电路板和电子元件的组合体，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述第三和第四绝缘层的每个上且与相关的所述第三和第四导电层各自的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
27.一种用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，用于信号电平线的有效过滤功能和功率电平线或电路平面的去耦，用以提供可控等效串联电阻并且用以通过采用电流抵消技术提供低等效串联电感，所述组合体还包括：
多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的主电极区域延伸至所述第一绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
多个第二电极层，与所述多个第一电极层交替堆叠并包括其镜像，其中每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
第一导电端子层材料，所述第一导电端子层材料覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每个的所述第一导电层；以及
第二导电端子层材料，所述第二导电端子层材料覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每个的所述第二导电层；
其中，选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接从而选择性确定到这样的各导电层的各自路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与相关电路板协作以用于为所述元件形成具有可控等效串联电阻的各电流路径；
所述第一导电端子层材料和所述第二导电端子层材料设置成在其间沿着所述第一和第二电极层两者的部分所述至少一个边缘形成间隙，由此所述电流路径包括从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成的电流回路区域，所述电流回路区域与相关的电路板协作用于形成各电流抵消路径，以降低所述元件的等效串联电感；且
最小化所述间隙处的端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
28.如权利要求27所述的用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，其中选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接的长度、宽度和厚度中的至少一种以选择性确定所述元件的等效串联电阻。
29.如权利要求27所述的用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，其中所述第一和第二导电层各自的所述至少一个延伸长度接片连接选择性配置为分别延伸至相关的所述绝缘层的第一表面的至少两个边缘。
30.一种电路板组合体，包括，
电路板；
如权利要求28所述的多层电子元件；
多个导电线路，形成于所述电路板的同一侧，且配置成分别接合所述第一导电端子层材料和所述第二导电端子层材料；
第一导电平面，形成在所述电路板中；
第二导电平面，形成在所述电路板中；以及
多个导电通路，形成为穿过所述电路板且配置为分别将各所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接；
其中所述第一导电层材料包括功率路径或信号路径之一；并且所述第二导电层材料包括接地平面。
31.如权利要求27所述的用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
32.如权利要求27所述的用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，还包括至少一个第二延伸长度接片连接，所述至少一个第二延伸长度接片连接分别从每个所述导电层的主电极区域延伸到其各自绝缘层的第一表面的至少一个边缘，从而为每个各自的导电层提供双通道，以提供所述元件的相对减小的等效电感。
33.如权利要求32所述的用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
34.如权利要求27所述的用于安装在多层印刷电路板上的多层接点栅格馈通型垂直取向陶瓷电容器，其中：
所述陶瓷电容器包括垂直取向的多层陶瓷双电容器型去耦多电极电容器；
每个所述第一和第二电极层还包括至少两个边缘接片部分，所述至少两个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料；
所述多层电子元件包括多个第三和第四电极层，每个第三电极层包括第三绝缘层和第三导电层，所述第三绝缘层具有由四个边缘界定的第一和第二表面，所述第三导电层覆盖所述第三绝缘层的部分所述第一表面，并且包括主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第三导电层的主电极区域延伸至所述第三绝缘层的第一表面的至少两个边缘，所述多个第四电极层的每个与所述多个第三电极层交替堆叠并包括其镜像，每个第四电极层包括第四绝缘层和第四导电层，所述第四绝缘层具有由四个边缘界定的第一和第二表面，所述第四导电层覆盖所述第四绝缘层的部分所述第一表面，并具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第四导电层的主电极区域延伸至所述第四绝缘层的第一表面的至少两个边缘；
所述电容器还包括至少一个边缘接片部分，所述至少一个边缘接片部分形成于所述第三和第四绝缘层的每个上且与相关的所述第三和第四导电层各自的所述主电极区域电隔离，且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
35.一种多层电子元件的制造方法，包括：
提供多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的主电极区域延伸至所述第一绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
提供多个第二电极层，所述多个第二电极层包括所述多个第一电极层的镜像，每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
以各交替的层定位所述第一和第二电极层；
提供第一导电端子层材料，所述第一导电端子层材料覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每个的所述第一导电层；
提供第二导电端子层材料，所述第二导电端子层材料覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每个的所述第二导电层；以及
选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接从而选择性确定到这样的各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与相关电路板协作以用于为所述元件形成具有可控等效串联电阻的各电流路径。
36.如权利要求35所述的多层电子元件的制造方法，其中所述选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接还包括：选择性配置所述至少一个延伸长度接片连接的长度、宽度和/或厚度中的至少一种以选择性确定所述元件的等效串联电阻。
37.如权利要求35所述的多层电子元件的制造方法，其中所述选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接还包括：将所述至少一个延伸长度接片连接选择性配置为分别延伸至相关的所述绝缘层的第一表面的至少两个边缘。
38.如权利要求35所述的多层电子元件的制造方法，还包括：将所述第一导电端子层材料和所述第二导电端子层材料配置成在其间沿着所述第一和第二电极层两者的部分所述至少一个边缘形成间隙，由此所述电流路径包括从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成的电流回路区域，所述电流回路区域与相关的电路板协作用于形成各电流抵消路径，以降低所述元件的等效串联电感。
39.如权利要求38所述的多层电子元件的制造方法，还包括：最小化所述间隙处的端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
40.如权利要求38所述的多层电子元件的制造方法，还包括：最小化所述间隙处的端子层材料间隔，以最小化所述间隙，但各延伸长度接片连接不交叠，从而提供所述元件的等效串联电感的相对减小，同时改善所述元件的高频性能。
41.如权利要求39所述的多层电子元件的制造方法，其中所述多层电子元件包括垂直取向的多层陶瓷去耦电容器。
42.一种电路板组合体的制造方法，包括：
如权利要求41所述提供多层电子元件；
提供电路板；
在所述电路板的同一侧形成多个导电线路且将所述多个导电线路配置为分别接合所述第一导电端子层材料和所述第二导电端子层材料；
在所述电路板中形成第一导电平面；
在所述电路板中形成第二导电平面；以及
穿过所述电路板形成多个导电通路且将所述多个导电通路配置为分别将各所述第一和第二导电端子层材料与所述电路板中的所述导电平面相耦接。
43.如权利要求42所述的电路板组合体的制造方法，其中：
将所述第一导电端子层材料提供为功率路径或信号路径之一；以及
将所述第二导电端子层材料提供为接地平面。
44.如权利要求35所述的电路板组合体的制造方法，还包括：在每个所述绝缘层上形成至少一个边缘接片部分，所述至少一个边缘接片部分与相关的所述第一和第二导电层各自的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
45.如权利要求44所述的电路板组合体的制造方法，其中所述形成至少一个边缘接片部分包括：将所述边缘端子部分选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸。
46.如权利要求44所述的电路板组合体的制造方法，其中所述形成至少一个边缘接片部分包括：将每一个所述边缘接片部分选择性配置为分别与相关的所述绝缘层的第一表面的所述至少一个延伸长度接片连接并联电连接，以相对降低所述延伸长度接片连接的等效电阻。
47.如权利要求35所述的电路板组合体的制造方法，还包括：提供至少一个第二延伸长度接片连接，所述至少一个第二延伸长度接片连接分别从每个所述导电层的主电极区域延伸到其各自绝缘层的第一表面的至少一个边缘，从而为每个各自的导电层提供双通道，以提供所述元件的相对减小的等效电感。
48.如权利要求47所述的电路板组合体的制造方法，还包括：在每个所述绝缘层上形成至少一个边缘接片部分，所述至少一个边缘接片部分与相关的所述第一和第二导电层各自的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每一个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
49.如权利要求35所述的电路板组合体的制造方法，其中：
将所述多层电子元件提供为垂直取向的多层陶瓷双电容器型去耦多电极电容器；
为所述第一和第二电极层的每个提供至少两个边缘接片部分，所述至少两个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，并且其选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料；
为所述多层电子元件提供多个第三和第四电极层，每个第三电极层包括第三绝缘层和第三导电层，所述第三绝缘层具有由四个边缘界定的第一和第二表面，所述第三导电层覆盖所述第三绝缘层的部分所述第一表面，并且具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第三导电层的主电极区域延伸至所述第三绝缘层的第一表面的至少两个对应边缘，所述多个第四电极层的每个与所述多个第三电极层交替堆叠并包括其镜像，每个第四电极层包括第四绝缘层和第四导电层，所述第四绝缘层具有由四个边缘界定的第一和第二表面，所述第四导电层覆盖所述第四绝缘层的部分所述第一表面，并具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第四导电层的主电极区延伸至所述第四绝缘层的第一表面的至少两个边缘。
50.如权利要求49所述的电路板组合体的制造方法，还包括：在各所述第三和第四绝缘层的每个上形成至少一个边缘接片部分，所述至少一个边缘接片部分与相关的所述第三和第四导电层各自的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
51.一种电路板和电子元件组合体的制造方法，所述组合体包括多层接点栅格馈通型垂直取向的陶瓷电容器，所述电容器安装在多层印刷电路板上，用于信号电平线的有效过滤功能和功率电平线或电路平面的去耦，并且用以提供所述电子元件的可控等效串联电阻，所述组合体包括：
提供多个第一电极层，每个第一电极层包括第一绝缘层和第一导电层，所述第一绝缘层具有由四个边缘界定的第一表面和第二表面，所述第一导电层覆盖所述第一绝缘层的部分所述第一表面并且具有主电极区域和从所述第一导电层的主电极区域延伸至所述第一绝缘层的第一表面的至少一个边缘的至少一个延伸长度接片连接；
提供多个第二电极层，所述多个第二电极层包括所述多个第一电极层的镜像，每个第二电极层包括第二绝缘层和第二导电层，所述第二绝缘层具有由四个边缘界定的第一表面和第二表面，所述第二导电层覆盖所述第二绝缘层的部分所述第一表面并且具有主电极区域和从所述第二导电层的主电极区域延伸至所述第二绝缘层的第一表面的至少一个边缘的至少一延伸长度接片连接；
以各交替的层定位所述第一和第二电极层；
提供第一导电端子层材料，所述第一导电端子层材料覆盖部分所述第一电极层，并且电连接所述多个第一电极层中每个的所述第一导电层；
提供第二导电端子层材料，所述第二导电端子层材料覆盖部分所述第二绝缘层，并且电连接所述多个第二电极层中每个的所述第二导电层；
在所述电路板的同一侧形成多个导电线路，所述多个导电线路配置成分别接合所述第一导电端子层材料和所述第二导电端子层材料；
在所述电路板中形成第一导电平面；
在所述电路板中形成第二导电平面；
穿过所述电路板形成多个导电通路，所述多个导电通路配置为分别将所述第一和第二导电端子层材料与形成于所述电路板中的所述导电平面相耦接；
将所述第一导电层材料提供为功率路径或信号路径之一；
将所述第二导电层材料提供为接地平面；以及
选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接从而选择性确定到这样的各导电层的各路径的有效长度，由此从所述第一导电端子层经过所述多个第一电极层和所述多个第二电极层到所述第二导电端子层形成电流路径，所述电流路径与所述电路板协作以用于为所述元件形成具有可控等效串联电阻的各电流路径。
52.如权利要求51所述的电路板和电子器件组合体的制造方法，还包括：将所述第一导电端子层和所述第二导电端子层配置成在其间沿着所述第一和第二电极层两者的部分所述至少一个边缘形成间隙，由此从所述第一导电端子层经过所述多个第一电极层和多个第二电极层至所述第二导电端子层形成电流回路区域，所述电流回路区域与所述导电线路、所述导电通路以及所述导电平面协作以形成各电流抵消路径，以减小所述元件的等效串联电感，最小化所述间隙处的所述端子层材料间隔，从而随着所述间隙减小，提供所述元件的等效串联电感的减小。
53.如权利要求51所述的电路板和电子元件组合体的制造方法，还包括：选择性配置所述第一和第二导电层各自的所述至少一个延伸长度接片连接的长度、宽度和/或厚度中的至少一种，以选择性确定所述元件的等效串联电阻。
54.如权利要求51所述的电路板和电子元件组合体的制造方法，还包括：将所述第一和第二导电层各自的所述至少一个长度接片连接选择性配置为分别延伸至相关的所述绝缘层的第一表面的至少两个边缘。
55.如权利要求51所述的电路板和电子元件组合体的制造方法，还包括：在每个所述绝缘层上形成至少一个边缘接片部分，所述至少一个边缘接片部分与相关的所述第一和第二导电层各自的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每一个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
56.如权利要求51所述的电路板和电子元件组合体的制造方法，还包括：将所述至少一个边缘端子部分的每个选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸。
57.如权利要求51所述的电路板和电子元件组合体的制造方法，还包括：提供至少一个第二延伸长度接片连接，所述至少一个第二延伸长度接片连接分别从每个所述导电层的主电极区域延伸到其各自绝缘层的第一表面的至少一个边缘，从而为每个各自的导电层提供双通道，以提供所述元件的相对减小的等效电感。
58.如权利要求51所述的电路板和电子元件组合体的制造方法，还包括：在各所述绝缘层的每个上形成至少一个边缘接片部分，所述至少一个边缘接片部分与相关的所述第一和第二导电层各自的所述主电极区域电隔离且选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
59.如权利要求51所述的电路板和电子元件组合体的制造方法，其中：
将所述多层电子元件提供为垂直取向的多层陶瓷双电容器型去耦多电极电容器；
为所述第一和第二电极层的每个提供至少两个边缘接片部分，所述至少两个边缘接片部分形成于各所述绝缘层的每个上且与相关的所述第一和第二导电层各自的所述主电极区域电隔离，且选择性配置为分别沿相关的所述绝缘层的第一表面的至少两个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料；
为所述多层电子元件提供多个第三和第四电极层，每个第三电极层包括第三绝缘层和第三导电层，所述第三绝缘层具有由四个边缘界定的第一和第二表面，所述第三导电层覆盖所述第三绝缘层的部分所述第一表面，并且具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第三导电层的主电极区域延伸至所述第三绝缘层的第一表面的至少两个对应边缘，所述多个第四电极层的每个与所述多个第三电极层交替堆叠并包括其镜像，每个第四电极层包括第四绝缘层和第四导电层，所述第四绝缘层具有由四个边缘界定的第一和第二表面，所述第四导电层覆盖所述第四绝缘层的部分所述第一表面，并具有主电极区域和至少两个延伸长度接片连接，所述至少两个延伸长度接片连接从所述第四导电层的主电极区延伸至所述第四绝缘层的第一表面的至少两个边缘。
60.如权利要求59所述的电路板和电子元件组合体的制造方法，还包括：在各所述第三和第四绝缘层的每个上形成至少一个边缘接片部分，所述至少一个边缘接片部分与相关的所述第三和第四导电层各自的所述主电极区域电隔离，并选择性配置为分别沿相关的所述绝缘层的第一表面的至少一个边缘延伸，每个所述接片部分提供边缘集结区域以用于在该处形成端子材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258644A (zh) * 2012-02-17 2013-08-21 三星电机株式会社 多层陶瓷电子部件及其制造方法
CN105765679A (zh) * 2013-11-26 2016-07-13 高通股份有限公司 包括至少一个狭缝的多层陶瓷电容器
CN107006122A (zh) * 2014-12-19 2017-08-01 高通股份有限公司 用于控制电容器的等效串联电阻的装置和方法
CN112542321A (zh) * 2019-09-20 2021-03-23 三星电机株式会社 电子组件

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7697262B2 (en) * 2005-10-31 2010-04-13 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals
JP4428446B2 (ja) * 2007-12-28 2010-03-10 Ｔｄｋ株式会社 積層コンデンサ
US8743529B2 (en) * 2009-01-09 2014-06-03 Clemson University Research Foundation Capacitive-stemmed capacitor
KR101053410B1 (ko) * 2009-07-17 2011-08-01 삼성전기주식회사 적층형 칩 커패시터
JP5035319B2 (ja) * 2009-10-23 2012-09-26 Ｔｄｋ株式会社 積層型コンデンサ
JP5035318B2 (ja) * 2009-10-23 2012-09-26 Ｔｄｋ株式会社 積層型コンデンサ
JP5287934B2 (ja) * 2011-06-13 2013-09-11 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
KR20130053878A (ko) * 2011-11-16 2013-05-24 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
US9841484B2 (en) * 2013-02-01 2017-12-12 Quantum Valley Investment Fund LP Resonator device for electron spin resonance
KR101548798B1 (ko) * 2013-04-16 2015-08-31 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판
KR101499717B1 (ko) 2013-05-21 2015-03-06 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
US9627142B2 (en) * 2013-09-24 2017-04-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
KR101630034B1 (ko) * 2014-04-21 2016-06-13 삼성전기주식회사 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판
JP2014222783A (ja) * 2014-08-13 2014-11-27 株式会社村田製作所 積層コンデンサ及び積層コンデンサの実装構造体
JP2014220528A (ja) * 2014-08-13 2014-11-20 株式会社村田製作所 積層コンデンサ
KR101698167B1 (ko) * 2015-01-02 2017-01-19 삼화콘덴서공업주식회사 적층 세라믹 커패시터
EP3325991B1 (en) 2015-07-23 2022-06-08 Quantum Valley Investment Fund LP Shifting phase in a resonator device for magnetic resonance
US9992871B2 (en) * 2015-11-10 2018-06-05 Intel Corporation Systems and methods for controlled effective series resistance component
US10109903B2 (en) * 2016-10-06 2018-10-23 Invensas Corporation Flipped RF filters and components
JP2020520122A (ja) 2017-05-15 2020-07-02 エイブイエックス コーポレイション 積層コンデンサ、および積層コンデンサを含む回路板
JP7102256B2 (ja) 2018-06-27 2022-07-19 株式会社村田製作所 積層セラミック電子部品
FR3099632B1 (fr) * 2019-08-01 2022-12-30 Valeo Systemes De Controle Moteur Composant électronique comprenant au moins deux condensateurs
JP2021082685A (ja) * 2019-11-18 2021-05-27 太陽誘電株式会社 セラミック電子部品およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3444436A (en) 1967-04-26 1969-05-13 Erie Technological Prod Inc Mounted capacitor with spaced terminal feet
US4831494A (en) 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
US5517385A (en) 1992-11-19 1996-05-14 International Business Machines Corporation Decoupling capacitor structure
US5880925A (en) 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
EP0949642B1 (en) 1998-03-31 2010-11-03 TDK Corporation Chip-type electronic component and method for producing the same
JP2003051423A (ja) 2001-08-03 2003-02-21 Tdk Corp 電子部品
US6292351B1 (en) 1999-11-17 2001-09-18 Tdk Corporation Multilayer ceramic capacitor for three-dimensional mounting
US6483692B2 (en) 2000-12-19 2002-11-19 Intel Corporation Capacitor with extended surface lands and method of fabrication therefor
US6757152B2 (en) 2001-09-05 2004-06-29 Avx Corporation Cascade capacitor
US6960366B2 (en) * 2002-04-15 2005-11-01 Avx Corporation Plated terminations
US7054136B2 (en) 2002-06-06 2006-05-30 Avx Corporation Controlled ESR low inductance multilayer ceramic capacitor
US6606237B1 (en) 2002-06-27 2003-08-12 Murata Manufacturing Co., Ltd. Multilayer capacitor, wiring board, decoupling circuit, and high frequency circuit incorporating the same
US6661639B1 (en) 2002-07-02 2003-12-09 Presidio Components, Inc. Single layer capacitor
JP2004253425A (ja) 2003-02-18 2004-09-09 Tdk Corp 積層コンデンサ
JP3897745B2 (ja) 2003-08-29 2007-03-28 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの実装構造
US6885544B2 (en) 2003-09-24 2005-04-26 Intel Corporation Vertical capacitor apparatus, systems, and methods
US6917510B1 (en) 2004-10-27 2005-07-12 Kemet Corporation Extended terminal ceramic SMD
US7741670B2 (en) * 2005-09-30 2010-06-22 Broadcom Corporation Semiconductor decoupling capacitor
US7292429B2 (en) * 2006-01-18 2007-11-06 Kemet Electronics Corporation Low inductance capacitor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258644A (zh) * 2012-02-17 2013-08-21 三星电机株式会社 多层陶瓷电子部件及其制造方法
CN103258644B (zh) * 2012-02-17 2017-09-29 三星电机株式会社 多层陶瓷电子部件及其制造方法
US10347421B2 (en) 2012-02-17 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component and method of manufacturing the same
CN105765679A (zh) * 2013-11-26 2016-07-13 高通股份有限公司 包括至少一个狭缝的多层陶瓷电容器
CN105765679B (zh) * 2013-11-26 2019-09-10 高通股份有限公司 包括至少一个狭缝的多层陶瓷电容器
CN107006122A (zh) * 2014-12-19 2017-08-01 高通股份有限公司 用于控制电容器的等效串联电阻的装置和方法
CN112542321A (zh) * 2019-09-20 2021-03-23 三星电机株式会社 电子组件

Also Published As

Publication number Publication date
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US8045319B2 (en) 2011-10-25

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