JP2001024334A - 多層プリント回路基板 - Google Patents
多層プリント回路基板Info
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- JP2001024334A JP2001024334A JP11197635A JP19763599A JP2001024334A JP 2001024334 A JP2001024334 A JP 2001024334A JP 11197635 A JP11197635 A JP 11197635A JP 19763599 A JP19763599 A JP 19763599A JP 2001024334 A JP2001024334 A JP 2001024334A
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 多層プリント回路基板の電源層およびグラン
ド層に回り込む集積回路素子の高周波電源電流が原因と
なる放射ノイズの発生を大幅に低減する。 【解決手段】 電源層とグランド層と信号層とがそれぞ
れ絶縁層を介して積層され、その表面層に各種集積回路
素子が実装された多層プリント回路基板であって、電源
層とグランド層との間に挿入されるバイパスコンデンサ
３０を、電源層とグランド層とが互いに対向する領域を
同一形状かつ同一面積で均等に分割した均等分割領域の
それぞれに配置するとともに、均等分割領域の形状を正
方形とし、バイパスコンデンサ３０をその均等分割領域
内のほぼ中心に配置し、かつ、バイパスコンデンサ３０
の静電容量値を、電源層とグランド層とが対向する領域
で形成される基板容量値より大きい値に設定し、バイパ
スコンデンサ３０の合成インダクタンスの値を全て同一
に設定する。
ド層に回り込む集積回路素子の高周波電源電流が原因と
なる放射ノイズの発生を大幅に低減する。 【解決手段】 電源層とグランド層と信号層とがそれぞ
れ絶縁層を介して積層され、その表面層に各種集積回路
素子が実装された多層プリント回路基板であって、電源
層とグランド層との間に挿入されるバイパスコンデンサ
３０を、電源層とグランド層とが互いに対向する領域を
同一形状かつ同一面積で均等に分割した均等分割領域の
それぞれに配置するとともに、均等分割領域の形状を正
方形とし、バイパスコンデンサ３０をその均等分割領域
内のほぼ中心に配置し、かつ、バイパスコンデンサ３０
の静電容量値を、電源層とグランド層とが対向する領域
で形成される基板容量値より大きい値に設定し、バイパ
スコンデンサ３０の合成インダクタンスの値を全て同一
に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ、ＬＳＩなど
の集積回路素子が搭載された多層プリント回路基板に係
り、より詳細には、不要な放射ノイズを抑えるようにバ
イパスコンデンサを配置した多層プリント回路基板に関
する。
の集積回路素子が搭載された多層プリント回路基板に係
り、より詳細には、不要な放射ノイズを抑えるようにバ
イパスコンデンサを配置した多層プリント回路基板に関
する。
【０００２】
【従来の技術】ＩＣやＬＳＩなどの集積回路素子が搭載
されたプリント回路基板を有する電子機器では、従来よ
り、搭載されている集積回路素子の高速スイッチング動
作に伴って流れる高周波電流が、集積回路素子、この集
積回路素子を搭載したプリント回路基板、このプリント
回路基板を搭載した筐体（金属フレーム）と伝搬し、そ
れぞれに伝搬する途中で放射ノイズとして漏洩すること
が原因で、その電子機器自体もしくは他の電子機器の誤
動作を引き起こす問題、すなわちＥＭＩ（Electromagne
tic Interference）の問題があることが知られている。
されたプリント回路基板を有する電子機器では、従来よ
り、搭載されている集積回路素子の高速スイッチング動
作に伴って流れる高周波電流が、集積回路素子、この集
積回路素子を搭載したプリント回路基板、このプリント
回路基板を搭載した筐体（金属フレーム）と伝搬し、そ
れぞれに伝搬する途中で放射ノイズとして漏洩すること
が原因で、その電子機器自体もしくは他の電子機器の誤
動作を引き起こす問題、すなわちＥＭＩ（Electromagne
tic Interference）の問題があることが知られている。
【０００３】プリント回路基板からの放射ノイズの輻射
経路は、大きく２つに分類すると、信号ライン系からの
輻射とグランドを含めた電源ライン系からの輻射に分け
られる。特に、高周波電流の発生源である集積回路素子
においては、電源ライン系の高周波電源電流への対策と
して、この集積回路素子が搭載されたプリント回路基板
の電源供給ラインに接続された集積回路素子の電源端子
およびプリント回路基板のグランドラインに接続された
集積回路素子のグランド端子の近傍に、バイパスコンデ
ンサを並列に配置する方法がとられている。これによっ
て、電源端子とグランド端子との間の電圧変動を抑える
とともに、高周波電源電流をバイパスするルートを作っ
てその広がりを抑えている。
経路は、大きく２つに分類すると、信号ライン系からの
輻射とグランドを含めた電源ライン系からの輻射に分け
られる。特に、高周波電流の発生源である集積回路素子
においては、電源ライン系の高周波電源電流への対策と
して、この集積回路素子が搭載されたプリント回路基板
の電源供給ラインに接続された集積回路素子の電源端子
およびプリント回路基板のグランドラインに接続された
集積回路素子のグランド端子の近傍に、バイパスコンデ
ンサを並列に配置する方法がとられている。これによっ
て、電源端子とグランド端子との間の電圧変動を抑える
とともに、高周波電源電流をバイパスするルートを作っ
てその広がりを抑えている。
【０００４】また、電源ラインおよびグランドラインを
有するプリント回路基板の代わりに、全面が導電膜の層
で形成された電源層およびグランド層を有する多層プリ
ント回路基板を用いることで、電源端子とグランド端子
との間の低インピーダンス化を図り、より効果的に放射
ノイズを抑制する方法も取られている。
有するプリント回路基板の代わりに、全面が導電膜の層
で形成された電源層およびグランド層を有する多層プリ
ント回路基板を用いることで、電源端子とグランド端子
との間の低インピーダンス化を図り、より効果的に放射
ノイズを抑制する方法も取られている。
【０００５】しかしながら、近年の集積回路素子の動作
周波数の高速化に伴い、多層プリント回路基板を用いて
集積回路素子の電源端子およびグランド端子の近傍にバ
イパスコンデンサを配置しても、以下の理由により放射
ノイズを十分に減少させることができない場合があると
いった問題があった。
周波数の高速化に伴い、多層プリント回路基板を用いて
集積回路素子の電源端子およびグランド端子の近傍にバ
イパスコンデンサを配置しても、以下の理由により放射
ノイズを十分に減少させることができない場合があると
いった問題があった。
【０００６】すなわち、多層プリント回路基板の電源層
およびグランド層の間のインピーダンス特性とバイパス
コンデンサのインピーダンス特性とを高周波領域で比較
した場合、バイパスコンデンサ自体の持つ寄生インダク
タンスの影響で、バイパスコンデンサのインピーダンス
が多層プリント回路基板の電源層とグランド層との間の
インピーダンスよりも逆に大きくなってしまう。また、
バイパスコンデンサで十分にバイパスできなかった高周
波電源電流の一部が多層プリント回路基板全体に広が
り、電源層とグランド層との層パターンがアンテナとな
って、特定の周波数で放射ノイズを増加させてしまう。
また、接続パターンを含めたバイパスコンデンサの静電
容量および寄生インダクタンスと、多層プリント回路基
板の電源層およびグランド層との間の静電容量および寄
生インダクタンスと、集積回路素子の電源端子とグラン
ド端子との間の内部容量および電源端子とグランド端子
との間の寄生インダクタンスからなるＬＣ回路が形成さ
れ、その回路の共振周波数でも放射ノイズを増加させて
しまう。
およびグランド層の間のインピーダンス特性とバイパス
コンデンサのインピーダンス特性とを高周波領域で比較
した場合、バイパスコンデンサ自体の持つ寄生インダク
タンスの影響で、バイパスコンデンサのインピーダンス
が多層プリント回路基板の電源層とグランド層との間の
インピーダンスよりも逆に大きくなってしまう。また、
バイパスコンデンサで十分にバイパスできなかった高周
波電源電流の一部が多層プリント回路基板全体に広が
り、電源層とグランド層との層パターンがアンテナとな
って、特定の周波数で放射ノイズを増加させてしまう。
また、接続パターンを含めたバイパスコンデンサの静電
容量および寄生インダクタンスと、多層プリント回路基
板の電源層およびグランド層との間の静電容量および寄
生インダクタンスと、集積回路素子の電源端子とグラン
ド端子との間の内部容量および電源端子とグランド端子
との間の寄生インダクタンスからなるＬＣ回路が形成さ
れ、その回路の共振周波数でも放射ノイズを増加させて
しまう。
【０００７】図１１は、従来の多層プリント回路基板を
示す一部拡大平面図、図１２はその断面図である。この
従来例の多層プリント回路基板１００は４層構造であ
り、上から信号層１０１、グランド層１０２、電源層１
０３、信号層１０４の順に、それぞれ絶縁層１０５を介
して積層されている。集積回路素子としては水晶クロッ
ク発振器２１０を用い、多層プリント回路基板１００の
基板コーナ部に配置している。
示す一部拡大平面図、図１２はその断面図である。この
従来例の多層プリント回路基板１００は４層構造であ
り、上から信号層１０１、グランド層１０２、電源層１
０３、信号層１０４の順に、それぞれ絶縁層１０５を介
して積層されている。集積回路素子としては水晶クロッ
ク発振器２１０を用い、多層プリント回路基板１００の
基板コーナ部に配置している。
【０００８】図１２に示すように、水晶クロック発振器
２１０はその電源端子２１３とグランド端子２１２とが
それぞれ内層の電源層１０３とグランド層１０２とに接
続されている。ただし、信号出力端子２１１は信号パタ
ーンには接続されていない。また、バイパスコンデンサ
３００としては、チップ型セラミックコンデンサを用
い、水晶クロック発振器２１０の近傍に配置している。
そして、その両端を、それぞれ配線パターン３０１，３
０２とスルーホール３０３，３０４とを介して、内装の
電源層１０３とグランド層１０２とにそれぞれ接続して
いる。
２１０はその電源端子２１３とグランド端子２１２とが
それぞれ内層の電源層１０３とグランド層１０２とに接
続されている。ただし、信号出力端子２１１は信号パタ
ーンには接続されていない。また、バイパスコンデンサ
３００としては、チップ型セラミックコンデンサを用
い、水晶クロック発振器２１０の近傍に配置している。
そして、その両端を、それぞれ配線パターン３０１，３
０２とスルーホール３０３，３０４とを介して、内装の
電源層１０３とグランド層１０２とにそれぞれ接続して
いる。
【０００９】ここで、従来例の多層プリント回路基板１
００に電源供給を行って動作させた場合、水晶クロック
発振器２１０は図示しない金属シールドされたパッケー
ジングが施されているので、水晶クロック発振器２１０
のデバイス内部からの輻射は少ない。また、信号出力端
子２１１が配線パターンに接続されていないので、信号
ライン系からの輻射も少ない。よって、多層プリント回
路基板１００を動作させた場合の放射ノイズの発生源と
しては水晶クロック発振器２１０のスイッチング動作時
に発生する電源ライン系の高周波電源電流、すなわち貫
通電流が支配的になる。
００に電源供給を行って動作させた場合、水晶クロック
発振器２１０は図示しない金属シールドされたパッケー
ジングが施されているので、水晶クロック発振器２１０
のデバイス内部からの輻射は少ない。また、信号出力端
子２１１が配線パターンに接続されていないので、信号
ライン系からの輻射も少ない。よって、多層プリント回
路基板１００を動作させた場合の放射ノイズの発生源と
しては水晶クロック発振器２１０のスイッチング動作時
に発生する電源ライン系の高周波電源電流、すなわち貫
通電流が支配的になる。
【００１０】そこで、従来は水晶クロック発振器２１０
の近傍に高周波電源電流をバイパスするルートを作りそ
の広がりを抑えるために、バイパスコンデンサ３００が
水晶クロック発振器２１０の電源端子２１３とグランド
端子２１２の近傍に配置されていた。
の近傍に高周波電源電流をバイパスするルートを作りそ
の広がりを抑えるために、バイパスコンデンサ３００が
水晶クロック発振器２１０の電源端子２１３とグランド
端子２１２の近傍に配置されていた。
【００１１】図１３は、このような多層プリント回路基
板１００において、水晶クロック発振器２１０を２０Ｍ
Hzで発振させた場合の電波暗室での遠方電界強度の測定
結果を示している。また、図１４は、バイパスコンデン
サ３００を実装しない場合の電波暗室での遠方電界強度
の測定結果を示している。ここで使用したバイパスコン
デンサ３００は、容量０．１μＦのチップ型セラミック
コンデンサである。
板１００において、水晶クロック発振器２１０を２０Ｍ
Hzで発振させた場合の電波暗室での遠方電界強度の測定
結果を示している。また、図１４は、バイパスコンデン
サ３００を実装しない場合の電波暗室での遠方電界強度
の測定結果を示している。ここで使用したバイパスコン
デンサ３００は、容量０．１μＦのチップ型セラミック
コンデンサである。
【００１２】図１３および図１４を、遠方電界強度のピ
ーク値について比較すると、周波数４８０ＭHz付近での
遠方電界強度のピーク値がバイパスコンデンサ３００を
挿入することで５dB低減されている。また、周波数８０
ＭHz付近での遠方電界強度のピーク値が、バイパスコン
デンサ３００を挿入することで、周波数が１２０ＭHz付
近に移動して５dB高い値を示している。
ーク値について比較すると、周波数４８０ＭHz付近での
遠方電界強度のピーク値がバイパスコンデンサ３００を
挿入することで５dB低減されている。また、周波数８０
ＭHz付近での遠方電界強度のピーク値が、バイパスコン
デンサ３００を挿入することで、周波数が１２０ＭHz付
近に移動して５dB高い値を示している。
【００１３】ここで、周波数４８０ＭHz付近のピーク周
波数は、多層プリント回路基板１００のベタ電源層とベ
タグランド層とで挟まれた平行平板にバイパスコンデン
サ３００が散在して配置された空洞共振器に関わる共振
周波数（以下、第１共振ピーク周波数という）であり、
特にバイパスコンデンサ３００が挿入されない場合は、
基板長辺の長さと基板誘電率とで決まる半波長共振周波
数と一致する。
波数は、多層プリント回路基板１００のベタ電源層とベ
タグランド層とで挟まれた平行平板にバイパスコンデン
サ３００が散在して配置された空洞共振器に関わる共振
周波数（以下、第１共振ピーク周波数という）であり、
特にバイパスコンデンサ３００が挿入されない場合は、
基板長辺の長さと基板誘電率とで決まる半波長共振周波
数と一致する。
【００１４】また、周波数８０ＭHz付近および周波数１
２０ＭHz付近のピーク周波数は、集積回路素子である水
晶クロック発振器２１０の電源端子およびグランド端子
間の寄生インダクタンスおよび端子間内部等価容量と、
多層プリント回路基板１００の電源層およびグランド層
間の分布静電容量および分布インダクタンスと、接続パ
ターンを含めたバイパスコンデンサ３００の寄生インダ
クタンスおよび静電容量とからなるＬＣ回路の共振周波
数（以下、第２共振ピーク周波数という）と一致する。
２０ＭHz付近のピーク周波数は、集積回路素子である水
晶クロック発振器２１０の電源端子およびグランド端子
間の寄生インダクタンスおよび端子間内部等価容量と、
多層プリント回路基板１００の電源層およびグランド層
間の分布静電容量および分布インダクタンスと、接続パ
ターンを含めたバイパスコンデンサ３００の寄生インダ
クタンスおよび静電容量とからなるＬＣ回路の共振周波
数（以下、第２共振ピーク周波数という）と一致する。
【００１５】図１５は、図１１と同様の多層プリント回
路基板において、２個のバイパスコンデンサ３００を水
晶クロック発振器２１０の近傍に配置した構造を示して
おり、この場合の電波暗室での遠方電界強度の測定結果
を図１６に示している。図１６において、第１共振ピー
ク周波数は５２０ＭHzに、第２共振ピーク周波数は１４
０ＭHzに現れている。
路基板において、２個のバイパスコンデンサ３００を水
晶クロック発振器２１０の近傍に配置した構造を示して
おり、この場合の電波暗室での遠方電界強度の測定結果
を図１６に示している。図１６において、第１共振ピー
ク周波数は５２０ＭHzに、第２共振ピーク周波数は１４
０ＭHzに現れている。
【００１６】図１７は、図１１と同様の多層プリント回
路基板において、４個のバイパスコンデンサ３００を水
晶クロック発振器２１０の近傍に配置した構造を示して
おり、この場合の電波暗室での遠方電界強度の測定結果
を図１８に示している。図１８において、第１共振ピー
ク周波数は５２０ＭHzに、第２共振ピーク周波数は１６
０ＭHzに現れている。
路基板において、４個のバイパスコンデンサ３００を水
晶クロック発振器２１０の近傍に配置した構造を示して
おり、この場合の電波暗室での遠方電界強度の測定結果
を図１８に示している。図１８において、第１共振ピー
ク周波数は５２０ＭHzに、第２共振ピーク周波数は１６
０ＭHzに現れている。
【００１７】図１９は、図１１と同様の多層プリント回
路基板において、８個のバイパスコンデンサ３００を水
晶クロック発振器２１０の近傍に配置した構造を示して
おり、この場合の電波暗室での遠方電界強度の測定結果
を図２０に示している。図２０において、第１共振ピー
ク周波数は５４０ＭHzに、第２共振ピーク周波数は２０
０ＭHzに現れている。
路基板において、８個のバイパスコンデンサ３００を水
晶クロック発振器２１０の近傍に配置した構造を示して
おり、この場合の電波暗室での遠方電界強度の測定結果
を図２０に示している。図２０において、第１共振ピー
ク周波数は５４０ＭHzに、第２共振ピーク周波数は２０
０ＭHzに現れている。
【００１８】
【発明が解決しようとする課題】このように、バイパス
コンデンサを集積回路素子の近傍に配置する従来手法を
多層プリント回路基板に用いた場合、放射ノイズの強い
ピーク周波数が高域側に多少シフトするだけで、放射ノ
イズが十分低減されていない。また、放射ノイズのピー
ク周波数をより高域にシフトするために集積回路素子の
近傍に配置するバイパスコンデンサ３００の個数を増や
しすぎると、集積回路素子の信号端子に接続する配線パ
ターンを形成するスペースが少なくなり、全ての信号端
子への配線パターンの接続が困難になる。また、バイパ
スコンデンサ部品の増加により製造コストが上昇すると
いった問題があった。
コンデンサを集積回路素子の近傍に配置する従来手法を
多層プリント回路基板に用いた場合、放射ノイズの強い
ピーク周波数が高域側に多少シフトするだけで、放射ノ
イズが十分低減されていない。また、放射ノイズのピー
ク周波数をより高域にシフトするために集積回路素子の
近傍に配置するバイパスコンデンサ３００の個数を増や
しすぎると、集積回路素子の信号端子に接続する配線パ
ターンを形成するスペースが少なくなり、全ての信号端
子への配線パターンの接続が困難になる。また、バイパ
スコンデンサ部品の増加により製造コストが上昇すると
いった問題があった。
【００１９】本発明はこのような問題点を解決すべく創
案されたものであって、その目的は、多層プリント回路
基板の電源層およびグランド層に接続されるバイパスコ
ンデンサの配置個数と配置位置と接続方法とで電源系に
構成されるＬＣ等価回路の共振周波数をコントロールす
ることで、電源系およびグランド系の放射ノイズのピー
ク周波数がＥＭＩ測定対象周波数の領域内に有しないよ
うにコントロールし、多層プリント回路基板の電源層お
よびグランド層に回り込む集積回路素子の高周波電源電
流が原因となる放射ノイズの発生を大幅に低減できる多
層プリント回路基板を提供することにある。
案されたものであって、その目的は、多層プリント回路
基板の電源層およびグランド層に接続されるバイパスコ
ンデンサの配置個数と配置位置と接続方法とで電源系に
構成されるＬＣ等価回路の共振周波数をコントロールす
ることで、電源系およびグランド系の放射ノイズのピー
ク周波数がＥＭＩ測定対象周波数の領域内に有しないよ
うにコントロールし、多層プリント回路基板の電源層お
よびグランド層に回り込む集積回路素子の高周波電源電
流が原因となる放射ノイズの発生を大幅に低減できる多
層プリント回路基板を提供することにある。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の多層プリント回路基板は、電源層とグラン
ド層と信号層とがそれぞれ絶縁層を介して積層され、表
面層に各種集積回路素子が実装された多層プリント回路
基板において、電源層とグランド層との間に挿入される
バイパスコンデンサが、電源層とグランド層とが互いに
対向する領域を同一形状かつ同一面積で均等に分割した
均等分割領域のそれぞれに配置されていることを特徴と
する。
め、本発明の多層プリント回路基板は、電源層とグラン
ド層と信号層とがそれぞれ絶縁層を介して積層され、表
面層に各種集積回路素子が実装された多層プリント回路
基板において、電源層とグランド層との間に挿入される
バイパスコンデンサが、電源層とグランド層とが互いに
対向する領域を同一形状かつ同一面積で均等に分割した
均等分割領域のそれぞれに配置されていることを特徴と
する。
【００２１】また、本発明の多層プリント回路基板は、
均等分割領域の形状を正方形とし、バイパスコンデンサ
を均等分割領域内のほぼ中心に配置し、バイパスコンデ
ンサの静電容量値を、電源層とグランド層とが対向する
領域で形成される基板容量値より大きい値に設定し、か
つ、バイパスコンデンサ自体に寄生するインダクタンス
と、このバイパスコンデンサの両端を電源層およびグラ
ンド層のそれぞれに接続するスルーホールおよびヴィア
ホールを含めた接続パターンが形成するインダクタンス
とを合わせた合成インダクタンスの値を全て同一に設定
したことを特徴とする。これにより、設計者はバイパス
コンデンサの個数で共振による電源系の放射ノイズのピ
ーク周波数を容易にコントロールすることができる。
均等分割領域の形状を正方形とし、バイパスコンデンサ
を均等分割領域内のほぼ中心に配置し、バイパスコンデ
ンサの静電容量値を、電源層とグランド層とが対向する
領域で形成される基板容量値より大きい値に設定し、か
つ、バイパスコンデンサ自体に寄生するインダクタンス
と、このバイパスコンデンサの両端を電源層およびグラ
ンド層のそれぞれに接続するスルーホールおよびヴィア
ホールを含めた接続パターンが形成するインダクタンス
とを合わせた合成インダクタンスの値を全て同一に設定
したことを特徴とする。これにより、設計者はバイパス
コンデンサの個数で共振による電源系の放射ノイズのピ
ーク周波数を容易にコントロールすることができる。
【００２２】また、本発明の多層プリント回路基板は、
バイパスコンデンサの両端の接続パターンを、合成イン
ダクタンスの値として小さなインダクタンス値が得られ
る形状に形成するとともに、バイパスコンデンサとして
寄生インダクタンス成分の少ないチップ型バイパスコン
デンサを用いることを特徴とする。
バイパスコンデンサの両端の接続パターンを、合成イン
ダクタンスの値として小さなインダクタンス値が得られ
る形状に形成するとともに、バイパスコンデンサとして
寄生インダクタンス成分の少ないチップ型バイパスコン
デンサを用いることを特徴とする。
【００２３】また、本発明の多層プリント回路基板は、
電源層とグランド層とが対向する領域で形成される基板
容量をＣ0 とし、バイパスコンデンサ自体に寄生するイ
ンダクタンスとバイパスコンデンサの両端を電源層とグ
ランド層とに接続するスルーホールおよびヴィアホール
を含めた接続パターンが形成するインダクタンスとを合
わせた合成インダクタンスをＬb とするとき、均等分割
領域の分割数Ｎが次式（３） √Ｎ＞２×π×√（Ｌb ×Ｃ0 ）×１０9 ・・・（３） を満足することを特徴とする。
電源層とグランド層とが対向する領域で形成される基板
容量をＣ0 とし、バイパスコンデンサ自体に寄生するイ
ンダクタンスとバイパスコンデンサの両端を電源層とグ
ランド層とに接続するスルーホールおよびヴィアホール
を含めた接続パターンが形成するインダクタンスとを合
わせた合成インダクタンスをＬb とするとき、均等分割
領域の分割数Ｎが次式（３） √Ｎ＞２×π×√（Ｌb ×Ｃ0 ）×１０9 ・・・（３） を満足することを特徴とする。
【００２４】また、本発明の多層プリント回路基板は、
電源層とグランド層とが対向する領域で形成される基板
容量をＣ0 とし、バイパスコンデンサ自体に寄生するイ
ンダクタンスとバイパスコンデンサの両端を電源層およ
びグランド層のそれぞれに接続するスルーホールおよび
ヴィアホールを含めた接続パターンが形成するインダク
タンスとを合わせた合成インダクタンスをＬb とし、か
つ各種集積回路素子のなかで最も高速のクロック周波数
で動作する集積回路素子の電源端子とグランド端子との
間に流れる貫通電流の通電時間をｔW とするとき、均等
分割領域の分割数Ｎが次式（４） √Ｎ＞４×√（Ｌb ×Ｃ0 ）／ｔW ・・・（４） を満足することを特徴とする。
電源層とグランド層とが対向する領域で形成される基板
容量をＣ0 とし、バイパスコンデンサ自体に寄生するイ
ンダクタンスとバイパスコンデンサの両端を電源層およ
びグランド層のそれぞれに接続するスルーホールおよび
ヴィアホールを含めた接続パターンが形成するインダク
タンスとを合わせた合成インダクタンスをＬb とし、か
つ各種集積回路素子のなかで最も高速のクロック周波数
で動作する集積回路素子の電源端子とグランド端子との
間に流れる貫通電流の通電時間をｔW とするとき、均等
分割領域の分割数Ｎが次式（４） √Ｎ＞４×√（Ｌb ×Ｃ0 ）／ｔW ・・・（４） を満足することを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２６】図１は、本発明の多層プリント回路基板の
要部の一実施の形態を示す底面図（バイパスコンデンサ
を実装する面側を見た図）、図２は同平面図（集積回路
素子を実装する面側を見た図）、図３は同断面図であ
る。
要部の一実施の形態を示す底面図（バイパスコンデンサ
を実装する面側を見た図）、図２は同平面図（集積回路
素子を実装する面側を見た図）、図３は同断面図であ
る。
【００２７】本実施の形態の多層プリント回路基板（以
下、多層基板と略記する）１０も、図１１に示す従来例
の多層プリント回路基板１００と同様に４層構造であっ
て、上から信号層１１、グランド層１２、電源層１３、
信号層１４の順に、それぞれ絶縁層１５を介して積層さ
れている。
下、多層基板と略記する）１０も、図１１に示す従来例
の多層プリント回路基板１００と同様に４層構造であっ
て、上から信号層１１、グランド層１２、電源層１３、
信号層１４の順に、それぞれ絶縁層１５を介して積層さ
れている。
【００２８】また、多層基板１０に実装されるＩＣやＬ
ＳＩ等の集積回路素子２０は、同一パッケージ内に複数
のグランド端子２２と電源端子２３とを有し、それぞれ
直下のグランド層１２と電源層１３とに、それぞれスル
ーホール２４，２４を介して接続されている。
ＳＩ等の集積回路素子２０は、同一パッケージ内に複数
のグランド端子２２と電源端子２３とを有し、それぞれ
直下のグランド層１２と電源層１３とに、それぞれスル
ーホール２４，２４を介して接続されている。
【００２９】また、バイパスコンデンサ３０はチップ型
セラミックコンデンサを用いており、その両端が、配線
パターン３１，３２およびスルーホール３３，３４をそ
れぞれ介して、グランド層１２と電源層１３とに接続さ
れている。このバイパスコンデンサ３０は、多層基板１
０の電源層１３とグランド層１２とが対向する領域を均
等分割した各分割領域のほぼ中心にそれぞれ配置されて
いる。
セラミックコンデンサを用いており、その両端が、配線
パターン３１，３２およびスルーホール３３，３４をそ
れぞれ介して、グランド層１２と電源層１３とに接続さ
れている。このバイパスコンデンサ３０は、多層基板１
０の電源層１３とグランド層１２とが対向する領域を均
等分割した各分割領域のほぼ中心にそれぞれ配置されて
いる。
【００３０】次に、均等分割数の決定手順について説明
する。多層基板１０の長辺方向の長さをＸa 、短辺方向
の長さをＸb 、電源層１３とグランド層１２との間の絶
縁層１５の厚みをｄ、誘電率をεとすると、基板容量Ｃ
0 は次式（５）で表される値になる。
する。多層基板１０の長辺方向の長さをＸa 、短辺方向
の長さをＸb 、電源層１３とグランド層１２との間の絶
縁層１５の厚みをｄ、誘電率をεとすると、基板容量Ｃ
0 は次式（５）で表される値になる。
【００３１】 Ｃ0 ＝ε×Ｘa ×Ｘb ／ｄ ・・・（５） また、均等分割数、つまりバイパスコンデンサ３０の挿
入個数をＮ個とし、個々のバイパスコンデンサ３０の静
電容量をＣb とし、バイパスコンデンサ３０自体が有す
る寄生インダクタンスと配線パターン３１，３２が有す
るインダクタンスとスルーホール３３，３４が有するイ
ンダクタンスを全て直列接続した場合の合成インダクタ
ンスをＬb とし、かつ、Ｎ個全てのバイパスコンデンサ
３０に対してＬb の値を同一にすると、このときのＬＣ
等価回路は図４に示すようになる。
入個数をＮ個とし、個々のバイパスコンデンサ３０の静
電容量をＣb とし、バイパスコンデンサ３０自体が有す
る寄生インダクタンスと配線パターン３１，３２が有す
るインダクタンスとスルーホール３３，３４が有するイ
ンダクタンスを全て直列接続した場合の合成インダクタ
ンスをＬb とし、かつ、Ｎ個全てのバイパスコンデンサ
３０に対してＬb の値を同一にすると、このときのＬＣ
等価回路は図４に示すようになる。
【００３２】ここで、基板容量Ｃ0 は、実際には分布定
数回路であり、多層基板１０の電源層１３とグランド層
１２とが対向する領域を正方形で均等分割したとき、そ
れぞれのバイパスコンデンサ３０に対して、均等分割基
板容量Ｃ0 ／Ｎが割り当てられるので、このときのＬＣ
等価回路は図５に示すようになる。
数回路であり、多層基板１０の電源層１３とグランド層
１２とが対向する領域を正方形で均等分割したとき、そ
れぞれのバイパスコンデンサ３０に対して、均等分割基
板容量Ｃ0 ／Ｎが割り当てられるので、このときのＬＣ
等価回路は図５に示すようになる。
【００３３】図５に示すＬＣ等価回路における並列共振
周波数ｆr は、Ｃb がＣ0 に比べて十分大きいとき、次
式（６）で表される。
周波数ｆr は、Ｃb がＣ0 に比べて十分大きいとき、次
式（６）で表される。
【００３４】 ｆr ＝１／（２×π×√（Ｌb ×Ｃ0 ／Ｎ） ・・・（６） この並列共振周波数ｆr は、電源系およびグランド系の
放射ノイズのピーク周波数と一致するので、多層基板１
０の寸法、誘電率等の物理定数が決まると必然的に基板
容量Ｃ0 が決まり、合成インダクタンス値Ｌb と均等分
割配置されたバイパスコンデンサ３０の総数Ｎとで、多
層基板１０の電源系およびグランド系から発生する放射
ノイズのピーク周波数をコントロールすることが可能と
なる。
放射ノイズのピーク周波数と一致するので、多層基板１
０の寸法、誘電率等の物理定数が決まると必然的に基板
容量Ｃ0 が決まり、合成インダクタンス値Ｌb と均等分
割配置されたバイパスコンデンサ３０の総数Ｎとで、多
層基板１０の電源系およびグランド系から発生する放射
ノイズのピーク周波数をコントロールすることが可能と
なる。
【００３５】この点について、図８および図９を用いて
説明する。図８は、バイパスコンデンサ３０を配置した
多層基板の底面図（バイパスコンデンサを実装する面側
を見た図）である。多層基板１０の基板外径寸法は、長
辺方向の長さＸa が１４４ｍｍ、短辺方向の長さＸb が
１０８ｍｍ、全体の厚みが１．６ｍｍの４層構造であ
る。また、断面構造は図３と同様であって、電源層１３
とグランド層１２との間の絶縁層１５の厚みｄは０．８
ｍｍで、比誘電率４．７の絶縁材料を用いている。ま
た、集積回路素子２０として、２０ＭHzの水晶クロック
発振器を用い、図８に示すように、基板コーナ部に配置
している。
説明する。図８は、バイパスコンデンサ３０を配置した
多層基板の底面図（バイパスコンデンサを実装する面側
を見た図）である。多層基板１０の基板外径寸法は、長
辺方向の長さＸa が１４４ｍｍ、短辺方向の長さＸb が
１０８ｍｍ、全体の厚みが１．６ｍｍの４層構造であ
る。また、断面構造は図３と同様であって、電源層１３
とグランド層１２との間の絶縁層１５の厚みｄは０．８
ｍｍで、比誘電率４．７の絶縁材料を用いている。ま
た、集積回路素子２０として、２０ＭHzの水晶クロック
発振器を用い、図８に示すように、基板コーナ部に配置
している。
【００３６】また、多層基板１０は、一辺が３６ｍｍの
正方形に均等に１２分割され、それぞれの中心に１個ず
つバイパスコンデンサ３０が配置されている。個々のバ
イパスコンデンサ３０の挿入方法は図３と同様である。
また、バイパスコンデンサ３０はチップ型のセラミック
コンデンサで、その容量は０．１μＦのものを使用し、
電源層およびグランド層への接続パターンは個々のバイ
パスコンデンサ３０について全て同形状としている。ま
た、上記の合成インダクタンスの値Ｌb は、測定により
２．７×１０-9（Ｈ）であった。
正方形に均等に１２分割され、それぞれの中心に１個ず
つバイパスコンデンサ３０が配置されている。個々のバ
イパスコンデンサ３０の挿入方法は図３と同様である。
また、バイパスコンデンサ３０はチップ型のセラミック
コンデンサで、その容量は０．１μＦのものを使用し、
電源層およびグランド層への接続パターンは個々のバイ
パスコンデンサ３０について全て同形状としている。ま
た、上記の合成インダクタンスの値Ｌb は、測定により
２．７×１０-9（Ｈ）であった。
【００３７】基板容量の値Ｃ0 は、上記の式（５）を用
いて８００×１０-12 （Ｆ）と算出される。
いて８００×１０-12 （Ｆ）と算出される。
【００３８】図９は、このような構成の多層基板１０に
おける電波暗室での遠方電界強度の測定結果を示してい
る。同図より、バイパスコンデンサ３０を１２個均等に
配置した場合は、クロック周波数２０ＭHzの逓倍波のス
ペクトラムのうち３８０ＭHz付近に放射ノイズのピーク
が現れている。これは、Ｎ＝１２、Ｌb ＝２．７×１０
-9（Ｈ）、Ｃ0 ＝８００×１０-12 （Ｆ）を式（６）に
代入して得られるｆr＝３７５ＭHzに良く一致してい
る。
おける電波暗室での遠方電界強度の測定結果を示してい
る。同図より、バイパスコンデンサ３０を１２個均等に
配置した場合は、クロック周波数２０ＭHzの逓倍波のス
ペクトラムのうち３８０ＭHz付近に放射ノイズのピーク
が現れている。これは、Ｎ＝１２、Ｌb ＝２．７×１０
-9（Ｈ）、Ｃ0 ＝８００×１０-12 （Ｆ）を式（６）に
代入して得られるｆr＝３７５ＭHzに良く一致してい
る。
【００３９】ＥＭＩの規制対象周波数領域が３０ＭHz〜
１ＧHzであるから、上記の共振周波数ｆr を１ＧHz以上
に設定すれば、均等分割配置されたバイパスコンデンサ
３０の総数Ｎは次式（７）を満足するものを選定すれば
よい。
１ＧHzであるから、上記の共振周波数ｆr を１ＧHz以上
に設定すれば、均等分割配置されたバイパスコンデンサ
３０の総数Ｎは次式（７）を満足するものを選定すれば
よい。
【００４０】 √Ｎ＞２×π×√（Ｌb ×Ｃ0 ）×１０9 ・・・（７） ここで、上記（７）式を満足するバイパスコンデンサ３
０の総数Ｎを極力少なくするには、合成インダクタンス
の値Ｌb を小さくすることが好ましく、図３における配
線パターン３１，３２の線長をできるだけ短く、かつ線
幅をできるだけ広くする配線パターンとし、バイパスコ
ンデンサ３０としては寄生インダクタンス成分の少ない
チップ型バイパスコンデンサを用いている。また、チッ
プ型バイパスコンデンサ３０の電源層１３およびグラン
ド層１２への接続方法としては、図１０に示すインナー
ヴィアホール（ＩＶＨ）３５，３６を用いても良い。
０の総数Ｎを極力少なくするには、合成インダクタンス
の値Ｌb を小さくすることが好ましく、図３における配
線パターン３１，３２の線長をできるだけ短く、かつ線
幅をできるだけ広くする配線パターンとし、バイパスコ
ンデンサ３０としては寄生インダクタンス成分の少ない
チップ型バイパスコンデンサを用いている。また、チッ
プ型バイパスコンデンサ３０の電源層１３およびグラン
ド層１２への接続方法としては、図１０に示すインナー
ヴィアホール（ＩＶＨ）３５，３６を用いても良い。
【００４１】次に、波源である集積回路素子のなかで、
最も高速に動作する集積回路素子のスイッチング動作時
に、電源端子からグランド端子に貫通して流れる貫通電
流の高周波成分の周波数特性は、貫通電流の流れる時間
幅をｔw としたとき、２／（π・ｔw ）なる周波数にお
いては、減衰率が−２０dB/decから−４０dB/decに変化
する点で十分に高周波成分が減衰しているので、上記の
共振周波数ｆr を２／（π・ｔw ）なる周波数以上に設
定すれば、均等分割配置されたバイパスコンデンサ３０
の総数Ｎは次式（８）を満足するものを選定してもよ
い。
最も高速に動作する集積回路素子のスイッチング動作時
に、電源端子からグランド端子に貫通して流れる貫通電
流の高周波成分の周波数特性は、貫通電流の流れる時間
幅をｔw としたとき、２／（π・ｔw ）なる周波数にお
いては、減衰率が−２０dB/decから−４０dB/decに変化
する点で十分に高周波成分が減衰しているので、上記の
共振周波数ｆr を２／（π・ｔw ）なる周波数以上に設
定すれば、均等分割配置されたバイパスコンデンサ３０
の総数Ｎは次式（８）を満足するものを選定してもよ
い。
【００４２】 √Ｎ＞４×√（Ｌb ×Ｃ0 ）／ｔW ・・・（８） これにより、少なくともＥＭＩ規制対象周波数領域であ
る３０ＭHz〜１ＧHzの範囲内で、集積回路素子の高周波
電源電流が多層基板１０の電源層１３およびグランド層
１２に回り込んでも、共振による放射ノイズのピークが
発生せず、多層基板１０からの電源系およびグランド系
に関する放射ノイズを十分に低減できる。
る３０ＭHz〜１ＧHzの範囲内で、集積回路素子の高周波
電源電流が多層基板１０の電源層１３およびグランド層
１２に回り込んでも、共振による放射ノイズのピークが
発生せず、多層基板１０からの電源系およびグランド系
に関する放射ノイズを十分に低減できる。
【００４３】なお、上記実施の形態では、多層基板１０
を４層構造としているが、層の数や層の構成はこの４層
構造に限定されるものではない。
を４層構造としているが、層の数や層の構成はこの４層
構造に限定されるものではない。
【００４４】図６は、本発明の多層プリント回路基板の
要部の他の実施の形態を示す底面図（バイパスコンデン
サを実装する面側を見た図）である。
要部の他の実施の形態を示す底面図（バイパスコンデン
サを実装する面側を見た図）である。
【００４５】本実施の形態の多層基板１０の基板外径寸
法は、長辺方向の長さＸa が１４４ｍｍ、短辺方向の長
さＸb が１０８ｍｍ、全体の厚みが１．６ｍｍの４層構
造である。また、断面構造は図３と同様であって、電源
層１３とグランド層１２との間の絶縁層１５の厚みｄは
０．８ｍｍで、比誘電率４．７の絶縁材料を用いてい
る。また、集積回路素子２０として、２０ＭHzの水晶ク
ロック発振器を用い、図６に示すように、基板コーナ部
に配置している。
法は、長辺方向の長さＸa が１４４ｍｍ、短辺方向の長
さＸb が１０８ｍｍ、全体の厚みが１．６ｍｍの４層構
造である。また、断面構造は図３と同様であって、電源
層１３とグランド層１２との間の絶縁層１５の厚みｄは
０．８ｍｍで、比誘電率４．７の絶縁材料を用いてい
る。また、集積回路素子２０として、２０ＭHzの水晶ク
ロック発振器を用い、図６に示すように、基板コーナ部
に配置している。
【００４６】また、多層基板１０は、一辺が１８ｍｍの
正方形に均等に４８分割され、それぞれの中心に１個ず
つバイパスコンデンサ３０が配置されている。個々のバ
イパスコンデンサ３０の挿入方法は図３と同様である。
また、バイパスコンデンサ３０はチップ型のセラミック
コンデンサで、その容量は０．１μＦのものを使用し、
電源層およびグランド層への接続パターンは個々のバイ
パスコンデンサ３０について全て同形状としている。ま
た、上記の合成インダクタンスの値Ｌb は、測定により
２．７×１０-9（Ｈ）であった。
正方形に均等に４８分割され、それぞれの中心に１個ず
つバイパスコンデンサ３０が配置されている。個々のバ
イパスコンデンサ３０の挿入方法は図３と同様である。
また、バイパスコンデンサ３０はチップ型のセラミック
コンデンサで、その容量は０．１μＦのものを使用し、
電源層およびグランド層への接続パターンは個々のバイ
パスコンデンサ３０について全て同形状としている。ま
た、上記の合成インダクタンスの値Ｌb は、測定により
２．７×１０-9（Ｈ）であった。
【００４７】基板容量の値Ｃ0 は、上記の式（５）を用
いて８００×１０-12 （Ｆ）と算出される。また、水晶
クロック発振器（集積回路素子）２０の貫通電流の流れ
る時間幅ｔw は、測定値より０．９ｎｓｅｃであった。
いて８００×１０-12 （Ｆ）と算出される。また、水晶
クロック発振器（集積回路素子）２０の貫通電流の流れ
る時間幅ｔw は、測定値より０．９ｎｓｅｃであった。
【００４８】以上の数値を上記の式（８）に代入する
と、Ｎ＞４２．７が得られる。図７は、このような構成
の多層基板１０における電波暗室での遠方電界強度の測
定結果を示している。同図より、バイパスコンデンサ３
０を４８個均等に配置した場合は、ＥＭＩの規制対象周
波数領域である３０ＭHz〜１ＧHzの全域にわたって放射
ノイズのピークを持たず、十分に抑制されている。
と、Ｎ＞４２．７が得られる。図７は、このような構成
の多層基板１０における電波暗室での遠方電界強度の測
定結果を示している。同図より、バイパスコンデンサ３
０を４８個均等に配置した場合は、ＥＭＩの規制対象周
波数領域である３０ＭHz〜１ＧHzの全域にわたって放射
ノイズのピークを持たず、十分に抑制されている。
【００４９】
【発明の効果】本発明の多層プリント回路基板によれ
ば、多層プリント回路基板の電源層およびグランド層に
接続されるバイパスコンデンサを均等配置することによ
り、共振による電源系の放射ノイズのピーク周波数を少
ない個数でより高域にシフトさせることができる。ま
た、本発明の多層プリント回路基板によれば、均等分割
の形状を正方形とし、その中心にバイパスコンデンサを
配置し、バイパスコンデンサの容量値を基板容量より十
分大きく設定し、バイパスコンデンサの電源層およびグ
ランド層への接続パターンを同一にすることで、設計者
はバイパスコンデンサの個数で共振による電源系の放射
ノイズのピーク周波数を容易にコントロールすることが
できる。
ば、多層プリント回路基板の電源層およびグランド層に
接続されるバイパスコンデンサを均等配置することによ
り、共振による電源系の放射ノイズのピーク周波数を少
ない個数でより高域にシフトさせることができる。ま
た、本発明の多層プリント回路基板によれば、均等分割
の形状を正方形とし、その中心にバイパスコンデンサを
配置し、バイパスコンデンサの容量値を基板容量より十
分大きく設定し、バイパスコンデンサの電源層およびグ
ランド層への接続パターンを同一にすることで、設計者
はバイパスコンデンサの個数で共振による電源系の放射
ノイズのピーク周波数を容易にコントロールすることが
できる。
【００５０】また、本発明の多層プリント回路基板によ
れば、ＥＭＩ規制対象の上限周波数もしくは高周波電源
電流源である集積回路素子の貫通電流の周波数特性を考
慮したカットオフ周波数を選定し、その周波数以上に電
源系の放射ノイズのピーク周波数をシフトさせること
が、最小限のバイパスコンデンサの個数で可能となり、
ＥＭＩ規制対象の周波数領域内でピーク値を持たず、放
射ノイズの発生を大幅に低減することができる。
れば、ＥＭＩ規制対象の上限周波数もしくは高周波電源
電流源である集積回路素子の貫通電流の周波数特性を考
慮したカットオフ周波数を選定し、その周波数以上に電
源系の放射ノイズのピーク周波数をシフトさせること
が、最小限のバイパスコンデンサの個数で可能となり、
ＥＭＩ規制対象の周波数領域内でピーク値を持たず、放
射ノイズの発生を大幅に低減することができる。
【図１】本発明の多層プリント回路基板の要部の一実施
の形態を示す底面図である。
の形態を示す底面図である。
【図２】本発明の多層プリント回路基板の要部の一実施
の形態を示す平面図である。
の形態を示す平面図である。
【図３】本発明の多層プリント回路基板の要部の一実施
の形態を示す断面図である。
の形態を示す断面図である。
【図４】本発明の多層プリント回路基板の一実施の形態
のＬＣ等価回路である。
のＬＣ等価回路である。
【図５】本発明の多層プリント回路基板の一実施の形態
のＬＣ等価回路である。
のＬＣ等価回路である。
【図６】本発明の多層プリント回路基板の要部の他の実
施の形態を示す底面図である。
施の形態を示す底面図である。
【図７】本発明の他の実施の形態の多層プリント回路基
板の電波暗室での遠方電界強度の測定結果を示すグラフ
である。
板の電波暗室での遠方電界強度の測定結果を示すグラフ
である。
【図８】本発明の原理を説明する多層プリント回路基板
の平面図である。
の平面図である。
【図９】本発明の原理を説明する多層プリント回路基板
の電波暗室での遠方電界強度の測定結果を示すグラフで
ある。
の電波暗室での遠方電界強度の測定結果を示すグラフで
ある。
【図１０】本発明の多層プリント回路基板の要部の他の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図１１】従来の多層プリント回路基板を示す一部拡大
平面図である。
平面図である。
【図１２】従来の多層プリント回路基板を示す一部拡大
断面図である。
断面図である。
【図１３】従来の多層プリント回路基板の電波暗室での
遠方電界強度の測定結果を示すグラフである。
遠方電界強度の測定結果を示すグラフである。
【図１４】従来の多層プリント回路基板の電波暗室での
遠方電界強度の測定結果を示すグラフである。
遠方電界強度の測定結果を示すグラフである。
【図１５】従来の多層プリント回路基板の一部拡大平面
図である。
図である。
【図１６】図１５に示す多層プリント回路基板の電波暗
室での遠方電界強度の測定結果を示すグラフである。
室での遠方電界強度の測定結果を示すグラフである。
【図１７】従来の多層プリント回路基板の一部拡大平面
図である。
図である。
【図１８】図１７に示す多層プリント回路基板の電波暗
室での遠方電界強度の測定結果を示すグラフである。
室での遠方電界強度の測定結果を示すグラフである。
【図１９】従来の多層プリント回路基板の一部拡大平面
図である。
図である。
【図２０】図１９に示す多層プリント回路基板の電波暗
室での遠方電界強度の測定結果を示すグラフである。
室での遠方電界強度の測定結果を示すグラフである。
１０ 多層基板（多層プリント回路基板） １１，１４ 信号層 １２ グランド層 １３ 電源層 １５ 絶縁層 ２０ 集積回路素子（水晶クロック発振器） ２２ グランド端子 ２３ 電源端子 ３０ バイパスコンデンサ ３１，３２ 配線パターン ２４，３３，３４ スルーホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中 政道 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5E336 AA04 AA14 BB03 BC15 BC31 BC34 CC01 CC31 CC53 CC58 EE03 GG11 GG30 5E338 AA03 BB75 CC01 CC04 CC06 CD02 EE13 5E346 AA42 AA43 BB03 BB04 CC21 FF45 HH01
Claims (8)
- 【請求項１】 電源層とグランド層と信号層とがそれぞ
れ絶縁層を介して積層され、表面層に各種集積回路素子
が実装された多層プリント回路基板において、前記電源
層と前記グランド層との間に挿入されるバイパスコンデ
ンサが、前記電源層と前記グランド層とが互いに対向す
る領域を同一形状かつ同一面積で均等に分割した均等分
割領域のそれぞれに配置されていることを特徴とする多
層プリント回路基板。 - 【請求項２】 前記均等分割領域の形状が正方形である
ことを特徴とする請求項１に記載の多層プリント回路基
板。 - 【請求項３】 前記バイパスコンデンサが前記均等分割
領域内のほぼ中心に配置されていることを特徴とする請
求項１または２に記載の多層プリント回路基板。 - 【請求項４】 前記バイパスコンデンサの静電容量値
が、前記電源層と前記グランド層とが対向する領域で形
成される基板容量値より大きい値に設定されていること
を特徴とする請求項１、２または３に記載の多層プリン
ト回路基板。 - 【請求項５】 前記バイパスコンデンサ自体に寄生する
インダクタンスと、このバイパスコンデンサの両端を前
記電源層および前記グランド層のそれぞれに接続するス
ルーホールおよびヴィアホールを含めた接続パターンが
形成するインダクタンスとを合わせた合成インダクタン
スの値が全て同一に設定されていることを特徴とする請
求項１、２、３または４に記載の多層プリント回路基
板。 - 【請求項６】 前記バイパスコンデンサの両端の接続パ
ターンを、前記合成インダクタンスの値として小さなイ
ンダクタンス値が得られる形状に形成するとともに、前
記バイパスコンデンサとして寄生インダクタンス成分の
少ないチップ型バイパスコンデンサを用いることを特徴
とする請求項５に記載の多層プリント回路基板。 - 【請求項７】 前記電源層と前記グランド層とが対向す
る領域で形成される基板容量をＣ0 とし、バイパスコン
デンサ自体に寄生するインダクタンスとバイパスコンデ
ンサの両端を前記電源層および前記グランド層のそれぞ
れに接続するスルーホールおよびヴィアホールを含めた
接続パターンが形成するインダクタンスとを合わせた合
成インダクタンスをＬb とするとき、前記均等分割領域
の分割数Ｎが次式（１） √Ｎ＞２×π×√（Ｌb ×Ｃ0 ）×１０9 ・・・（１） を満足することを特徴とする請求項１、２、３、４、５
または６に記載の多層プリント回路基板。 - 【請求項８】 前記電源層と前記グランド層とが対向す
る領域で形成される基板容量をＣ0 とし、バイパスコン
デンサ自体に寄生するインダクタンスとバイパスコンデ
ンサの両端を前記電源層および前記グランド層のそれぞ
れに接続するスルーホールおよびヴィアホールを含めた
接続パターンが形成するインダクタンスとを合わせた合
成インダクタンスをＬb とし、かつ前記各種集積回路素
子のなかで最も高速のクロック周波数で動作する集積回
路素子の電源とグランド端子との間に流れる貫通電流の
通電時間をｔW とするとき、前記均等分割領域の分割数
Ｎが次式（２） √Ｎ＞４×√（Ｌb ×Ｃ0 ）／ｔW ・・・（２） を満足することを特徴とする請求項１、２、３、４、５
または６に記載の多層プリント回路基板。
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|---|---|---|---|
| JP19763599A JP3781922B2 (ja) | 1999-07-12 | 1999-07-12 | 多層プリント回路基板 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19763599A JP3781922B2 (ja) | 1999-07-12 | 1999-07-12 | 多層プリント回路基板 |
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| JP3781922B2 JP3781922B2 (ja) | 2006-06-07 |
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Family Applications (1)
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|---|---|---|---|
| JP19763599A Expired - Fee Related JP3781922B2 (ja) | 1999-07-12 | 1999-07-12 | 多層プリント回路基板 |
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| Country | Link |
|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2393581A (en) * | 2002-09-27 | 2004-03-31 | Visteon Global Tech Inc | EMI suppression method for powertrain control modules |
| JP2007234715A (ja) * | 2006-02-28 | 2007-09-13 | Nec Corp | 多層プリント回路基板 |
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-
1999
- 1999-07-12 JP JP19763599A patent/JP3781922B2/ja not_active Expired - Fee Related
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| US6856209B2 (en) | 2002-09-27 | 2005-02-15 | Visteon Global Technologies, Inc. | EMI suppression method for powertrain control modules |
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