KR100364009B1

KR100364009B1 - 다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로

Info

Publication number: KR100364009B1
Application number: KR1020000020637A
Authority: KR
Inventors: 구로다요이치; 다니구치마사아키; 나이토야스유키; 호리하루오; 곤도다카노리
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 1999-11-19
Filing date: 2000-04-19
Publication date: 2002-12-11
Also published as: KR20010049268A; TW470983B; DE10019838B4; JP3337018B2; DE10019838A1; US6351369B1; JP2001148324A

Abstract

본 발명의 다층 커패시터는 등가 직렬 인덕턴스(equivalent series inductance: ESL)의 대폭 저하를 달성하며, 서로 대향하고 있는 제 1 내부전극 및 제 2 내부전극, 제 1 관통도체 및 제 2 관통도체, 및 제 1 외부 단자전극 및 제 2 외부 단자전극을 포함하고 있다. 제 1 관통도체는 제 1 내부전극과 제 1 외부 단자전극을 전기적으로 접속시키며, 제 2 관통도체는 제 2 내부전극과 제 2 외부 단자전극을 전기적으로 접속시킨다. 제 1 및 제 2 관통도체는, 제 1 및 제 2 내부전극을 흐르는 전류에 의해 유도되는 자계를 상쇄시키도록, 배열되어 있다. 또한, 제 1 및 제 2 관통도체의 배열 피치(pitch)를 P로 나타내고, 제 1 및 제 2 관통도체의 합계의 수를 N이라 할 때, P/N의 비가 약 0.085㎜ 이하가 되도록 구성을 설정한다.

Description

다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로{Multi-layer Capacitor, Wiring Substrate, Decoupling Circuit and High Frequency Circuit}

본 발명은 다층 커패시터, 배선 기판, 감결합 회로 및 고주파 회로에 관한것이다. 보다 상세히하면, 본 발명은 고주파 회로를 향상시키기 위해 사용되는 다층 커패시터, 및 이러한 다층 커패시터에 의해 구성되는 배선 기판, 감결합 회로 및 고주파 회로에 관한 것이다.

종래의 다층 커패시터의 대부분은 세라믹 유전체 재료 등으로 형성되어 있다. 이러한 다층 커패시터는 적층되어 있는 복수개의 유전체층, 및 상기 유전체층의 적층 방향으로 상호 교대로 배치되어 있는 상호 대향의 복수쌍의 제 1 내부전극 및 상호 대향의 복수쌍의 제 2 내부전극을 구비하고 있는 커패시터를 포함하고 있으며, 상기 복수쌍의 제 1 및 제 2 내부전극들은 복수개의 커패시터 장치를 구성하기 위해서 유전체층을 통해서 대향하고 있다. 커패시터의 제 1 단면에는 제 1 외부 단자전극이 형성되어 있고, 커패시터의 제 2 단면에는 제 2 외부 단자전극이 형성되어 있다. 제 1 내부전극은 커패시터의 제 1 단면에까지 연장되어, 제 1 외부 단자전극에 전기적으로 접속되어 있다. 부가하여, 제 2 내부전극은 커패시터의 제 2 단면에까지 연장되어, 제 2 외부 단자전극에 전기적으로 접속되어 있다.

상술한 다층 커패시터에서는, 예를 들어 제 2 외부 단자전극으로부터 제 1 외부 단자전극에까지 전류가 흐르며, 보다 상세히하면, 제 2 외부 단자전극으로부터 제 2 내부전극에까지 흐르는 전류는 유전체층을 통과하여 제 1 내부전극에까지 이르고, 그 다음에 제 1 내부전극을 통과하여 제 1 외부 단자전극에까지 이르게 된다.

커패시터의 등가회로는, 커패시터의 정전용량을 부호 C, 등가 직렬 인덕턴스(equivalent series inductance: ESL)를 부호 L, 등가 직렬저항(equivalent series resistance: ESR)으로서 언급되는 전극의 저항을 부호 R로 나타낼 때에, 부호 C, L 및 R로 각각 나타낸 정전용량, 등가 직렬 인덕턴스 및 등가 직렬저항을 직렬로 접속시킨 회로로 표현된다.

이 등가회로에서, 공진 주파수 f₀는 1/[2π×(L×C)^1/2]로 얻어진 값이고, 이 회로는 공진 주파수보다 높은 주파수에서는 커패시터로서의 기능이 상실된다. 다시 말해, L의 값, 즉 ESL의 값이 작을 때에, 공진 주파수 f₀가 높아져서, 이 회로는 보다 높은 주파수에서도 사용될 수 있다. 내부전극에 구리를 사용하는 것이 ESR의 값을 줄이기 위해서 고려되고 있지만, 커패시터를 마이크로파 영역에서 사용하는 경우에는 ESL의 값이 줄어든 커패시터가 필요하다.

부가하여, 워크 스테이션(work station), 개인용 컴퓨터 및 마이크로프로세서를 포함하고 있는 그 외의 전자 장치에 포함되어 있는 마이크로 처리 장치(micro processing unit)로서 MPU 칩에 전원을 공급하는 전원 회로에 접속되어 있는 감결합 커패시터로서 사용되는 커패시터에서는 ESL의 값을 줄일 필요가 있다.

도 8은 MPU 1과 전원장치 2가 접속되어 있는 구성의 한 예를 설명하는 블록 선도이다.

도 8에서, MPU 1은 MPU 칩 3 및 메모리 장치 4를 구비하고 있다. 전원장치 2는 MPU 칩 3에 전원을 공급한다. 전원장치 2로부터 MPU 칩 3에까지 이르는 전원 회로에는 감결합 커패시터 5가 접속되어 있다. 또한, MPU 칩 3으로부터 연장하고 있는 메모리 장치 4측에는, 신호 회로가 형성되어 있다.

전형적인 형태의 감결합 커패시터와 유사하게, 상술한 MPU 1에 포함되어 있는 감결합 회로 5도, 노이즈의 흡수와 전원 변동을 평활화(smoothing)시키는데에 사용된다. 아울러, 최근에는, MPU 칩 3이 동작 주파수가 500㎒를 초과하고 1㎓ 만큼 크게 제작된다. 이러한 MPU 칩 3에 대해서, 고속 동작을 이루기 위해서, 전력이 즉시 필요한 경우, 예를 들어 작동을 개시할 때에, 커패시터에 충전된 전기 전력으로부터 수 나노초(nano-seconds) 동안 내에 전원을 공급하는 급속 전원 공급 기능을 가질 필요가 있다.

그러므로, MPU 1에 사용되는 감결합 커패시터 5에서는 가능한 낮은, 예를 들어 10pH 이하의 인덕턴스 성분을 가질 필요가 있다. 따라서, 이러한 낮은 인덕턴스를 가지고 있는 커패시터가 이러한 장치들에 필요하다.

보다 상세히하면, 약 500㎒의 동작 클럭 주파수(operational clock frequency)를 가지고 있는 한 MPU 칩 3에서는, 약 2.0V의 직류 전압이 공급되고, 약 24W의 전력이 소비되며, 즉 약 12A의 전류가 흐르도록 설계되는 것이다. 전력 소비를 줄이기 위해서, MPU 1을 작동시키지 않을 때에는, 전력 소비가 1W 이하로 떨어지는 수면 모드(sleep mode)가 채택된다. 수면 모드로부터 능동 모드(active mode)로 변환할 때에는, 능동 모드에 필요한 전력을 동작 클럭 동안에 MPU 칩 3에 공급할 필요가 있다. 예를 들어, 500㎒의 동작 주파수에서, 수면 모드로부터 능동 모드로 변환할 때에, 약 4∼7 나노미터초 동안에 전력을 공급할 필요가 있다.

그러나, 전원장치 2로부터 상술한 전력을 시간 내에 공급하는 것이 불가능하므로, 전원장치 2로부터 전력을 공급하기 전의 시간 주기 동안에 MPU칩 3에 근접하게 배치된 감결합 커페시터 5에 충전된 전하를 방전함으로써 MPU칩 3에 전력을 공급한다.

동작 클럭 주파수가 1㎓일 때에, 이러한 기능을 만족시키기 위해서, MPU 칩 3에 근접하게 배치된 감결합 커패시터 5의 ESL 값은 적어도 10pH 이하가 되어야 한다.

그러나, 상술한 종래의 다층 커패시터의 ESL 값은 대략 500∼800pH의 범위 내에 있으므로, 상술한 10pH 보다 상당히 높은 값이다. 다층 커패시터에 흐르는 전류의 방향에 의해 결정된 방향을 가지고 있는 자속이 유도되고, 이 자속에 기인하여 자기 인덕턴스 성분이 발생하기 때문에, 인덕턴스 성분이 다층 커패시터에서 발생된다.

상술한 배경과 관련하여, 낮은 ESL로 작동되는 것이 가능한 다층 커패시터의 구조가, 예를 들어 일본 무심사 특허공개공보 제 2-256216호, 미국 특허 출원번호 제 5,880,925호, 일본 무심사 특허공개공보 제 2-159008호, 일본 무심사 특허공개공보 제 11-144996호 및 일본 무심사 특허공개공보 제 7-201651호에 제안되어 있다.

상술한 낮은 ESL로의 작동은 주로 다층 커패시터에 유도된 자속의 상쇄에 의해 달성된다. 이러한 자속의 상쇄를 발생시키기 위해서, 다층 커패시터에 흐르는 전류의 방향은 다양하다. 부가하여, 전류의 방향을 다양화시키기 위해서, 커패시터의 외면에 배치된 단자전극의 개수 및 이 단자전극에 전기적으로 접속되도록 연장하고 있는 내부전극의 연장 부분의 개수는 증가된다. 그 다음에, 내부전극의 연장된 부분은 다양한 방향을 향하고 있도록 배열되어 있다.

그러나, 상술한 바와 같이 제안된 다층 커패시터에서 줄어든 ESL 값을 얻기 위한 상술한 대책들이 아직 충분하게 효과적이지는 않다.

예를 들어, 일본 무심사 특허공개공보 제 2-256216호, 미국 특허 출원번호 제 5,880,925호 및 일본 무심사 특허공개공보 제 2-159008호에서는, 내부전극이 커패시터의 대향하는 양 측면에까지 연장하고 있는 구조가 기재되어 있지만, 대략 100pH 정도까지만 ESL 값을 낮출 수 있다.

또한, 일본 무심사 특허공개공보 제 11-144996호에서는, 내부전극이 커패시터의 4개의 측면에까지 연장하고 있는 구조가 기재되어 있지만, 이 경우에도 가장 유용한 ESL 값은 40pH 이상이다.

또한, 일본 무심사 특허공개공보 제 7-201651호에서는, 내부전극이 커패시터의 상면 및 하면에까지 연장하고 있는 구조가 기재되어 있지만, 이 경우에도 가장 유용한 ESL 값은 50pH 이상이다.

그러므로, 예를 들어 이러한 다층 커패시터를 포함하고 있는 MPU 칩에 사용되며, 전원 라인을 포함하고 있는 고주파 회로에서, 종래에는, 10pH 이하의 ESL 값을 얻기 위해서, 병렬로 접속시킨 복수개의 다층 커패시터를 배선기판에 실장시켜야만 했다. 그 결과, 다층 커패시터를 실장시키는데에 필요한 영역이 대폭 증가하여, 이러한 고주파 회로를 구성하는 전자 장치의 가격 저하 및 소형화를 저해한다.

상술한 문제점들을 해결하기 위해서, 본 발명의 바람직한 구현예들은 ESL 값을 효과적으로 대폭 저하시킨 다층 커패시터 및 이러한 신규한 다층 커패시터를 포함하고 있는 배선기판, 감결합 회로 및 고주파 회로를 제공한다.

도 1은 본 발명의 바람직한 제 1 구현예에 따른 다층 커패시터의 내부 구조를 설명하는 평면도로서, 도 1a는 제 1 내부전극이 형성되어 있는 단면을 도시하고, 도 1b는 제 2 내부전극이 형성되어 있는 단면을 도시한다.

도 2는 도 1a 및 도 1b에 각각 도시된 선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.

도 3은 본 발명의 바람직한 제 2 구현예에 따른 다층 커패시터의 평면도이다.

도 4는 제 1 및 제 2 관통도체의 분포 상태를 규정하는 정방형 부재에서 서로 인접하고 있는 각 제 1 및 제 2 측면을 따른 방향으로 제 1 및 제 2 관통도체의 배열 피치 P1과 P2와의 차이에 의한 허용 범위를 설명한다.

도 5는 본 발명의 바람직한 제 3 구현예에 따른 다층 커패시터의 단면도이다.

도 6은 본 발명의 바람직한 제 4 구현예에 따른 다층 커패시터의 단면도이다.

도 7은 감결합 커패시터를 구성하는 본 발명의 바람직한 제 1 구현예에 따른 다층 커패시터를 포함하고 있는 MPU의 구조예를 설명하는 단면도이다.

도 8은 MPU 및 전원장치가 접속되어 있는 구조를 설명하는 블록 선도이다.

<도면의 주요 부분에 대한 간단한 설명>

1, 33 ... MPU 2 ... 전원장치

3, 36 ... MPU 칩 16, 17 ... 주면

5 ... 감결합 커패시터

11, 26, 30, 31 ... 다층 커패시터

12 ... 유전체층 13 ... 커패시터 본체

14 ... 제 1 내부전극 15 ... 제 2 내부전극

18 ... 제 1 외부 단자전극 19 ... 제 2 외부 단자전극

20 ... 제 1 관통도체 21 ... 제 2 관통도체

24, 25 ... 솔더 범프 27 ... 정방형 부재

35 ... 배선기판 37 ... 마더보드

38 ... 전원용 핫측 전극 39 ... 접지전극

40, 41, 43 ... 전원용 핫측 바이어홀 도체

45, 46, 48 ... 접지용 바이어홀 도체

P, P1, P2 ... 배열 피치

본 발명의 바람직한 제 1 구현예에 따르면, 적층되어 있는 복수개의 유전체층을 포함하고 있는 커패시터 본체를 구비하고 있는 다층 커패시터가 제공된다. 이 커패시터 본체의 내부에는, 상기 복수개의 유전체층들 중의 특정의 유전체층을 통해 상호 대향하고 있는 실질적인 사각형의 적어도 한 쌍의 제 1 내부전극 및 실질적인 사각형의 적어도 한 쌍의 제 2 내부전극이 배치되어 있다. 커패시터 본체의 제 1 및 제 2 내부전극에 실질적으로 팽행하게 연장하고 있는 적어도 한쪽 주면에는 제 1 외부 단자전극 및 제 2 외부 단자전극이 배치되어 있다.

또한, 커패시터의 내부에는 복수개의 제 1 관통도체(feed-through conductor) 및 복수개의 제 2 관통도체가 배치되어 있다. 상기 제 1 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 제 1 내부전극과 제 1 외부 단자전극을 전기적으로 접속시켜서, 상기 제 1 관통도체는 제 2 내부전극과는 전기적으로 절연되어 있다. 또한, 상기 제 2 관통도체는 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 제 2 내부전극과 제 2 외부 단자전극을 전기적으로 접속시켜서, 상기 제 2 관통도체는 제 1 내부전극과는 전기적으로 절연되어 있다.

복수개의 제 1 및 제 2 관통도체는 제 1 및 제 2 내부전극의 전 영역에 걸쳐서 분포되어 있다.

제 1 및 제 2 관통도체는 제 1 및 제 2 내부전극을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄하도록, 배치되어 있다. 또한, 제 1 및 제 2 관통도체는 정방형(square)의 실질적인 코너(corner)에 분포되도록 상호 인접하게 배치되어 있다.

상술한 기술적인 문제점들을 해결하기 위해서, 상기 제 1 및 제 2 관통도체의 배열 피치(pitch)를 P로 나타내고, 상기 제 1 및 제 2 관통도체의 합계의 수를 N이라 할 때, P/N의 비가 약 0.085㎜ 이하가 되도록 구성을 설정한다.

보다 바람직하게는, 상술한 P/N의 비는 약 0.04㎜ 이하이다.

바람직하게, 본 발명의 바람직한 구현예들에 따른 다층 커패시터에서, 제 1 및 제 2 외부 단자전극은 제 1 및 제 2 관통도체에 대응하는 점선 형상의 구성으로 분포되어 있다.

이 경우에, 바람직하게, 제 1 및 제 2 외부 단자전극에는 각각 솔더 범프(solder bump)가 형성되어 있다.

부가하여, 바람직하게, 본 발명의 바람직한 구현예들에 따른 다층 커패시터에서, 제 1 및 제 2 외부 단자전극은 커패시터의 한쪽 주면에만 배치되어 있다. 또한, 제 1 및 제 2 외부 단자전극이 커패시터의 양쪽 주면에 배치되어 있어도 되고, 또는 제 1 외부 단자전극은 커패시터의 한쪽 주면에 배치되어 있고 제 2 외부 단자전극은 커패시터의 다른쪽 주면에 배치되어 있어도 된다.

본 발명의 바람직한 구현예들에 따른 다층 커패시터는 MPU로서 마이크로 처리장치에 구비되어 있는 MPU 칩용의 전원 회로에 접속되어 있는 감결합 커패시터를 구성하도록 배치될 수 있다.

부가하여, 본 발명의 바람직한 다른 구현예에 따르면, 상술한 한 다층 커패시터가 실장되어 있는 배선기판이 제공된다.

상술한 바와 같이, 본 발명의 바람직한 구현예들에 따른 다층 커패시터를 배선기판에 적용하는 경우에, 한 구체적인 바람직한 구현예로서, 상기 배선기판에는 마이크로 처리장치에 구비되어 있는 MPU 칩이 실장되어 있어도 된다. 부가하여, 배선기판에는, MPU 칩에 전원을 공급하는데 사용되는 전원용 핫측(hot-side) 배선도체 및 접지 배선도체가 형성되어 있다. 상기 다층 커패시터의 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 하나는 전원용 핫측 배선도체에 전기적으로 접속되어 있으며, 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 다른 하나는 접지 배선도체에 접속되어 있다.

바람직하게는, 상기 제 1 및 제 2 외부 단자전극은 각각 범프에 의해 상술한 배선기판에 접속되어 있다.

본 발명의 다른 바람직한 구현예에 따르면, 상술한 바와 같은 신규한 다층 커패시터를 포함하고 있는 감결합 회로가 제공된다.

본 발명의 또 다른 바람직한 구현예에 따르면, 상술한 바와 같은 신규한 다층 커패시터를 포함하고 있는 고주파 회로가 제공된다.

본 발명의 그 외의 특징 및 이점들은 본 명세서에 첨부된 도면을 참조하여, 하기에서 본 발명의 바람직한 구현예들을 통해서 상세하게 설명할 것이며, 도면에서, 유사한 참조부호는 유사한 소자를 나타낸다.

도 1a, 도 1b 및 도 2는 본 발명의 바람직한 제 1 구현예에 따른 다층 커패시터 11을 각각 도시한다. 도 1a 및 도 1b는 다층 커패시터 11의 내부 구조를 설명하는 평면도로, 각기 다른 단면을 도시한다. 또한, 도 2는 도 1a 및 도 1b 각각에서 선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.

다층 커패시터 11은 적층되어 있는 복수개의 유전체층 12를 포함하고 있는 커패시터 본체 13을 구비하고 있다. 유전체층 12는, 바람직하게, 예를 들어 세라믹 유전체 등으로 구성되어 있다.

커패시터 본체 13의 내부에는, 특정한 유전체층 12를 통해 상호 대향하고 있는 실질적인 사각형의 적어도 한 쌍의 제 1 내부전극 14 및 실질적인 사각형의 적어도 한 쌍의 제 2 내부전극 15가 형성되어 있다. 본 바람직한 구현예에서는, 제 1 및 제 2 내부전극 14, 15가 각각 바람직하게 실질적인 정방형 형상을 가지고 있다. 부가하여, 복수개쌍의 제 1 내부전극 14 및 복수개쌍의 제 2 내부전극 15가 형성되어 있다.

또한, 커패시터 본체 13의 내부전극 14, 15에 실질적으로 평행하게 연장하고 있는 주면 16, 17 중의 적어도 한쪽 주면에는 제 1 외부 단자전극 18 및 제 2 외부 단자전극 19가 배치되어 있다. 바람직한 제 1 구현예에서는, 이들 외부 단자전극 18, 19가 바람직하게 주면 17 상에 배치되어 있다.

제 1 및 제 2 외부 단자전극 18, 19가 제 1 관통도체 20 및 제 2 관통도체 21의 위치에 대응하는 점선 형상으로 구성되도록, 제 1 및 제 2 외부 단자전극 18, 19는 각각 주면 17 상에 배치되어 있다. 부가하여, 본 바람직한 구현예에서는, 제1 외부 단자전극 18이 바람직하게 솔더 범프 24가 위에 형성되어 있는 도전 패드 22를 포함하고 있으며, 제 2 외부 단자전극 19는 바람직하게 솔더 범프 25가 위에 형성되어 있는 도전 패드 23을 포함하고 있다.

또한, 커패시터 본체 13의 내부에서는, 복수개의 제 1 관통도체 20이 특정의 유전체층 12를 관통하여 제 1 내부전극 14와 제 1 외부 단자전극 18을 전기적으로 접속시켜서, 제 1 관통도체 20은 제 2 내부전극 15와는 전기적으로 절연되어 있다. 부가하여, 복수개의 제 2 관통도체 21은 특정의 유전체층 12를 관통하여 제 2 내부전극 15와 제 2 외부 단자전극 19를 전기적으로 접속시켜서, 제 2 관통도체 21은 제 1 내부전극 14와는 전기적으로 절연되어 있다.

바람직하게, 복수개의 제 1 및 제 2 관통도체 20, 21은 제 1 내부전극 14 및 제 2 내부전극 15의 전 영역에 걸쳐서 분포되어 있다.

본 바람직한 구현예에서는, 제 1 내부전극 14와 제 2 내부전극 15와의 사이에서 형성되는 정전용량이 제 1 및 제 2 관통도체 20, 21에 의해 병렬로 접속되어 있도록, 복수개의 제 1 내부전극 14 및 복수개의 제 2 내부전극 15가 배치되어 있다. 이렇게 병렬로 접속되어 있는 정전용량은 제 1 외부 단자전극 18과 제 2 외부 단자전극 19와의 사이에서 인출된다.

제 1 관통도체 20 및 제 2 관통도체 21은 제 1 및 제 2 내부전극 14, 15를 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록, 배치되어 있다. 부가하여, 제 1 관통도체 20 및 제 2 관통도체 21이 실질적인 정방형 형상의 전극의 실질적인 코너에 분포되도록, 제 1 관통도체 20과 제 2 관통도체 21은 상호 인접하게배치되어 있다.

본 발명의 바람직한 구현예들에 따른 특징적인 구성으로서, 제 1 및 제 2 관통도체 20, 21의 각 배열 피치를 P로 나타내고, 제 1 관통도체 20 및 제 2 관통도체 21의 합계의 수를 N이라 할 때, P/N의 값은 바람직하게 약 0.085㎜ 이하, 보다 바람직하게는, 약 0.04㎜ 이하이다.

예를 들어, 도 1a 및 도 1b에 도시된 특정의 다층 커패시터 11을 설명할 때에, 이 다층 커패시터 11에서는 제 1 및 제 2 관통도체 20, 21의 합계의 수 N이 25(5×5)이므로, P/N의 값을 약 0.085㎜ 이하로 얻기 위해서는, 제 1 및 제 2 관통도체 20, 21의 배열 피치 P가 각각 약 2.215㎜ 이하(0.085×25㎜)가 되며, 바람직하게는 P/N의 값을 약 0.04㎜ 이하로 얻기 위해서는, 배열 피치 P가 약 1㎜ 이하(0.04×25㎜)가 된다.

그러므로, 배열 피치 P가 약 2.215㎜ 이하, 예를 들어 약 2㎜인 경우에는, 합계의 수 N이 25(5×5)인 제 1 및 제 2 관통도체 20, 21이 각 측면의 길이가 약 8㎜(2×(5-1))인, 예를 들어 실질적인 정방형의 제 1 및 제 2 내부전극 14, 15에 위치될 수 있다.

또 다른 관점으로 설명할 때에, 예를 들어, 제 1 및 제 2 내부전극 14, 15가 각각 실질적인 정방형 형상(8㎜×8㎜)을 가지고 있는 경우에, 합계의 수 N이 25(5×5)인 제 1 및 제 2 관통도체 20, 21이 각각 도 1a 및 도 1b에 도시된 바와 같은 분포 상태로 배열될 때에, 제 1 및 제 2 관통도체 20, 21의 배열 피치 P는 2㎜(8÷4)이고, P/N의 값은 약 0.08㎜(2/25㎜)이며, 그 결과 P/N의 값은 0.085㎜를만족할 수 있다.

이러한 조건들은 ESL 값을 저하시키는 효과를 예측하기 위해서 시행되는 시험에 의해 얻게 된다. 시험의 결과를 하기에서 설명할 것이다.

도 1a, 도 1b 및 도 2에 도시된 바와 같은 다층 커패시터 11를 배치하는 구성을 토대로하여, 커패시터 13에 구비되어 있는 주면 16, 17에 대한 대략 2.5㎜×2.5㎜, 4.5㎜×4.5㎜ 및 10.0㎜×10.0㎜의 3가지 각기 다른 치수에 대해서 ESL 값을 얻었다. 주면의 각기 다른 치수를 가지고 있는 3가지 시료와 연관하여, 제 1 및 제 2 관통도체 20, 21의 합계의 수 N이 변경되었고, N의 값에 따라서 제 1 및 제 2 관통도체 20, 21의 배열 피치 P도 또한 변경되었으며, 이에 따라서 ESL 값을 얻었다. 이 경우에, 각 ESL 값은 네트워크 애널라이저(network analyzer)에 의해 주파수 특성을 측정함으로써 얻어진 자기 공진 주파수로부터 구하였다.

하기 표 1에서는, 주면의 치수가 대략 2.5㎜×2.5㎜ 이고, 내부전극의 치수가 대략 2.0㎜×2.0㎜인 다층 커패시터에서, 관통도체의 합계의 수 N과 관통도체의 배열 피치 P를 변경하였을 때에, P/N의 값과 ESL 값과의 관계가 도시되어 있다.

시료 번호	관통도체	P/N(㎜)	ESL(pH)
	합계의 수(N)	배열 피치 (P)(㎜)
1	5×5	0.5	0.020	9.30
2	4×4	0.67	0.042	23.4
*3	3×3	1.0	0.111	66.9
*4	2×2	2.0	0.500	300

하기 표 2에서는, 주면의 치수가 대략 4.5㎜×4.5㎜ 이고, 내부전극의 치수가 대략 4.0㎜×4.0㎜인 다층 커패시터에서, 관통도체의 합계의 수 N과 관통도체의 배열 피치 P를 변경하였을 때에, P/N의 값과 ESL 값과의 관계가 도시되어 있다.

시료 번호	관통도체	P/N(㎜)	ESL(pH)
	합계의 수(N)	배열 피치(P)(㎜)
5	6×6	0.8	0.022	9.10
6	5×5	1.0	0.040	15.4
7	4×4	1.33	0.083	28.2
*8	3×3	2.0	0.222	81.4
*9	2×2	4.0	1.000	408

하기 표 3에서는, 주면의 치수가 대략 10.0㎜×10.0㎜ 이고, 내부전극의 치수가 대략 8.0㎜×8.0㎜인 다층 커패시터에서, 관통도체의 합계의 수 N과 관통도체의 배열 피치 P를 변경하였을 때에, P/N의 값과 ESL 값과의 관계가 도시되어 있다.

시료 번호	관통도체	P/N(㎜)	ESL(pH)
	합계의 수(N)	배열 피치(P)(㎜)
10	6×6	1.6	0.044	12.4
11	5×5	2.0	0.080	22.4
*12	4×4	2.67	0.167	49.2
*13	3×3	4.0	0.444	140
*14	2×2	8.0	2.000	643

상기 표 1 내지 표 3에서, * 표시가 있는 시료는 본 발명의 바람직한 구현예들의 범위를 벗어나는 경우를 도시한다.

상기 표 1 내지 표 3을 참조하여, 내부전극의 치수에 상관없이, P/N의 값과 ESL 값 사이의 상관 관계가 확인된다.

다시 말해, P/N의 값이 약 0.085㎜ 이하인 경우에는, 시료 번호 1, 2, 5∼7, 10, 11 및 15∼17에 나타난 바와 같이 30pH 이하의 ESL 값을 얻을 수 있다. 특히, 시료 번호 1, 5 및 6의 경우에서 알 수 있는 바와 같이, P/N의 값이 약 0.04㎜ 이하인 경우에는, 16pH 이하의 ESL 값을 달성할 수 있다.

이러한 방식으로, P/N의 값이 작으면 작을수록, ESL 값도 작아진다. 예를 들어, 시료 번호 1 및 5에 나타난 바와 같이, P/N의 값이 약 0.022㎜ 이하인 경우에도, 10pH 이하의 ESL 값을 달성할 수 있다.

상술한 바람직한 구현예들에서, 제 1 및 제 2 내부전극 14, 15가 각각 바람직하게 실질적인 정방형 형상을 가지고 있더라도, 이들 내부전극들의 형상은 변형될 수 있으며, 예를 들어 내부전극들은 실질적인 사각형 형상을 가지고 있어도 된다.

도 3은 본 발명의 바람직한 제 2 구현예에 따른 다층 커패시터 26을 도시하며, 도 1a에 상당하는 도이다. 도 3에 도시된 다층 커패시터 26에서는, 상술한 바와 같이, 제 1 및 제 2 내부전극 14, 15가 각각 바람직하게 실질적인 사각형 형상을 가지고 있다. 도 3에서, 도 1a 및 1b에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.

상술한 바와 같이, 실질적인 사각형 형상의 제 1 및 제 2 내부전극 14, 15를 가지고 있는 다층 커패시터 26의 구성을 토대로하여, 제 1 및 제 2 관통도체 20, 21의 합계의 수 N과 제 1 및 제 2 관통도체 20, 21의 배열 피치 P를 변경할 때에 얻게 되는 ESL 값을 상기 표 1 내지 표 3에 사용한 방법과 동일한 방법으로 구하였다. 도 3에서, 제 2 내부전극 15는 도시되어 있지 않다.

하기 표 4에서는, 주면의 치수가 대략 2.5㎜×4.5㎜ 이고, 내부전극의 치수가 대략 2.0㎜×4.0㎜인 다층 커패시터에서, 관통도체의 합계의 수 N과 관통도체의 배열 피치 P를 변경하였을 때에, P/N의 값과 ESL 값과의 관계가 도시되어 있다.

시료 번호	관통도체	P/N(㎜)	ESL(pH)
	합계의 수 (N)	배열 피치(P)(㎜)
15	5×9	0.5	0.011	5.72
16	4×7	0.67	0.024	12.7
17	3×5	1.0	0.067	29.4
*18	2×3	2.0	0.333	170

상기 표 4에서, * 표시가 있는 시료는 본 발명의 바람직한 구현예들의 범위를 벗어나는 경우를 도시한다.

상기 표 4에 나타낸 바와 같이, 내부전극들이 사각형 형상을 가지고 있더라도, P/N의 값과 ESL 값 사이에는 일정한 상관 관계가 나타난다. 부가하여, 상기 표 1 내지 표 3의 경우와 유사하게, 시료 번호 15∼17에 나타난 바와 같이 P/N의 값이 0.085㎜ 이하일 때에는, 30pH 이하의 ESL 값을 얻을 수 있다. 부가하여, 시료 번호 15 및 16에 나타난 바와 같이 P/N의 값이 약 0.04㎜ 이하일 때에는, 16pH 이하, 보다 상세하게는 약 12.7pH 이하의 ESL 값을 얻을 수 있다.

부가하여, 내부전극들이 실질적인 사각형 형상을 가지고 있더라도, P/N의 값이 작으면 작을수록 ESL 값도 작아진다. 시료 번호 15에 나타난 바와 같이, P/N의 값이 약 0.011㎜ 이하일 때에는, 약 5.72pH의 상당히 낮은 ESL 값을 얻을 수 있다.

도 1a 및 도 1b 또는 도 3에 도시된 바와 같이, 상기 바람직한 구현예들에서는. 제 1 및 제 2 관통도체 20, 21이 각각 실질적인 정방형 형상의 부재의 실질적인 각 코너에 위치되도록, 제 1 관통도체 20이 제 2 관통도체 21에 인접하게 배치되어 있다. 제 1 및 제 2 관통도체 20, 21의 이러한 분포를 규정하는 정방형이, 기하학적으로 정확한 정방형이 되도록 반드시 필요하지는 않는다. 이를 도 4를 참조하여 설명할 것이다.

도 4에서, 제 1 및 제 2 관통도체 20, 21의 약간은 제 1 및 제 2 관통도체 20, 21을 분포시킨 상태를 규정하는 실질적인 정방형 부재 27과 함께 도시되어 있다.

실질적인 정방형 부재 27에서, 인접해 있는 제 1 및 제 2 측면 28, 29의 각 길이, 즉, 제 1 측면 28의 방향으로의 배열 피치 P1 및 제 2 측면 29의 방향으로의 배열 피치 P2와 연관하여, 예를 들어 P1이 P2 이상인 경우에, 부등식 P1/P2＜1.2를 만족하는 구성도 또한 본 명세서에서 실질적인 정방형 부재로서 간주된다. 그러나, 부등식이 P1/P2 = 1.2를 만족할 때에는, 내부전극들의 내부에서 발생되는 자속이 효과적으로 상쇄될 수 없고, 그 결과 ESL 값의 저하를 효과적으로 이룰 수 없다.

도 5는 본 발명의 바람직한 제 3 구현예에 따른 다층 커패시터 30을 도시하며, 도 2에 상당하는 도이다. 도 5에서, 도 2에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.

도 5에 도시된 다층 커패시터 30에서는, 제 1 외부 단자전극 18은 커패시터 13의 한쪽 주면 16 상에 배치되어 있고, 제 2 외부 단자전극 19는 커패시터 13의다른쪽 주면 17 상에 배치되어 있다.

도 6은 본 발명의 바람직한 제 4 구현예에 따른 다층 커패시터 31을 도시하며, 도 2에 상당하는 도이다. 도 6에서, 도 2에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.

도 6에 도시된 다층 커패시터 31에서는, 제 1 외부 단자전극 18 및 제 2 외부 단자전극 19 모두가 커패시터 13의 양 주면 16, 17 상에 각각 배치되어 있다.

도 2에 도시된 다층 커패시터 11에서는, 제 1 관통도체 20과 제 2 관통도체 21에서 도 2에 도시된 단면 상에서의 전류의 흐름이 서로에 대해서 역방향으로 역전된다. 반대로, 도 5에 도시된 다층 커패시터 30 및 도 6에 도시된 다층 커패시터 31에서는, 제 1 관통도체 20과 제 2 관통도체 21에 흐르는 전류의 방향이 동일할 수 있다. 따라서, ESL 값의 저하에 대한 이점의 대해서, 도 2에 도시된 다층 커패시터 11이 도 5에 도시된 다층 커패시터 30 및 도 6에 도시된 다층 커패시터 31 보다 많은 이점을 제공한다는 것이 증명된다.

상술한 바와 같이, 본 발명에 따른 다층 커패시터는 도면에 도시된 각 구현예에 연관되어 설명되어 있다. 그러나, 본 발명에 사용되는 내부전극, 외부 단자전극 및 관통도체의 개수 및 위치에 대해서, 이들의 개수 및 위치가 상술한 P/N 값에 대한 조건을 만족하기만 하면, 그 외의 각종 변형이 적용될 수 있다. 또한, 관통도체의 단면 형상은 도면에 도시된 바와 같은 실질적인 원형 형상으로만 한정되는 것은 아니다. 예를 들어, 실질적인 사변형 또는 실질적인 육각형 형상으로의 변형이 대신에 사용될 수 있다.

본 발명의 바람직한 구현예들에 따른 다층 커패시터는, 예를 들어 도 8에 도시된 상술한 MPU 1에 배치되어 있는 감결합 커패시터 5로서 유리하게 사용될 수 있다. 도 7에 도시된 구조예는 감결합 커패시터로서 본 발명의 다층 커패시터를 사용하는 MPU의 구조를 도시한다.

도 7을 참조하면, MPU 33은 하면측에 캐버티(cavity) 34가 배치되어 있는 다층 구조를 가지고 있는 배선기판 35를 포함하고 있다. 배선기판 35의 상면에는 MPU 칩 36이 표면-실장되어 있다. 또한, 배선기판 35의 캐버티 34의 내부에는, 감결합 커패시터를 구성하는 본 발명의 바람직한 구현예들에 따른 다층 커패시터가 수용되어 있다. 예를 들어, 이러한 다층 커패시터는 바람직한 제 1 구현예에 따라서 구성된 다층 커패시터 11 이다. 아울러, 배선기판 35는 마더보드(motherboard) 37 상에 표면-실장되어 있다.

배선기판 35의 표면 및 내부에는, 개략적으로 도시된 바와 같이, MPU 33에 필요한 배선도체들이 형성되어 있다. 이들 배선도체들에 의해, 도 8에 도시된 바와 같은 접속이 달성된다. 배선도체들 중에서 대표적인 배선도체로서, 배선기판 35의 내부에는 전원용 핫측 전극 38 및 접지전극 39가 형성되어 있다.

전원용 핫측 전극 38은 전원용 핫측 비아홀(via hole) 도체 40을 통해 다층 커패시터 11의 제 1 외부 단자전극 18에 전기적으로 접속되어 있고, 전원용 핫측 비아홀 도체 41을 통해 MPU 칩 36의 특정 단자 42에도 전기적으로 접속되어 있다. 아울러, 전원용 핫측 전극 38은 전원용 핫측 비아홀 도체 43을 통해 마더보드 37의 핫측 도전 랜드(conductive land) 44에 전기적으로 접속되어 있다.

부가하여, 접지전극 39는 접지용 비아홀 도체 45를 통해 다층 커패시터 11의 제 2 외부 단자전극 19에 전기적으로 접속되어 있고, 접지용 비아홀 도체 46을 통해 MPU 칩 36의 특정 단자 47에도 전기적으로 접속되어 있다. 아울러, 접지전극 39는 접지용 비아홀 도체 48을 통해 마더보드 37의 접지측 도전 랜드 49에 전기적으로 접속되어 있다.

상술한 다층 커패시터 11에서, 제 1 및 제 2 외부 단자전극 18, 19는 도 7에서 상세하게 도시되어 있지는 않지만, 범프에 의해 비아홀 도체 40, 45에 접속되어 있다.

도 7에는, 도 8에 도시된 메모리 장치 4와 동등한 메모리 장치가 생략되어 있다.

상술한 바와 같이, 본 발명의 바람직한 구현예들에 따른 다층 커패시터에 따르면, 적층되어 있는 복수개의 유전체층을 포함하고 있는 커패시터 본체의 내부에는, 특정의 유전체층을 통해 상호 대향하고 있는 적어도 한쌍의 제 1 내부전극 및 적어도 한쌍의 제 2 내부전극이 형성되어 있다. 커패시터의 주면들은 내부전극들에 실질적으로 평행하게 연장하고 있으며, 상기 주면들 중의 한쪽 주면 상에는 제 1 외부 단자전극 및 제 2 외부 단자전극이 형성되어 있다. 커패시터의 내부에는, 제 1 내부전극과 제 1 외부 단자전극을 전기적으로 접속시키는 복수개의 제 1 관통도체 및 제 2 내부전극과 제 2 외부 단자전극을 전기적으로 접속시키는 복수개의 제 2 관통도체가 각각 형성되어 있다. 이러한 상태에서, 제 1 및 제 2 관통도체가 내부전극을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록 배치되므로, 다층 커패시터에 흐르는 전류는 각종의 방향을 향할 수 있고, 전류 길이도 단축될 수 있다. 그 결과, 커패시터에서 ESL 값이 대폭 낮아질 수 있다.

또한, 복수개의 제 1 및 제 2 관통도체는 제 1 및 제 2 내부전극의 전 영역에 걸쳐서 분포되어 있으며, 제 1 관통도체와 제 2 관통도체가 실질적인 정방형 부재의 실질적인 각 코너에 위치되도록, 제 1 관통도체는 제 2 관통도체에 인접하게 배치되어 있다. 이 경우에, 제 1 및 제 2 관통도체의 각 배열 피치를 P로 나타내고, 제 1 및 제 2 관통도체의 합계의 수를 N이라 할 때, P/N의 값은 약 0.085㎜ 이하로 설정된다. 따라서, 관통도체의 개수가 증가하면서 배열 피치는 줄어들므로, ESL 값의 저하가 실질적으로 달성될 수 있다.

이러한 방식으로, 본 발명의 바람직한 구현예들이 ESL 값을 효과적으로 저하시키는 값으로 P/N 값의 범위를 정하므로, ESL 값을 저하시킨 적당한 설계를 다층 커패시터에 대해서 용이하게 이룰 수 있다.

또한, 본 발명의 바람직한 구현예들에서, ESL 값이 상술한 바와 같이 저하될 수 있으므로, 다층 커패시터의 공진 주파수가 한층 더 고주파화 될 수 있고, 다층 커패시터의 고주파 대역도 한층 더 고주파화 될 수 있다. 따라서, 본 발명의 바람직한 구현예들에 따른 다층 커패시터는 전자 회로의 주파수가 고주파화될 때에도 적용하기에 충분하다. 예를 들어, 본 발명의 바람직한 구현예들에 따른 다층 커패시터는 고주파 회로에 포함되어 있는 바이패스(bypass) 커패시터 또는 감결합 커패시터로서 이용될 수 있다.

급속 전원 공급 기능이 MPU 칩 또는 그 외의 구성성분과 조합됨으로써 사용되는 감결합 커패시터에 요구되지만, 본 발명의 바람직한 구현예들에 따른 다층 커패시터는, 커패시터의 ESL 값이 매우 낮기 때문에, 급속 전원 공급 기능을 수행하는 고속 동작에 충분하게 적용될 수 있다.

부가하여, 본 발명의 바람직한 구현예들에 따른 다층 커패시터를 적당한 배선기판 상에 실장시키는 경우, 다층 커패시터에 사용되는 외부 단자전극은 범프에 의해 유리하게 접속될 수 있다. 현재, 예를 들어, MPU 칩 등의 반도체 칩에서, 동작 주파수가 높아짐에 따라서. 범프에 의한 접속이 이루어지는 경향이 있다. 주면 단자전극의 배치는 이 경향에 부합한다. 또한, 이 범프에 의한 접속은 고밀도 실장을 가능하게 하여서, 접속에서 기생 임피던스의 발생을 방지할 수 있다.

본 발명에서, 이하에서 기술할 각 바람직한 구현예의 특징은, 상술한 자계의 상쇄를 대폭 향상시키고, 전기 길이를 대폭 줄이며, 커패시터의 ESL 값의 저하를 보다 효과적으로 이룬다는 이점을 가지고 있다. 이러한 독특한 특징에는, P/N의 값이 약 0.04㎜ 이하이고, 제 1 및 제 2 외부 단자전극이 커패시터의 한쪽 주면에만 배치되어 있다는 것이 포함된다.

이제까지, 본 발명의 바람직한 구현예들의 설명을 통해서만 본 발명을 기술하였지만, 본 발명은 상술한 구현예로만 한정되는 것은 아니다. 즉, 본 발명은 본 발명의 범위를 벗어나지 않는 범위 내에서 본 발명의 원리를 실행하는 각종 모드로 다양하게 변형될 수 있다는 것이 이해된다.

Claims

적층되어 있는 복수개의 유전체층을 포함하고 있는 커패시터 본체;

상기 커패시터 본체의 내부에 배치되어 있는 상기 복수개의 유전체층들 중의 특정의 유전체층을 통해 상호 대향하고 있는 적어도 한 쌍의 제 1 내부전극 및 적어도 한 쌍의 제 2 내부전극;

상기 내부전극들에 실질적으로 팽행하게 연장하고 있는 적어도 한쪽 주면에 배치되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극; 및

상기 커패시터 본체의 내부에 배치되어 있는 복수개의 제 1 관통도체(feed-through conductor) 및 복수개의 제 2 관통도체를 포함하고 있는 다층 커패시터로서,

상기 제 1 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 1 내부전극과 상기 제 1 외부 단자전극을 전기적으로 접속시켜서, 상기 제 1 관통도체가 상기 제 2 내부전극과는 전기적으로 절연되어 있으며, 상기 제 2 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 2 내부전극과 상기 제 2 외부 단자전극을 전기적으로 접속시켜서, 상기 제 2 관통도체가 상기 제 1 내부전극과는 전기적으로 절연되어 있고,

상기 복수개의 제 1 관통도체 및 상기 복수개의 제 2 관통도체는 상기 제 1 및 제 2 내부전극의 전 영역에 걸쳐서 분포되어 있으며,

상기 제 1 및 제 2 관통도체는 상기 내부전극들을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록 배치되고, 상기 제 1 및 제 2 관통도체는 실질적인 정방형(square) 형상의 윤곽의 실질적인 각 코너(corner)에 분포되도록 상호 인접하게 배치되어 있고,

상기 제 1 및 제 2 관통도체의 배열 피치(pitch)를 P로 나타내고, 상기 제 1 및 제 2 관통도체의 합계의 수를 N이라 할 때, P/N의 값이 약 0.085㎜ 이하가 되도록, 구성을 설정하는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 P/N의 값은 약 0.04㎜ 이하가 되는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 제 1 및 제 2 관통도체에 대응하는 위치에 점점이 배열되는 것을 특징으로 하는 다층 커패시터.
제 3항에 있어서, 상기 제 1 및 제 2 외부 단자전극에는 각각 솔더 범프(solder bump)가 형성되어 있는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 한쪽 주면에만 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 양쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 제 1 외부 단자전극은 상기 커패시터의 한쪽 주면에 배치되어 있고, 상기 제 2 외부 단자전극은 상기 커패시터의 다른쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 다층 커패시터가 마이크로 처리장치에 구비되어 있는 MPU 칩용 전원 회로와의 접속을 위해 사용되는 감결합 커패시터를 구성하도록 배열되는 것을 특징으로 하는 다층 커패시터.
표면에 청구항 1에 기재된 다층 커패시터가 실장되어 있는 것을 특징으로 하는 배선기판.
제 9항에 있어서, 상기 배선기판에는 마이크로 처리장치에 구비되어 있는 MPU 칩이 실장되어 있으며; 상기 배선기판은 상기 MPU 칩에 사용되는 전원을 공급하는 전원용 핫측(hot-side) 배선도체 및 접지 배선도체를 구비하고 있고; 상기 다층 커패시터에 포함되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 하나는 상기 전원용 핫측 배선도체에 전기적으로 접속되어 있으며, 상기 제 1 외부 단자전극 및 상기 제 2 외부 단자전극 중의 다른 하나는 상기 접지 배선도체에 접속되어 있는 것을 특징으로 하는 배선기판.
제 10항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 각각 범프에 의해 상기 배선기판에 접속되어 있는 것을 특징으로 하는 배선기판.
청구항 1에 기재된 다층 커패시터를 포함하고 있는 것을 특징으로 하는 감결합 회로.
청구항 1에 기재된 다층 커패시터를 포함하고 있는 것을 특징으로 하는 고주파 회로.
제 1항에 있어서, 상기 적어도 한 쌍의 제 1 내부전극 및 상기 적어도 한 쌍의 제 2 내부전극은 실질적인 사각형 형상의 구성을 가지고 있는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 적어도 한 쌍의 제 1 내부전극 및 상기 적어도 한 쌍의 제 2 내부전극은 실질적인 정방형 형상의 구성을 가지고 있는 것을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 원형임을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 사변형 형상임을 특징으로 하는 다층 커패시터.
적층되어 있는 복수개의 유전체층을 포함하고 있는 4측면의 커패시터 본체;

상기 커패시터 본체의 내부에 배치되어 있는 상기 복수개의 유전체층들 중의 한 유전체층을 통해 상호 대향하고 있으며, 상기 커패시터 본체에서 다양한 위치에 배치되는 적어도 한 쌍의 제 1 내부전극 및 적어도 한 쌍의 제 2 내부전극;

상기 커패시터 본체의 상기 내부전극들에 실질적으로 팽행하게 연장하고 있는 적어도 한쪽 주면에 배치되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극; 및

상기 커패시터 본체의 내부에 배치되어 있는 복수개의 제 1 관통도체 및 복수개의 제 2 관통도체를 포함하고 있는 다층 커패시터로서,

상기 제 1 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 1 내부전극과 상기 제 1 외부 단자전극을 전기적으로 접속시켜서, 상기 제 1 관통도체는 상기 제 2 내부전극과는 전기적으로 절연되어 있으며, 상기 제 2 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 2 내부전극과 상기 제 2 외부 단자전극을 전기적으로 접속시켜서, 상기 제 2 관통도체는 상기 제 1 내부전극과는 전기적으로 절연되어 있고,

상기 제 1 및 제 2 관통도체는 상기 복수개의 유전체층의 주면을 따라서 상기 제 1 및 제 2 외부 단자전극으로부터 각각 연장되고 있으며, 상기 제 1 및 제 2 관통도체는 상기 내부전극들을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록 배치되어 있으며,

상기 제 1 및 제 2 관통도체의 배열 피치를 P로 나타내고, 상기 제 1 및 제 2 관통도체의 합계의 수를 N이라 할 때, P/N의 값이 약 0.085㎜ 이하가 되도록, 구성을 설정하는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 각 제 1 외부 단자전극은 상기 커패시터 본체의 적어도 한쪽 주면을 따라서 상기 한 제 2 외부 단자전극에 인접하여 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 각 제 1 관통도체는 상기 커패시터 본체의 내부에서 상기 한 제 2 관통도체에 인접하여 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 제 1 외부단자는 제 1 극성을 가지고 있으며, 상기 제 2 외부단자는 상기 제 1 극성에 반대인 제 2 극성을 가지고 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 P/N의 값은 약 0.04㎜ 이하가 되는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 제 1 및 제 2 관통도체에 대응하는 위치에 점점이 배열되는 것을 특징으로 하는 다층 커패시터.
제 23항에 있어서, 상기 제 1 및 제 2 외부 단자전극에는 각각 솔더 범프가 형성되어 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 한쪽 주면에만 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 양쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 제 1 외부 단자전극은 상기 커패시터의 한쪽 주면에 배치되어 있고, 상기 제 2 외부 단자전극은 상기 커패시터의 다른쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 다층 커패시터가 마이크로 처리장치에 구비되어 있는 MPU 칩용 전원 회로와의 접속을 위해 사용되는 감결합 커패시터를 구성하도록 배열되는 것을 특징으로 하는 다층 커패시터.
표면에 청구항 18에 기재된 다층 커패시터가 실장되어 있는 것을 특징으로 하는 배선기판.
제 29항에 있어서, 상기 배선기판에는 마이크로 처리장치에 구비되어 있는 MPU 칩이 실장되어 있으며; 상기 배선기판은 상기 MPU 칩에 사용되는 전원을 공급하는 전원용 핫측 배선도체 및 접지 배선도체를 구비하고 있고; 상기 다층 커패시터에 포함되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 하나는 상기 전원용 핫측 배선도체에 전기적으로 접속되어 있으며, 상기 제 1 외부 단자전극 및 상기 제 2 외부 단자전극 중의 다른 하나는 상기 접지 배선도체에 접속되어 있는 것을 특징으로 하는 배선기판.
제 30항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 각각 범프에 의해 상기 배선기판에 접속되어 있는 것을 특징으로 하는 배선기판.
청구항 18에 기재된 다층 커패시터를 포함하고 있는 것을 특징으로 하는 감결합 회로.
청구항 18에 기재된 다층 커패시터를 포함하고 있는 것을 특징으로 하는 고주파 회로.
제 18항에 있어서, 상기 적어도 한 쌍의 제 1 내부전극 및 상기 적어도 한 쌍의 제 2 내부전극은 실질적인 사각형 형상의 구성을 가지고 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 적어도 한 쌍의 제 1 내부전극 및 상기 적어도 한 쌍의 제 2 내부전극은 실질적인 정방형 형상의 구성을 가지고 있는 것을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 원형임을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 사변형 형상임을 특징으로 하는 다층 커패시터.
제 1항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 육각형 형상임을 특징으로 하는 다층 커패시터.
제 18항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 육각형 형상임을 특징으로 하는 다층 커패시터.