KR100363652B1 - 다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로 - Google Patents

다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로 Download PDF

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구로다요이치
호리하루오
곤도다카노리
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명의 다층 커패시터는 등가 직렬 인덕턴스(equivalent series inductance: ESL)를 최소화시키도록 구성되어 있으며, 서로 대향하여 배치되어 있는 제 1 내부전극 및 제 2 내부전극을 포함하고 있다. 제 1 내부전극은 제 1 관통도체를 통해 제 1 외부 단자전극에 전기적으로 접속되어 있으며, 제 2 내부전극은 제 2 관통도체를 통해 제 2 외부 단자전극에 전기적으로 접속되어 있다. 제 1 및 제 2 관통도체는, 제 1 및 제 2 내부전극을 흐르는 전류에 의해 유도되는 자계를 상쇄시키도록, 배열되어 있다. 부가하여, 제 1 및 제 2 관통도체들의 약간은 제 1 및 제 2 내부전극의 각 주변부에서 제 1 및 제 2 내부전극에 접속되어 있는 제 1 및 제 2 주변 관통도체를 형성하도록 배열되어 있다.

Description

다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로{Multi-layer Capacitor, Wiring Substrate, Decoupling Circuit and High Frequency Circuit}
본 발명은 다층 커패시터, 배선 기판, 감결합 회로 및 고주파 회로에 관한 것이다. 보다 상세히하면, 본 발명은 고주파 회로에 사용하는 다층 커패시터, 및 이러한 다층 커패시터를 포함하고 있는 배선 기판, 감결합 회로 및 고주파 회로에 관한 것이다.
종래의 다층 커패시터의 대부분은 세라믹 유전체 재료 등으로 형성되어 있다. 이러한 다층 커패시터는 적층되어 있는 복수개의 유전체층, 및 상기 유전체층의 적층 방향으로 상호 교대로 배치되어 있는 상호 대향의 복수쌍의 제 1 내부전극 및 상호 대향의 복수쌍의 제 2 내부전극을 구비하고 있는 커패시터를 포함하고 있으며, 상기 복수쌍의 제 1 및 제 2 내부전극들은 복수개의 커패시터 장치를 구성하기 위해서 유전체층을 통해서 대향하고 있다. 커패시터의 제 1 단면에는 제 1 외부 단자전극이 형성되어 있고, 커패시터의 제 2 단면에는 제 2 외부 단자전극이 형성되어 있다. 제 1 내부전극은 커패시터의 제 1 단면에까지 연장되어, 제 1 외부 단자전극에 전기적으로 접속되어 있다. 부가하여, 제 2 내부전극은 커패시터의 제 2 단면에까지 연장되어, 제 2 외부 단자전극에 전기적으로 접속되어 있다.
상술한 다층 커패시터에서는, 예를 들어 제 2 외부 단자전극으로부터 제 1 외부 단자전극에까지 전류가 흐르며, 보다 상세히하면, 제 2 외부 단자전극으로부터제 2 내부전극에까지 흐르는 전류는 유전체층을 통과하여 제 1 내부전극에까지 이르고, 그 다음에 제 1 내부전극을 통과하여 제 1 외부 단자전극에까지 이르게 된다.
커패시터의 등가회로는, 커패시터의 정전용량을 부호 C, 등가 직렬 인덕턴스(equivalent series inductance: ESL)를 부호 L, 등가 직렬저항 (equivalent series resistance: ESR)으로서 언급되는 전극의 저항을 부호 R로 나타낼 때에, 부호 C, L 및 R로 각각 나타낸 정전용량, 등가 직렬 인덕턴스 및 등가 직렬저항을 직렬로 접속시킨 회로로 표현된다.
이 등가회로에서, 공진 주파수 f0는 1/[2π×(L×C)1/2]로 얻어진 값이고, 이 회로는 공진 주파수보다 높은 주파수에서는 커패시터로서의 기능이 상실된다. 다시 말해, L의 값, 즉 ESL의 값이 작을 때에, 공진 주파수 f0가 높아져서, 이 회로는 보다 높은 주파수에서도 사용될 수 있다. 내부전극에 구리를 사용하는 것이 ESR의 값을 줄이기 위해서 고려되고 있지만, 커패시터를 마이크로파 영역에서 사용하는 경우에는 ESL의 값이 줄어든 커패시터가 필요하다.
부가하여, 워크 스테이션(work station), 개인용 컴퓨터 및 마이크로프로세서를 포함하고 있는 그 외의 전자 장치에 포함되어 있는 마이크로 처리 장치(micro processing unit)로서 MPU 칩에 전원을 공급하는 전원 회로에 접속되어 있는 감결합 커패시터로서 사용되는 커패시터에서는 ESL의 값을 줄일 필요가 있다.
도 13은 MPU 1과 전원장치 2가 접속되어 있는 구성의 한 예를 설명하는 블록 선도이다.
도 13에서, MPU 1은 MPU 칩 3 및 메모리 장치 4를 구비하고 있다. 전원장치 2는 MPU 칩 3에 전원을 공급한다. 전원장치 2로부터 MPU 칩 3에까지 이르는 전원 회로에는 감결합 커패시터 5가 접속되어 있다. 또한, MPU 칩 3으로부터 연장하고 있는 메모리 장치 4측에는, 신호 회로가 형성되어 있다.
전형적인 형태의 감결합 커패시터와 유사하게, 상술한 MPU 1에 포함되어 있는 감결합 회로 5도, 노이즈의 흡수와 전원 변동을 평활화(smoothing)시키는데에 사용된다. 아울러, 최근에는, MPU 칩 3이 동작 주파수가 500㎒를 초과하고 1㎓ 만큼 크게 제작된다. 이러한 MPU 칩 3에 대해서, 고속 동작을 이루기 위해서, 전력이 즉시 필요한 경우, 예를 들어 작동을 개시할 때에, 커패시터에 충전된 전기 전력으로부터 수 나노초(nano-seconds) 동안 내에 전원을 공급하는 급속 전원 공급 기능을 가질 필요가 있다.
그러므로, MPU 1에 사용되는 감결합 커패시터 5에서는 가능한 낮은, 예를 들어 10pH 이하의 인덕턴스 성분을 가질 필요가 있다.
보다 상세히하면, 약 500㎒의 동작 클럭 주파수(operational clock frequency)를 가지고 있는 한 MPU 칩 3에서는, 약 2.0V의 직류 전압이 공급되고, 약 24W의 전력이 소비되며, 즉 약 12A의 전류가 흐르도록 설계되는 것이다. 전력 소비를 줄이기 위해서, MPU 1을 작동시키지 않을 때에는, 전력 소비가 1W 이하로떨어지는 수면 모드(sleep mode)가 채택된다. 수면 모드로부터 능동 모드(active mode)로 변환할 때에는, 능동 모드에 필요한 전력을 동작 클럭 동안에 MPU 칩 3에 공급할 필요가 있다. 예를 들어, 500㎒의 동작 주파수에서, 수면 모드로부터 능동 모드로 변환할 때에, 약 4∼7 나노미터초 동안에 전력을 공급할 필요가 있다.
그러나, 전원장치 2로부터 상술한 전력을 시간 내에 공급하는 것이 불가능하므로, 전원장치 2로부터 전력을 공급하기 전의 시간 주기 동안에 MPU칩 3에 근접하게 배치된 감결합 커페시터 5에 충전된 전하를 방전함으로써 MPU칩 3에 전력을 공급한다.
동작 클럭 주파수가 1㎓일 때에, 이러한 기능을 만족시키기 위해서, MPU칩 3에 근접하게 배치된 감결합 커패시터 5의 ESL 값은 적어도 10pH 이하가 되어야 한다.
그러나, 상술한 종래의 다층 커패시터의 ESL 값은 대략 500∼800pH의 범위 내에 있으므로, 상술한 10pH 보다 상당히 높은 값이다. 다층 커패시터에 흐르는 전류의 방향에 의해 결정된 방향을 가지고 있는 자속이 유도되고, 이 자속에 기인하여 자기 인덕턴스 성분이 발생하기 때문에, 인덕턴스 성분이 다층 커패시터에서 발생된다.
상술한 배경과 관련하여, 낮은 ESL로 작동되는 것이 가능한 다층 커패시터 의 구조가, 예를 들어 일본 무심사 특허공개공보 제 2-256216호, 미국 특허 출원번호 제 5,880,925호, 일본 무심사 특허공개공보 제 2-159008호, 일본 무심사 특허공개공보 제 11-144996호 및 일본 무심사 특허공개공보 제 7-201651호에 제안되어 있다.
상술한 낮은 ESL로의 작동은 주로 다층 커패시터에 유도된 자속의 상쇄에 의해 달성된다. 이러한 자속의 상쇄를 발생시키기 위해서, 다층 커패시터에 흐르는 전류의 방향은 다양하다. 부가하여, 전류의 방향을 다양화시키기 위해서, 커패시터의 외면에 배치된 단자전극의 개수 및 이 단자전극에 전기적으로 접속되도록 연장하고 있는 내부전극의 연장 부분의 개수는 증가된다. 그 다음에, 내부전극의 연장된 부분은 다양한 방향을 향하고 있도록 배열되어 있다.
그러나, 상술한 바와 같이 제안된 다층 커패시터에서 줄어든 ESL 값을 얻기 위한 상술한 대책들이 아직 충분하게 효과적이지는 않다.
예를 들어, 일본 무심사 특허공개공보 제 2-256216호, 미국 특허 출원번호 제 5,880,925호 및 일본 무심사 특허공개공보 제 2-159008호에서는, 내부전극이 커패시터의 대향하는 양 측면에까지 연장하고 있는 구조가 기재되어 있지만, 대략 100pH 정도까지만 ESL 값을 낮출 수 있다.
또한, 일본 무심사 특허공개공보 제 11-144996호에서는, 내부전극이 커패시터의 4개의 측면에까지 연장하고 있는 구조가 기재되어 있지만, 이 경우에도 가장 유용한 ESL 값은 40pH 이상이다.
또한, 일본 무심사 특허공개공보 제 7-201651호에서는, 내부전극이 커패시터의 상면 및 하면에까지 연장하고 있는 구조가 기재되어 있지만, 이 경우에도 가장 유용한 ESL 값이 50pH 이상이다.
그러므로, 예를 들어 이러한 다층 커패시터를 포함하고 있는 MPU 칩에 사용되며, 전원 라인을 포함하고 있는 고주파 회로에서, 종래에는, 10pH 이하의 ESL 값을 얻기 위해서, 병렬로 접속시킨 복수개의 다층 커패시터를 배선기판에 실장시켜야만 했다. 그 결과, 다층 커패시터를 실장시키는데에 필요한 영역이 대폭 증가하여, 이러한 고주파 회로를 구성하는 전자 장치의 가격 저하 및 소형화를 저해한다.
상술한 문제점들을 해결하기 위해서, 본 발명의 바람직한 구현예들은 ESL 값을 효과적으로 대폭 저하시킨 다층 커패시터를 제공한다.
부가하여, 본 발명의 바람직한 구현예들은 이러한 신규한 다층 커패시터를 포함하고 있는 배선기판, 감결합 회로 및 고주파 회로를 제공한다.
도 1a 및 도 1b는 본 발명의 바람직한 제 1 구현예에 따른 다층 커패시터의 내부 구조를 설명하는 평면도로서, 도 1a는 제 1 내부전극이 형성되어 있는 단면을 도시하고, 도 1b는 제 2 내부전극이 형성되어 있는 단면을 도시한다.
도 2는 도 1a 및 도 1b에 각각 도시된 선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도 3은 도 1a 및 도 1b에 도시된 다층 커패시터의 특성을 시험하기 위해 비교예로서 제공된 다층 커패시터를 설명하는 평면도이다.
도 4는 도 1a 및 도 1b에 도시된 다층 커패시터의 특성을 시험하기 위해 다른 비교예로서 제공된 다층 커패시터를 설명하는 평면도이다.
도 5는 본 발명의 바람직한 제 2 구현예에 따른 다층 커패시터를 설명하는 평면도이다.
도 6은 본 발명의 바람직한 제 3 구현예에 따른 다층 커패시터를 설명하는 단면도이다.
도 7은 본 발명의 바람직한 제 4 구현예에 따른 다층 커패시터를 설명하는 단면도이다.
도 8은 본 발명의 바람직한 제 5 구현예에 따른 다층 커패시터를 설명하는평면도이다.
도 9는 본 발명의 바람직한 제 6 구현예에 따른 다층 커패시터를 설명하는 평면도이다.
도 10은 본 발명의 바람직한 제 7 구현예를 설명하기 위해, 내부전극과 관통도체간의 위치 관계를 도시하는 평면도이다.
도 11은 본 발명의 바람직한 제 8 구현예를 설명하는 평면도이다.
도 12는 본 발명의 바람직한 제 1 구현예에 따른 다층 커패시터가 감결합 커패시터를 구성하도록 배열되는 MPU의 구조예를 설명하는 단면도이다.
도 13은 MPU 및 전원장치가 접속되어 있는 구조를 설명하는 블록 선도이다.
<도면의 주요 부분에 대한 간단한 설명>
1, 33 ... MPU 2 ... 전원장치
11, 26, 27, 28, 29, 30 ... 다층 커패시터
3, 36 ... MPU 칩 12 ... 유전체층
13 ... 커패시터 16, 17 ... 주면
14 ... 제 1 내부전극 15 ... 제 2 내부전극
18 ... 제 1 외부 단자전극 19 ... 제 2 외부 단자전극
20, 20a ... 제 1 관통도체 20a ... 주변 관통도체
21, 21a ... 제 2 관통도체 21a ... 주변 관통도체
22, 23 ... 도전 패드 24, 25 ... 솔더 범프
35 ... 배선기판 37 ... 마더보드
38 ... 전원용 핫측 전극 39 ... 접지전극
40, 41, 43 ... 전원용 핫측 바이어홀 도체
45, 46, 48 ... 접지용 바이어홀 도체
본 발명의 한 바람직한 구현예에 따르면, 적층되어 있는 복수개의 유전체층을 포함하고 있는 커패시터 본체를 구비하고 있는 다층 커패시터가 제공된다. 이 커패시터의 내부에는, 상기 복수개의 유전체층들 중의 특정의 유전체층을 통해 상호 대향하고 있는 적어도 한 쌍의 제 1 내부전극 및 적어도 한 쌍의 제 2 내부전극이 배치되어 있다. 커패시터의 내부전극에 실질적으로 팽행하게 연장하고 있는 적어도 한쪽 주면에는 제 1 외부 단자전극 및 제 2 외부 단자전극이 배치되어 있다.
또한, 커패시터의 내부에는 복수개의 제 1 관통도체(feed-through conductor) 및 복수개의 제 2 관통도체가 배치되어 있다. 상기 제 1 관통도체는 특정의 유전체층을 관통하여 제 1 내부전극과 제 1 외부 단자전극을 전기적으로 접속하고, 그 상태에서 상기 제 1 관통도체는 제 2 내부전극과는 전기적으로 절연되어 있다. 부가하여, 상기 제 2 관통도체는 특정의 유전체층을 관통하여 제 2 내부전극과 제 2 외부 단자전극을 전기적으로 접속하고, 그 상태에서 상기 제 2 관통도체는 제 1 내부전극과는 전기적으로 절연되어 있다. 따라서. 제 1 및 제 2 관통도체는, 내부전극들을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록, 배치되어 있다.
상술한 기술적인 문제점들을 해결하기 위해서, 복수개의 제 1 관통도체는 제 1 내부전극의 주변부에서 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있으며, 복수개의 제 2 관통도체는 제 2 내부전극의 주변부에서 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있다.
바람직하게, 제 1 주변 관통도체는 제 1 내부전극의 측면에서 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있으며, 제 2 주변 관통도체는 제 2 내부전극의 측면에서 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있다.
부가하여, 제 1 주변 관통도체 및 제 2 주변 관통도체 중의 적어도 하나는 대응하는 내부전극의 코너(corner)에서 대응하는 내부전극에 접속되어 있는 주변 관통도체를 포함하고 있어도 된다.
또한, 제 1 주변 관통도체는 제 1 내부전극의 측면에서 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있어도 되며, 제 2 주변 관통도체는 제 2 내부전극의 측면에서 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있어도 된다. 동시에, 제 1 주변 관통도체 및 제 2 주변 관통도체 중의 적어도 하나는 대응하는 내부전극의 코너에서 대응하는 내부전극에 접속되어 있는주변 관통도체를 포함하고 있어도 된다.
바람직하게, 본 발명의 바람직한 구현예들에 따른 다층 커패시터에 있어서, 제 1 및 제 2 외부 단자전극은 제 1 및 제 2 관통도체에 대응하는 점선 형상의 구성으로 분포되어 있다.
이 경우에, 바람직하게, 제 1 및 제 2 외부 단자전극에는 각각 솔더 범프(solder bump)가 형성되어 있다.
부가하여, 바람직하게, 본 발명의 바람직한 구현예들에 따른 다층 커패시터에 있어서, 제 1 및 제 2 외부 단자전극은 커패시터 본체의 한쪽 주면에만 배치되어 있다. 또한, 제 1 및 제 2 외부 단자전극이 커패시터 본체의 양쪽 주면에 배치되어 있어도 되고, 또는 제 1 외부 단자전극은 커패시터 본체의 한쪽 주면에 배치되어 있고 제 2 외부 단자전극은 커패시터 본체의 다른쪽 주면에 배치되어 있어도 된다.
본 발명의 바람직한 구현예들에 따른 다층 커패시터는 마이크로 처리장치에 구비되어 있는 MPU 칩용의 전원 회로에 접속되어 있는 감결합 커패시터로서 유리하게 사용될 수 있다.
본 발명의 바람직한 구현예에 따르면, 상기 한 다층 커패시터가 실장되어 있는 배선기판이 제공된다.
본 발명의 몇 가지 바람직한 구현예들을 배선기판에 적용하는 경우에, 한 구체적인 바람직한 구현예로서, 상기 배선기판에는 마이크로 처리장치에 구비되어 있는 MPU 칩이 실장되어 있어도 된다. 부가하여, 배선기판은 MPU 칩에 전원을 공급하는 전원용 핫측(hot-side) 배선도체 및 접지 배선도체를 구비하고 있고, 상기 한 다층 커패시터에 사용되는 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 하나가 전원 핫측 배선도체에 전기적으로 접속되어 있으며, 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 다른 하나는 접지 배선도체에 접속되어 있다.
바람직하게는, 상기 한 다층 커패시터에 배치되어 있는 제 1 및 제 2 외부 단자전극은 각각 범프에 의해 배선기판에 접속되어 있다.
본 발명의 다른 바람직한 구현예에 따르면, 상술한 바와 같은 다층 커패시터를 포함하고 있는 감결합 회로가 제공된다.
본 발명의 또 다른 바람직한 구현예에 따르면, 상술한 바와 같은 다층 커패시터를 포함하고 있는 고주파 회로가 제공된다.
본 발명의 그 외의 특징 및 이점들은 본 명세서에 첨부된 도면을 참조하여, 하기에서 본 발명의 바람직한 구현예들을 통해서 상세하게 설명할 것이며, 도면에서, 유사한 참조부호는 유사한 소자를 나타낸다.
도 1a, 도 1b 및 도 2는 본 발명의 바람직한 제 1 구현예에 따른 다층 커패시터 11을 각각 도시한다. 도 1a 및 도 1b는 다층 커패시터 11의 내부 구조를 설명하는 평면도로, 각기 다른 단면을 도시한다. 또한, 도 2는 도 1a 및 도 1b 각각에서 선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
다층 커패시터 11은 적층되어 있는 복수개의 유전체층 12를 포함하고 있는 커패시터 13에 의해 형성되는 본체를 구비하고 있다. 유전체층 12는, 바람직하게,예를 들어 세라믹 유전체 또는 그 외의 적당한 재료로 구성되어 있다.
커패시터 13의 내부에는, 유전체층 12를 통해 상호 대향하고 있는 적어도 한 쌍의 제 1 내부전극 14 및 적어도 한 쌍의 제 2 내부전극 15가 형성되어 있다. 본 바람직한 구현예에서는, 복수개쌍의 제 1 내부전극 14 및 복수개쌍의 제 2 내부전극 15가 형성되어 있다.
부가하여, 커패시터 13의 내부전극 14, 15에 실질적으로 평행하게 연장하고 있는 주면 16, 17 중의 적어도 한 주면, 즉, 본 바람직한 구현예에서는 주면 17 상에는, 제 1 외부 단자전극 18 및 제 2 외부 단자전극 19가 배치되어 있다.
또한, 커패시터 13의 내부에서는, 복수개의 제 1 관통도체 20, 20a가 특정의 유전체층 12를 관통하여 제 1 내부전극 14와 제 1 외부 단자전극 18을 전기적으로 접속시켜서, 제 1 관통도체 20, 20a는 제 2 내부전극 15와는 전기적으로 절연되어 있다. 부가하여, 복수개의 제 2 관통도체 21, 21a가 특정의 유전체층 12를 관통하여 제 2 내부전극 15와 제 2 외부 단자전극 19를 전기적으로 접속시켜서, 제 2 관통도체 21, 21a는 제 1 내부전극 14와는 전기적으로 절연되어 있다.
본 바람직한 구현예에서는, 복수개의 제 1 내부전극 14 및 복수개의 제 2 내부전극 15가 상술한 바와 같이 배치되어 있다. 이러한 상태에서, 제 1 내부전극 14와 제 2 내부전극 15와의 사이에서 발생되는 정전용량은 제 1 및 제 2 관통도체 20, 20a, 21, 21a에 의해 병렬로 접속되어 있다. 이러한 방식으로 병렬로 접속되어 있는 정전용량은 제 1 및 제 2 외부 단자전극 18, 19로부터 연장되어 있다.
제 1 관통도체 20, 20a 및 제 2 관통도체 21, 21a는 제 1 및 제 2 내부전극14, 15를 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록, 배치되어 있다. 다시 말해, 본 바람직한 구현예에서, 제 1 관통도체 20, 20a 및 제 2 관통도체 21, 21a는, 실질적인 직사각형의 몸체, 보다 상세히하면 실질적인 정방형의 몸체의 코너에 이들 관통도체 20, 20a, 21, 21a가 각각 위치되어 있는 상태로 배열되어 있다. 부가하여, 제 1 관통도체 20, 20a는 제 2 관통도체 21, 21a에 각각 인접하게 배치되어 있다.
본 발명의 바람직한 각종 구현예들의 특징적인 구성으로서, 제 1 관통도체 20, 20a의 약간은 제 1 내부전극 14의 주변부에서 제 1 내부전극 14에 접속되어 있는 제 1 주변 관통도체 20a 이다. 부가하여, 제 2 관통도체 21, 21a의 약간은 제 2 내부전극 15의 주변부에서 제 2 내부전극 15에 접속되어 있는 제 2 주변 관통도체 21a 이다.
또한, 본 바람직한 구현예에서, 상술한 제 1 주변 관통도체 20a는 제 1 내부전극 14의 측면에서 제 1 내부전극 14에 접속되어 있고, 상술한 제 2 주변 관통도체 21a는 제 2 내부전극 15의 측면에서 제 2 내부전극 15에 접속되어 있다.
제 1 및 제 2 외부 단자전극 18, 19가 제 1 및 제 2 관통도체 20, 20a, 21, 21a 각각에 대응하는 점선 형상의 구성으로 분포되도록, 이들 외부 단자전극 18, 19는 한쪽 주면 17 상에 배치되어 있다. 본 바람직한 구현예에서, 제 1 및 제 2 외부 단자전극 18, 19는 바람직하게 도전 패드 22, 23 및 솔더 범프 24, 25를 각각 포함하고 있다. 이 솔더 범프 24, 25는 도전 패드 22, 23에 형성되어 있다.
상기 다층 커패시터 11이 이러한 구조를 가짐으로써, ESL 값이 대폭 줄어든다.
ESL 값의 감소에 대해서, 본 발명의 바람직한 구현예들에 따른 다층 커패시터 11이 유리한 구조를 가지고 있다는 것을 확인하기 위해서, 다층 커패시터 11에서 ESL 값을 공진법(resonance method)으로 측정한 결과, 18pH가 측정되었다. 다층 커패시터 11의 구조에서, 내부전극 14, 15 및 관통도체 20, 20a, 21, 21a는 바람직하게 니켈을 함유하고 있는 도전 페이스트(conductive paste)로 구성되어 있다. 또한, 내부전극 14, 15의 각 치수는 대략 4.0㎜×4.0㎜ 이었고, 관통도체 20, 20a, 21, 21a의 배열 피치(pitch)는 약 1.0㎜ 이었으며, 관통도체 20, 20a, 21, 21a의 직경은 약 0.1㎜ 이었고, 내부전극 14와 관통도체 21, 21a와의 사이에 배치된 절연 영역 및 내부전극 15와 관통도체 20, 20a와의 사이에 배치된 절연 영역의 각 외부 직경은 약 0.2㎜ 이었다.
상술한 공진법은 측정용 시료로서 다층 커패시터의 임피던스의 주파수 특성을 먼저 구하고, 이 주파수 특성에서 극소점의 주파수 f0를 가지고, ESL의 값을 1/[(2πf0)2×C]에 의해 구하는 방법이다. 이 경우에, 주파수 특성에서의 극소점은 커패시터의 정전용량 성분 C와 ESL와의 사이의 직렬 공진점과 동등하다.
또한, 비교예로서, 하기 실시예 1 내지 3에 따른 다층 커패시터는 각종의 ESL 값을 측정하도록 제작되었다. 실시예 1 내지 3에 사용되는 다층 커패시터를 제작하기 위해서, 상기 시료로서 상기 다층 커패시터의 제작과 동일한 방법을 사용하였다.
본 실시예에서는, 다층 커패시터 11이 바람직하게 합계 21개의 관통도체 20, 20a, 21, 21a를 가지고 있지만, 실시예 1에 사용되는 다층 커패시터는 다층 커패시터 11에 포함되어 있는 주변 관통도체 20a, 21a를 가지고 있지 않다. 실시예 1에 사용되는 다층 커패시터에서 그 외의 구성 소자는 다층 커패시터 11과 동일하다. 실시예 1의 다층 커패시터는 바람직하게 중앙에만 위치되어 있는 합계 9개의 관통도체를 가지고 있다. 실시예 1의 다층 커패시터로는 82pH의 높은 ESL 값을 얻었다.
실시예 2에서는, 도 3에 도시된 바와 같이, 관통도체 20, 21의 배열 피치가 다층 커패시터 11의 경우와 동일하였지만, 주변 관통도체가 배치되어 있지 않고, 합계 16개의 관통도체 20, 21가 중앙에만 위치되어 있다. 실시예 2의 다층 커패시터로는 45pH의 비교적 높은 ESL 값을 얻었다.
실시예 3에서는, 도 4에 도시된 바와 같이, 관통도체 20, 21의 배열 피치가 협소하고, 합계 25개의 관통도체 20, 21가 중앙에만 위치되어 있었다. 실시예 3의 다층 커패시터로는 28pH의 높은 ESL 값을 얻었다. 실시예 3이 다층 커패시터 11에 배치되어 있는 관통도체 20, 20a, 21, 21a의 합계를 초과하는 합계 25개의 관통도체 20, 21를 가지고 있지만, 실시예 3의 ESL 값은 상술한 다층 커패시터 11에서 얻은 18pH 보다는 높다. 그러므로, ESL 값을 줄이기 위해서는 주변 관통도체 20a, 21a를 형성하는 것이 효과적이라는 것을 밝혀내었다.
도 5는 본 발명의 바람직한 제 2 구현예에 따른 다층 커패시터 26을 도시하며, 도 1a에 상당하는 도이다. 도 5에서, 도 1a 및 1b에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.
도 5에 도시된 다층 커패시터 26에서, 주변 관통도체로서, 제 1 및 제 2 내부전극 14, 15의 각 측면의 대략 중앙부에서 제 1 내부전극 14 및 제 2 내부전극 15에 각각 접속되어 있는 제 1 주변 관통도체 20a 및 제 2 주변 관통도체 21a가 배치되어 있고, 제 1 내부전극 14에 접속되어 있는 제 1 주변 관통도체 20a는 제 1 내부전극 14의 각 코너에도 배치되어 있다.
상술한 바와 같이, 제 1 내부전극 14의 각 코너에 주변 관통도체 20a를 배치함으로써, 바람직한 제 1 구현예에 따른 다층 커패시터 11과 비교하여, ESL 값을 한층 더 낮출 수 있다. 상술한 ESL 값의 측정 방법에 따라서 이 다층 커패시터 26에서도 15pH의 ESL 값을 측정하였다.
도 6은 본 발명의 바람직한 제 3 구현예에 따른 다층 커패시터 27을 도시하며, 도 2에 상당하는 도이다. 도 6에서, 도 2에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.
도 6에 도시된 다층 커패시터 27에서는, 제 1 외부 단자전극 18은 커패시터 13의 한쪽 주면 16 상에 배치되어 있고, 제 2 외부 단자전극 19는 커패시터 13의 다른쪽 주면 17 상에 배치되어 있다.
도 7은 본 발명의 바람직한 제 4 구현예에 따른 다층 커패시터 28을 도시하며, 도 2에 상당하는 도이다. 도 7에서, 도 2에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.
도 7에 도시된 다층 커패시터 28에서는, 제 1 외부 단자전극 18 및 제 2 외부 단자전극 19 모두가 커패시터 13의 양 주면 16, 17 상에 각각 배치되어 있다.
도 2에 도시된 다층 커패시터 11에서는, 제 1 관통도체 20, 20a와 제 2 관통도체 21, 21a에서 도 2에 도시된 단면 상에서의 전류의 흐름이 서로에 대해서 역방향으로 역전될 수 있다. 반대로, 도 6에 도시된 다층 커패시터 27 및 도 7에 도시된 다층 커패시터 28에서는, 제 1 관통도체 20, 20a와 제 2 관통도체 21, 21a에 흐르는 전류가 상호 동일한 방향이다. 따라서, ESL 값의 저하에 대한 이점의 대해서, 도 2에 도시된 다층 커패시터 11이 도 6에 도시된 다층 커패시터 27 및 도 7에 도시된 다층 커패시터 28 보다 효과적이라는 것이 증명된다.
도 8은 본 발명의 바람직한 제 5 구현예에 따른 다층 커패시터 29를 도시하며, 도 1a에 상당하는 도이다. 도 8에서, 도 1a 및 1b에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.
도 8에 도시된 다층 커패시터 29에서는, 제 1 관통도체 20, 20a 및 제 2 관통도체 21, 21a가 합계 36개로 형성되어 있다. 도 8에 도시된 바와 같이, 관통도체의 수는, 필요에 따라서, 임의로 변경될 수 잇다.
다층 커패시터 29는 도 5에 도시된 다층 커패시터 26의 경우와 동일하게, 내부전극 14의 각 코너에 위치된 주변 관통도체 20a, 21a를 구비하고 있다. 다층 커패시터 29를 사용하는 본 바람직한 구현예에서, 각 내부전극 14, 15의 한 측면에 제 1 및 제 2 주변 관통도체 20a, 21a 중에서 합계 6개의 주변 관통도체 20a, 21a가 배치되어 있으므로, 내부전극 14, 15의 각 코너에는 약간의 관통도체들이 위치되어 있다. 다시 말해, 약간의 제 1 및 제 2 주변 관통도체 20a, 21a는 제 1 및 제 2 내부전극 14, 15의 각 코너에서 제 1 및 제 2 내부전극 14, 15에 각각 접속되어있다.
도 9는 본 발명의 바람직한 제 6 구현예에 따른 다층 커패시터 30을 도시하며, 도 1a에 상당하는 도이다. 도 9에서, 도 1a에 도시된 소자와 동일한 소자에는 동일한 참조부호를 부여하였고, 이에 대한 설명은 생략한다.
도 9에 도시된 다층 커패시터 30에서는, 제 1 관통도체 20, 20a 및 제 2 관통도체 21, 21a가 실질적인 삼각형 형태로, 보다 상세하게는 정삼각형 형태의 코너에 분포되도록, 이들 관통도체들이 배열되어 있다.
도 9에 도시된 바람직한 구현예에 대해서, 관통도체들을 배열하기 위해 채택되는 분포 구성은 또 다른 형태로도 변형가능하다. 예를 들어, 관통도체들을 육각형의 각 코너에 위치시키는 구성도 채택가능하다.
도 10은 본 발명의 바람직한 제 7 구현예로서, 내부전극 14와 관통도체 20, 20a, 21, 21a 간의 위치관계를 설명하는 평면도이다.
상술한 바람직한 제 1 내지 제 6 구현예에 있어서, 주변 관통도체 20a, 21a는 내부전극 14, 15의 측면에서 내부전극 14, 15에 접속되어 있다. 이 경우에, 내부전극 15의 배열은 도면에 도시되어 있지 않다. 이들 주변 관통도체 20a, 21a는 도 10에 도시된 바와 같이 내부전극 14, 15의 측면의 내부에 위치될 수 있다. 도 10에 도시된 바람직한 구현예에서는, 주변 관통도체 20a, 21a가 내부전극 14, 15의 각 측면과 접촉하도록, 주변 관통도체 20a, 21a가 배열되어 있다.
도 11은 도 10과 동등하게 본 발명의 바람직한 제 8 구현예를 설명하는 평면도를 도시한다.
상술한 바와 같이, 본 발명에 따른 다층 커패시터는 도면에 도시된 각 구현예에 연관되어 설명되어 있다. 그러나, 본 발명의 각종 바람직한 구현예들에 사용되는 내부전극, 외부 단자전극 및 관통도체의 수 및 위치에 대해서, 그 외의 각종 변형이 적용될 수 있다. 또한, 관통도체의 단면 형상은 도면에 도시된 바와 같은 둥근 형상으로만 한정되는 것은 아니며, 예를 들어 실질적인 사변형 또는 실질적인 육각형 형상으로의 변형도 사용될 수 있다.
본 발명의 바람직한 구현예들에 따른 다층 커패시터는, 예를 들어 도 13에 도시된 상술한 MPU 1에 배치되어 있는 감결합 커패시터 5를 구성하는데에도 유리하게 채택될 수 있다. 도 12에 도시된 구조예는 감결합 커패시터를 구성하는 본 발명의 바람직한 구현예들의 다층 커패시터를 포함하고 있는 MPU의 구조를 도시한다.
도 12를 참조하면, MPU 33은 하면측에 캐버티(cavity) 34가 배치되어 있는 다층 구조를 가지고 있는 배선기판 35를 포함하고 있다. 배선기판 35의 상면에는 MPU 칩 36이 표면-실장되어 있다. 또한, 배선기판 35의 캐버티 34의 내부에는, 감결합 커패시터를 구성하는 본 발명의 바람직한 구현예들에 따른 다층 커패시터가 수용되어 있다. 예를 들어, 이러한 다층 커패시터로는 바람직한 제 1 구현예에 따른 다층 커패시터 11이 되어도 된다. 아울러, 배선기판 35는 마더보드(motherboard) 37 상에 표면-실장되어 있다.
배선기판 35의 표면 및 내부에는, 개략적으로 도시된 바와 같이, MPU 33에 필요한 배선도체들이 형성되어 있다. 이들 배선도체들에 의해, 도 13에 도시된 바와 같은 접속이 달성된다.
배선도체들 중에서 대표적인 배선도체로서, 배선기판 35의 내부에는 전원용 핫측 전극 38 및 접지전극 39가 형성되어 있다.
전원용 핫측 전극 38은 전원용 핫측 바이어홀(via hole) 도체 40을 통해 다층 커패시터 11의 제 1 외부 단자전극 18에 전기적으로 접속되어 있고, 전원용 핫측 바이어홀 도체 41을 통해 MPU 칩 36의 특정 단자 42에도 전기적으로 접속되어 있다. 아울러, 전원용 핫측 전극 38은 전원용 핫측 바이어홀 도체 43을 통해 마더보드 37의 핫측 도전 랜드(conductive land) 44에 전기적으로 접속되어 있다.
부가하여, 접지전극 39는 접지용 바이어홀 도체 45를 통해 다층 커패시터 11의 제 2 외부 단자전극 19에 전기적으로 접속되어 있고, 접지용 바이어홀 도체 46을 통해 MPU 칩 36의 특정 단자 47에도 전기적으로 접속되어 있다. 아울러, 접지전극 39는 접지용 바이어홀 도체 48을 통해 마더보드 37의 접지측 도전 랜드 49에 전기적으로 접속되어 있다.
상술한 다층 커패시터 11에서, 제 1 및 제 2 외부 단자전극 18, 19는 도 12에서 상세하게 도시되어 있지는 않지만, 범프에 의해 바이어홀 도체 40, 45에 접속되어 있다.
도 12에는, 도 13에 도시된 메모리 장치 4와 동등한 메모리 장치가 생략되어 있다.
상술한 바와 같이, 본 발명의 바람직한 구현예들에 따른 다층 커패시터에 따르면, 적층되어 있는 복수개의 유전체층을 포함하고 있는 커패시터의 본체로서, 커패시터의 내부에는, 특정의 유전체층을 통해 상호 대향하고 있는 적어도 한쌍의 제 1 내부전극 및 적어도 한쌍의 제 2 내부전극이 형성되어 있다. 커패시터의 주면들은 내부전극들에 실질적으로 평행하게 연장하고 있으며, 상기 주면들 중의 한쪽 주면 상에는 제 1 외부 단자전극 및 제 2 외부 단자전극이 형성되어 있다. 커패시터의 내부에는, 제 1 내부전극과 제 1 외부 단자전극을 전기적으로 접속시키는 복수개의 제 1 관통도체 및 제 2 내부전극과 제 2 외부 단자전극을 전기적으로 접속시키는 복수개의 제 2 관통도체가 각각 형성되어 있다. 이러한 상태에서, 제 1 및 제 2 관통도체가 내부전극을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록 배치되므로, 다층 커패시터에 흐르는 전류는 각종의 방향을 향할 수 있고, 전류 길이도 단축될 수 있다. 그 결과, 커패시터에서 ESL 값이 대폭 낮아질 수 있다. 또한, 제 1 및 제 2 관통도체가 각각 제 1 및 제 2 내부전극의 각 주변부에서 제 1 및 제 2 내부전극에 접속되어 있는 제 1 및 제 2 주변 관통도체를 포함하고 있으므로, 내부전극의 주변부에도 자계의 상쇄 효과가 적용될 수 있다. 따라서. ESL 값을한층 더 저하시킬 수 있다.
그러므로, 다층 커패시터의 공진 주파수가 한층 더 고주파화될 수 있고, 커패시터를 구성하는 다층 커패시터의 고주파 대역도 한층 더 고주파화 될 수 있다. 본 발명의 바람직한 구현예들에 따른 다층 커패시터는 전자 회로에 사용되는 주파수를 대폭 고주파화시키는데에 적용하기에 충분하다. 예를 들어, 본 발명의 바람직한 구현예들에 따른 다층 커패시터는 고주파 회로에 포함되어 있는 바이패스(bypass) 커패시터 또는 감결합 커패시터로서 이용될 수 있다.
급속 전원 공급 기능이 MPU 칩 또는 그 외의 구성성분과 조합됨으로써 사용되는 감결합 커패시터에 요구되지만, 본 발명의 바람직한 구현예들에 따른 다층 커패시터는, 커패시터의 ESL 값이 낮기 때문에, 급속 전원 공급 기능을 위한 고속 동작을 충분하게 달성할 수 있다.
부가하여, 본 발명의 바람직한 구현예들에 따른 다층 커패시터를 적당한 배선기판 상에 실장시키는 경우, 다층 커패시터에 포함되어 있는 외부 단자전극은 범프에 의해 유리하게 접속될 수 있다. 현재, 예를 들어, MPU 칩 등의 반도체 칩에서, 동작 주파수가 높아짐에 따라서. 범프에 의한 접속이 이루어지는 경향이 있다. 주면 단자전극의 배치는 이 경향에 부합한다. 또한, 이 범프에 의한 접속은 고밀도 실장을 가능하게 하여서, 접속에서의 기생 임피던스의 발생을 방지할 수 있다.
본 발명에서, 이하에서 기술할 각 바람직한 구현예의 특징은, 상술한 자계의 상쇄를 대폭 향상시키고, 전기 길이를 대폭 줄이며, ESL 값의 저하를 보다 효과적으로 이룬다는 이점을 가지고 있다.
제 1 및 제 2 주변 관통도체는 제 1 및 제 2 내부전극의 각 측면에서 제 1 및 제 2 내부전극에 접속되어 있는 제 1 및 제 2 주변 관통도체를 포함하고 있다. 또한, 제 1 주변 관통도체 및 제 2 주변 관통도체 중의 적어도 하나는 대응하는 내부전극의 코너에서 대응하는 내부전극에 접속되어 있는 주변 관통도체를 포함하고 있다. 제 1 및 제 2 외부 단자전극은 커패시터의 한쪽의 주면에만 형성되어 있다.
이제까지, 본 발명의 바람직한 구현예들의 설명을 통해서만 본 발명을 기술하였지만, 본 발명은 상술한 구현예로만 한정되는 것은 아니다. 즉, 본 발명은 본 발명의 범위를 벗어나지 않는 범위 내에서 본 발명의 원리를 실행하는 각종 모드로 다양하게 변형될 수 있다는 것이 이해된다.

Claims (42)

  1. 적층되어 있는 복수개의 유전체층을 포함하고 있는 커패시터 본체;
    상기 커패시터 본체의 내부에 배치되어 있는 상기 복수개의 유전체층들 중의 한 유전체층을 통해 상호 대향하고 있는 적어도 한 쌍의 제 1 내부전극 및 적어도 한 쌍의 제 2 내부전극;
    상기 커패시터 본체의 상기 내부전극들에 실질적으로 팽행하게 연장하고 있는 적어도 한쪽 주면에 배치되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극;
    상기 커패시터 본체의 내부에 배치되어 있는 복수개의 제 1 관통도체(feed-through conductor) 및 복수개의 제 2 관통도체; 및
    상기 제 1 관통도체에 포함되어 있으며, 상기 제 1 내부전극의 주변부에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체, 및 상기 제 2 관통도체에 포함되어 있으며, 상기 제 2 내부전극의 주변부에서 상기 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있는 다층 커패시터로서,
    상기 제 1 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 1 내부전극과 상기 제 1 외부 단자전극을 전기적으로 접속하고, 그 상태에서 상기 제 1 관통도체가 상기 제 2 내부전극과는 전기적으로 절연되어 있으며, 상기 제 2 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 2 내부전극과 상기 제 2 외부 단자전극을 전기적으로 접속하고, 그 상태에서 상기 제 2 관통도체가 상기 제 1 내부전극과는 전기적으로 절연되어 있고, 상기 제 1 및 제 2 관통도체는 상기 내부전극들을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록 배치되는 것을 특징으로 하는 다층 커패시터.
  2. 제 1항에 있어서, 상기 제 1 주변 관통도체는 상기 제 1 내부전극의 측면에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있으며, 상기 제 2 주변 관통도체는 상기 제 2 내부전극의 측면에서 상기 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있는 것을 특징으로 하는 다층 커패시터.
  3. 제 1항에 있어서, 상기 제 1 주변 관통도체 및 상기 제 2 주변 관통도체 중의 적어도 하나는 대응하는 상기 내부전극의 코너(corner)에서 상기 대응하는 내부전극에 접속되어 있는 주변 관통도체를 포함하고 있는 것을 특징으로 하는 다층 커패시터.
  4. 제 1항에 있어서, 상기 제 1 주변 관통도체는 상기 제 1 내부전극의 측면에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있고; 상기 제 2 주변 관통도체는 상기 제 2 내부전극의 측면에서 상기 제 2 내부전극에 접속되어 있는 상기 제 2 주변 관통도체를 포함하고 있으며; 동시에 상기 제 1 주변 관통도체 및 상기 제 2 주변 관통도체 중의 적어도 하나는 대응하는 상기 내부전극의 코너에서 상기 대응하는 내부전극에 접속되어 있는 주변 관통도체를 포함하고있는 것을 특징으로 하는 다층 커패시터.
  5. 제 1항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 제 1 및 제 2 관통도체에 대응하는 점선 형상의 구성으로 분포되는 것을 특징으로 하는 다층 커패시터.
  6. 제 5항에 있어서, 상기 제 1 및 제 2 외부 단자전극에는 각각 솔더 범프(solder bump)가 형성되어 있는 것을 특징으로 하는 다층 커패시터.
  7. 제 1항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 한쪽 주면에만 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  8. 제 1항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 양쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  9. 제 1항에 있어서, 상기 제 1 외부 단자전극은 상기 커패시터의 한쪽 주면에 배치되어 있고, 상기 제 2 외부 단자전극은 상기 커패시터의 다른쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  10. 제 1항에 있어서, 상기 커패시터가 마이크로 처리장치의 MPU 칩에 형성되어있는 감결합 커패시터를 구성하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  11. 표면에 청구항 1에 기재된 다층 커패시터가 실장되어 있는 것을 특징으로 하는 배선기판.
  12. 제 11항에 있어서, 상기 배선기판에는 마이크로 처리장치에 구비되어 있는 MPU 칩이 실장되어 있으며; 상기 배선기판은 상기 MPU 칩에 사용되는 전원을 공급하는 전원용 핫측(hot-side) 배선도체 및 접지 배선도체를 구비하고 있고; 상기 다층 커패시터에 포함되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 하나는 상기 전원용 핫측 배선도체에 전기적으로 접속되어 있으며, 상기 제 1 외부 단자전극 및 상기 제 2 외부 단자전극 중의 다른 하나는 상기 접지 배선도체에 접속되어 있는 것을 특징으로 하는 배선기판.
  13. 제 11항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 각각 범프에 의해 상기 배선기판에 접속되어 있는 것을 특징으로 하는 배선기판.
  14. 청구항 1에 기재된 다층 커패시터를 포함하고 있는 것을 특징으로 하는 고주파 회로.
  15. 제 1항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 원형임을 특징으로 하는 다층 커패시터.
  16. 제 1항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 사변형 및 실질적인 육각형 형상임을 특징으로 하는 다층 커패시터.
  17. 제 1항에 있어서, 상기 제 1 주변 관통도체 및 상기 제 2 주변 관통도체는 상기 제 1 및 제 2 내부전극의 각 측면의 대략 중앙부에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  18. 제 1항에 있어서, 상기 제 1 내부전극에 접속되어 있는 상기 제 1 주변 관통도체들 중의 적어도 하나는 상기 한 제 1 내부전극의 코너에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  19. 제 1항에 있어서, 상기 제 2 내부전극에 접속되어 있는 상기 제 2 주변 관통도체들 중의 하나는 상기 한 제 2 내부전극의 코너에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  20. 적층되어 있는 복수개의 유전체층을 포함하고 있는 4측면의 커패시터 본체;
    상기 커패시터 본체의 내부에 배치되어 있는 상기 복수개의 유전체층들 중의 한 유전체층을 통해 상호 대향하고 있으며, 상기 커패시터 본체에서 다양한 위치에 배치되는 적어도 한 쌍의 제 1 내부전극 및 적어도 한 쌍의 제 2 내부전극;
    상기 커패시터 본체의 상기 내부전극들에 실질적으로 팽행하게 연장하고 있는 적어도 한쪽 주면에 배치되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극;
    상기 커패시터 본체의 내부에 배치되어 있는 복수개의 제 1 관통도체 및 복수개의 제 2 관통도체; 및
    상기 제 1 내부전극의 주변부에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체 및 상기 제 2 관통도체에 포함되어 있으며, 상기 제 2 내부전극의 주변부에서 상기 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있는 다층 커패시터로서,
    상기 제 1 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 1 내부전극과 상기 제 1 외부 단자전극을 전기적으로 접속하고, 그 상태에서 상기 제 1 관통도체는 상기 제 2 내부전극과는 전기적으로 절연되어 있으며, 상기 제 2 관통도체는 상기 복수개의 유전체층들 중의 특정의 유전체층을 관통하여 상기 제 2 내부전극과 상기 제 2 외부 단자전극을 전기적으로 접속하고, 그 상태에서 상기 제 2 관통도체는 상기 제 1 내부전극과는 전기적으로 절연되어 있고,
    상기 제 1 및 제 2 관통도체는 상기 복수개의 유전체층의 주면을 따라서 상기 제 1 및 제 2 외부 단자전극으로부터 각각 연장하고 있으며, 상기 제 1 및 제 2 관통도체는 상기 내부전극들을 흐르는 전류에 의해 유도되는 자계를 상호 상쇄시키도록 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  21. 제 20항에 있어서, 상기 각 제 1 외부 단자전극은 상기 커패시터 본체의 적어도 한쪽 주면을 따라서 상기 한 제 2 외부 단자전극에 인접하여 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  22. 제 20항에 있어서, 상기 각 제 1 관통도체는 상기 커패시터 본체의 내부에서 상기 한 제 2 관통도체에 인접하여 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  23. 제 20항에 있어서, 상기 제 1 외부단자는 제 1 극성을 가지고 있으며, 상기 제 2 외부단자는 상기 제 1 극성에 반대인 제 2 극성을 가지고 있는 것을 특징으로 하는 다층 커패시터.
  24. 제 20항에 있어서, 상기 제 1 관통도체에 포함되어 있으며, 상기 제 1 내부전극의 주변부에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체; 및 상기 제 2 관통도체에 포함되어 있으며, 상기 제 2 내부전극의 주변부에서 상기 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 더 포함하고 있는 다층 커패시터.
  25. 제 24항에 있어서, 상기 제 1 주변 관통도체는 상기 제 1 내부전극의 측면에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있으며, 상기 제 2 주변 관통도체는 상기 제 2 내부전극의 측면에서 상기 제 2 내부전극에 접속되어 있는 제 2 주변 관통도체를 포함하고 있는 것을 특징으로 하는 다층 커패시터.
  26. 제 24항에 있어서, 상기 제 1 주변 관통도체 및 상기 제 2 주변 관통도체 중의 적어도 하나는 대응하는 상기 내부전극의 코너에서 상기 대응하는 내부전극에 접속되어 있는 주변 관통도체를 포함하고 있는 것을 특징으로 하는 다층 커패시터.
  27. 제 24항에 있어서, 상기 제 1 주변 관통도체는 상기 제 1 내부전극의 측면에서 상기 제 1 내부전극에 접속되어 있는 제 1 주변 관통도체를 포함하고 있고; 상기 제 2 주변 관통도체는 상기 제 2 내부전극의 측면에서 상기 제 2 내부전극에 접속되어 있는 상기 제 2 주변 관통도체를 포함하고 있으며; 동시에 상기 제 1 주변 관통도체 및 상기 제 2 주변 관통도체 중의 적어도 하나는 대응하는 상기 내부전극의 코너에서 상기 대응하는 내부전극에 접속되어 있는 주변 관통도체를 포함하고 있는 것을 특징으로 하는 다층 커패시터.
  28. 제 20항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 제 1 및 제 2 관통도체에 대응하는 점선 형상의 구성으로 분포되는 것을 특징으로 하는 다층 커패시터.
  29. 제 28항에 있어서, 상기 제 1 및 제 2 외부 단자전극에는 각각 솔더 범프가 형성되어 있는 것을 특징으로 하는 다층 커패시터.
  30. 제 20항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 한쪽 주면에만 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  31. 제 20항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 상기 커패시터의 양쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  32. 제 20항에 있어서, 상기 제 1 외부 단자전극은 상기 커패시터의 한쪽 주면에 배치되어 있고, 상기 제 2 외부 단자전극은 상기 커패시터의 다른쪽 주면에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  33. 제 20항에 있어서, 상기 커패시터가 마이크로 처리장치의 MPU 칩에 형성되어 있는 감결합 커패시터를 구성하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  34. 표면에 청구항 20에 기재된 다층 커패시터가 실장되어 있는 것을 특징으로 하는 배선기판.
  35. 제 34항에 있어서, 상기 배선기판에는 마이크로 처리장치에 구비되어 있는 MPU 칩이 실장되어 있으며; 상기 배선기판은 상기 MPU 칩에 사용되는 전원을 공급하는 전원용 핫측 배선도체 및 접지 배선도체를 구비하고 있고; 상기 다층 커패시터에 포함되어 있는 제 1 외부 단자전극 및 제 2 외부 단자전극 중의 하나는 상기전원 핫측 배선도체에 전기적으로 접속되어 있으며, 상기 제 1 외부 단자전극 및 상기 제 2 외부 단자전극 중의 다른 하나는 상기 접지 배선도체에 접속되어 있는 것을 특징으로 하는 배선기판.
  36. 제 34항에 있어서, 상기 제 1 및 제 2 외부 단자전극은 각각 범프에 의해 상기 배선기판에 접속되어 있는 것을 특징으로 하는 배선기판.
  37. 청구항 20에 기재된 다층 커패시터를 포함하고 있는 것을 특징으로 하는 고주파 회로.
  38. 제 20항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 원형임을 특징으로 하는 다층 커패시터.
  39. 제 20항에 있어서, 상기 관통도체들의 단면 형상이 실질적인 사변형 및 실질적인 육각형 형상임을 특징으로 하는 다층 커패시터.
  40. 제 24항에 있어서, 상기 제 1 주변 관통도체 및 상기 제 2 주변 관통도체는 상기 제 1 및 제 2 내부전극의 각 측면의 대략 중앙부에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  41. 제 24항에 있어서, 상기 제 1 내부전극에 접속되어 있는 상기 제 1 주변 관통도체들 중의 적어도 하나는 상기 한 제 1 내부전극의 코너에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
  42. 제 24항에 있어서, 상기 제 2 내부전극에 접속되어 있는 상기 제 2 주변 관통도체들 중의 하나는 상기 한 제 2 내부전극의 코너에 배치되어 있는 것을 특징으로 하는 다층 커패시터.
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