WO2022034797A1 - 多端子積層コンデンサ - Google Patents

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WO2022034797A1
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terminal
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vias
external terminals
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青路 日▲高▼
幸宏 藤田
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株式会社村田製作所
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    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Definitions

  • the present invention relates to a multi-terminal multilayer capacitor.
  • Patent Document 1 a capacitor main body, a first internal electrode and a second internal electrode alternately arranged so as to face each other with each layer of the laminated dielectric layer sandwiched between them, and a first surface formed on one or more of the upper and lower surfaces of the main body. It is composed of a first external terminal, a second external terminal, and a first conductive via hole and a second conductive via hole formed in the stacking direction of the main body and connected to the first external terminal and the second external terminal, respectively. Stacked capacitor arrays are disclosed. In particular, in this laminated capacitor array, in order to reduce ESL, the magnetic fields induced by the currents flowing through the internal electrodes connected to the first conductive via holes and the second conductive via holes are mutually canceled. (Alternate arrangement).
  • Patent Document 2 in order to reduce ESL, the internal electrode and the external terminal electrode are connected via the via hole conductor, and the via hole conductor penetrates through the internal electrode electrically insulated from the via hole conductor.
  • a laminated capacitor in which an island-shaped punching portion is formed in a portion to be formed is disclosed.
  • a plurality of island-shaped punching portions are connected to each other, and a punching connecting portion is formed so as to connect the outer side portions of the internal electrodes and the island-shaped punching portions. That is, a punching connection portion is formed so as to divide (divide) the internal electrodes into a plurality of regions isolated from each other.
  • the internal electrodes are divided (divided) into a plurality of regions by the unplugged connecting portion, so that the characteristics such as capacitance and ESR (equivalent series resistance) may deteriorate. , And the mechanical strength of the element may decrease. In particular, these problems may become noticeable when the vias are arranged at a narrow pitch.
  • the present invention has been made to solve the above-mentioned problems, and it is possible to suppress a decrease in capacitance (effective value) while maintaining a low ESL in a high frequency region, and to secure mechanical strength of an element. It is an object of the present invention to provide a possible multi-terminal multilayer capacitor.
  • the multi-terminal laminated capacitor according to the present invention is arranged inside a first internal electrode and a second internal electrode alternately laminated via a dielectric layer, and inside the first internal electrode and the second internal electrode in a plan view.
  • a plurality of first external terminals connected to each of the plurality of first vias and a plurality of second external terminals connected to each of the plurality of second vias, and the first via is a first via a first slit.
  • the plurality of regions are arranged so as to be electrically connected, and the second via is divided into a plurality of regions by a second slit.
  • the plurality of regions are arranged so as to be electrically connected to each other.
  • the first via when the first internal electrode is divided into a plurality of regions by the first slit, the first via is arranged so as to electrically connect the plurality of regions.
  • the second internal electrode is divided into a plurality of regions by the two slits, the second via is arranged so as to electrically connect the plurality of regions. Therefore, it is avoided that the first and second internal electrodes are divided (divided) into a plurality of regions isolated from each other. Then, when a voltage is applied to the first and second external terminals, a common voltage is applied to the first and second internal electrodes, respectively, through the conduction connection with the first and second vias.
  • the capacity can be increased as compared with the case where the internal electrode is electrically divided (divided). Further, since the multi-terminal laminated capacitor is composed of two conductors as a whole, it is possible to suppress the occurrence of an unnecessary resonance mode at high frequencies.
  • a first slit is formed so as to extend between the first insulating portion formed around the second via penetrating the first internal electrode and insulating the second via and the first internal electrode, and the first via.
  • a second slit is formed so as to extend between the second insulating portion formed around the first via penetrating the second internal electrode and insulating the first via and the second internal electrode, and the second via.
  • the voltage drop seen in the axial direction of the first and second vias becomes small, and the decrease in capacitance in the high frequency region is alleviated (that is, the frequency characteristic of the capacitance is flattened).
  • the effect of reducing ESR and ESL can be obtained.
  • first vias are arranged inside the first internal electrode and the second internal electrode in a plan view
  • second vias are arranged inside the first internal electrode and the second internal electrode in a plan view.
  • the first and second vias are not arranged on the outer edges of the first and second internal electrodes. Therefore, the outer edge (outer circumference) of the first and second internal electrodes is not divided by the first and second slits. Therefore, the mechanical strength of the element can be ensured.
  • FIG. 3 is a cross-sectional view taken along the line II-II of FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG.
  • It is a figure which shows the equivalent circuit of the multi-terminal laminated capacitor which concerns on 1st Embodiment.
  • It is an exploded perspective view which shows the internal structure of the multi-terminal laminated capacitor which concerns on 1st Embodiment.
  • It is a top view which shows the structure of (a) 1st internal electrode, (b) the 2nd internal electrode which comprises the multi-terminal laminated capacitor which concerns on 1st Embodiment.
  • FIG. 1 is a perspective view showing the configuration of the multi-terminal laminated capacitor 1.
  • FIG. 2 is a cross-sectional view taken along the line II-II of FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG.
  • FIG. 4 is a diagram showing an equivalent circuit of the multi-terminal multilayer capacitor 1.
  • minute L (inductance) and R (resistance) are parasitic on the first and second external terminals 41 and 42, but in the equivalent circuit shown in FIG. 4, these parasitic L and R are ESL. And ESR, and the direct display was omitted.
  • FIG. 5 is an exploded perspective view showing the internal structure of the multi-terminal laminated capacitor 1.
  • FIG. 6 is a plan view showing the configurations of (a) the first internal electrode 11 and (b) the second internal electrode 12 constituting the multi-terminal laminated capacitor 1.
  • the multi-terminal laminated capacitor 1 includes, for example, a laminated body 10 formed in a rectangular parallelepiped shape, nine external terminals 41 and 42 formed on the top surface (upper surface) of the laminated body 10, and more specifically, four first terminals. It includes one external terminal 41 and five second external terminals 42.
  • the laminated body 10 is configured by alternately laminating the first internal electrode 11 and the second internal electrode 12 so as to face each other via a plurality of dielectric layers (insulator layers) 13 formed in a rectangular shape.
  • the dielectric layer 13 is formed of, for example, a dielectric ceramic containing Badio 3, CaTIO 3 , SrTiO 3 , CaZrO 3 , and the like as main components.
  • auxiliary components such as Mn compound, Fe compound, Cr compound, Co compound, and Ni compound may be added to these main components.
  • the first internal electrode 11 and the second internal electrode 12 are formed, for example, in the form of a rectangular thin film.
  • Each of the first internal electrode 11 and the second internal electrode 12 is formed of, for example, Ni, Cu, Ag, Pd, Ag—Pd alloy, Au, or the like.
  • the laminate 10 is arranged inside the first internal electrode 11 and the second internal electrode 12 (that is, without touching the outer edge) in a plan view, and is electrically connected (conducted) to the first internal electrode 11.
  • a plurality of (four in this embodiment) first vias 21 are formed so as to be insulated from the second internal electrode 12 and penetrate the laminated body 10 in the laminated direction (thickness direction).
  • the laminate 10 is arranged inside the first internal electrode 11 and the second internal electrode 12 (that is, without touching the outer edge) in a plan view, and is electrically connected to the second internal electrode 12 (that is, without touching the outer edge).
  • a plurality of (five in this embodiment) second vias 22 are formed so as to be conductive and insulated from the first internal electrode 11 and penetrate the laminated body 10 in the laminating direction (thickness direction).
  • a plurality of (4) first external terminals 41 are connected to the ends of each of the plurality (4) first vias 21.
  • a plurality of (five) second external terminals 42 are connected to the ends of each of the plurality (five) second vias 22.
  • the first external terminal 41 and the second external terminal 42 are formed of, for example, a conductive material containing silver as a main component.
  • the first external terminal 41 (first via 21) and the second external terminal 42 (second via 22) are arranged alternately and in a matrix shape in a plan view.
  • the configuration was set.
  • the first internal electrode 11 has an annular first insulating portion (opening) formed around the second via 22 penetrating the first internal electrode 11 and insulating the second via 22 and the first internal electrode 11. 111 is formed. Further, a linear first slit (gap) 31 is formed so as to extend between the first insulating portion 111 and the first via 21.
  • the second internal electrode 12 has an annular second insulating portion (which is formed around the first via 21 penetrating the second internal electrode 12 and insulates the first via 21 and the second internal electrode 12.
  • the opening) 121 is formed.
  • a linear second slit (gap) 32 is formed so as to extend between the second insulating portion 121 and the second via 22.
  • the first slit 31 and the second slit 32 are formed in a grid pattern (a grid pattern) of 3 rows and 3 columns.
  • the shapes of the first and second slits 31 and 32 are not limited to 3 rows and 3 columns, and can be arbitrarily set according to requirements and the like (the same applies hereinafter). Further, in the present embodiment, the first slit 31 and the second slit 32 are formed so as to overlap (match) in a plan view.
  • the first internal electrode 11 when the first internal electrode 11 is divided into a plurality of regions (five regions in the present embodiment) by the first slit 31, the first via 21 electrically connects (conducts) the plurality of regions. ). Therefore, the first internal electrode 11 is a single internal electrode having a common potential.
  • the second internal electrode 12 when the second internal electrode 12 is divided into a plurality of regions (five regions in the present embodiment) by the second slit 32, the second via 22 electrically connects (conducts) the plurality of regions. ). Therefore, the second internal electrode 12 becomes a single internal electrode having a common potential.
  • the first internal electrode 11 when the first internal electrode 11 is divided into a plurality (five) regions by the first slit 31, the plurality of regions are electrically divided.
  • the first via 21 is arranged so as to be connected (conducting) and the second internal electrode 12 is divided into a plurality (five) regions by the second slit 32, the plurality of regions are electrically connected.
  • the second via 22 is arranged so as to be (conducting). Therefore, it is avoided that the first and second internal electrodes 11 and 12 are divided (divided) into a plurality of regions isolated from each other.
  • the first and second internal electrodes 11 and 12 are common to the first and second internal electrodes 11 and 12, respectively, through conduction connection with the first and second vias 21 and 22. Voltage is applied. Therefore, the capacity can be increased as compared with the case where the internal electrode is electrically divided (divided). Further, since the multi-terminal laminated capacitor 1 is composed of two conductors as a whole, it is possible to suppress the generation of unnecessary resonance modes at high frequencies.
  • the first slit 31 is formed so as to extend between the first insulating portion 111 that insulates the second via 22 and the first internal electrode 11 and the first via 21.
  • a second slit 32 is formed so as to extend between the second insulating portion 121 that insulates the 1 via 21 and the second internal electrode 12 and the second via 22. Therefore, when the first and second vias 21 and 22 are viewed in a cross section including the center thereof and the first and second slits 31 and 32, the conductors along the axial direction of the first and second vias 21 and 22. The surface path is shortened. As a result, the impedance along the axial direction of the first and second vias 21 and 22 is reduced.
  • the voltage drop seen in the axial direction of the first and second vias 21 and 22 becomes small, and the decrease in capacitance in the high frequency region is alleviated (that is, the frequency characteristic of the capacitance is flattened).
  • the effect of reducing ESR and ESL can be obtained.
  • the plurality of first vias 21 and the plurality of second vias 22 are inside the first internal electrode 11 and the second internal electrode 12 (that is, without touching the outer edge) in a plan view. ) Be placed. That is, the first and second vias 21 and 22 are not arranged on the outer edges of the first and second internal electrodes 11 and 12. Therefore, the outer edges (outer circumferences) of the first and second internal electrodes 11 and 12 are not divided by the first and second slits 31 and 32. Therefore, the mechanical strength of the element can be ensured, and the flatness of the element can be ensured.
  • FIG. 7 shows (a) impedance characteristics and (b) ESR characteristics of the multi-terminal multilayer capacitor 1 and the comparative example according to the present embodiment.
  • FIG. 7A shows the impedance characteristics (simulation results) of the multi-terminal laminated capacitor 1 and the comparative example
  • FIG. 7B shows the ESR characteristics (simulation results) of the multi-terminal laminated capacitor 1 and the comparative example.
  • the horizontal axis of the graph of FIG. 7A is frequency (Hz), and the vertical axis is impedance ( ⁇ ). Further, the horizontal axis of the graph of (b) is frequency (Hz), and the vertical axis is ESR ( ⁇ ).
  • FIG. 7A it was confirmed that the impedance (particularly, the impedance near 100 MHz) is lower than that of the comparative example according to the multi-terminal multilayer capacitor 1. Further, as shown in FIG. 7B, it was confirmed that the ESR was lowered according to the multi-terminal laminated capacitor 1 as compared with the comparative example.
  • FIG. 8 shows (a) capacitance characteristics and (b) ESL characteristics of the multi-terminal laminated capacitor 1 and the comparative example.
  • FIG. 8A shows the capacitance characteristics (simulation results) of the multi-terminal laminated capacitor 1 and the comparative example
  • FIG. 8B shows the ESL characteristics (simulation results) of the multi-terminal laminated capacitor 1 and the comparative example.
  • the horizontal axis of the graph of FIG. 8A is frequency (Hz), and the vertical axis is capacitance (F).
  • the horizontal axis of the graph of (b) is frequency (Hz)
  • the vertical axis is ESL (H).
  • the first slit 31 and the second slit 32 are formed in a grid pattern, but as shown in FIG. 9, the first slit 31B and the second slit 32 are formed.
  • the second slit 32B may be formed into three linear shapes extending parallel to the contours of the first internal electrode 11B and the second internal electrode 12B.
  • FIG. 9 is a plan view showing the configurations of (a) the first internal electrode 11B and (b) the second internal electrode 12B constituting the multi-terminal laminated capacitor 1B according to the second embodiment.
  • the first slit 31B and the second slit 32B are formed so as to overlap (match) in a plan view.
  • the first and second internal electrodes 11B and 12B do not have an electrically divided (divided) region. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1 according to the first embodiment described above, detailed description thereof will be omitted here.
  • FIG. 10 shows (a) impedance characteristics and (b) ESR characteristics of the multi-terminal multilayer capacitor 1B and the comparative example according to the present embodiment.
  • FIG. 10A shows the impedance characteristics (simulation results) of the multi-terminal laminated capacitor 1B and the comparative example
  • FIG. 10B shows the ESR characteristics (simulation results) of the multi-terminal laminated capacitor 1B and the comparative example.
  • the horizontal axis of the graph of FIG. 10A is frequency (Hz), and the vertical axis is impedance ( ⁇ ).
  • the horizontal axis of the graph of (b) is frequency (Hz), and the vertical axis is ESR ( ⁇ ).
  • the impedance (particularly, the impedance near 100 MHz) is lower than that of the comparative example according to the multi-terminal multilayer capacitor 1B. Further, as shown in FIG. 10B, it was confirmed that the ESR was lowered as compared with the comparative example according to the multi-terminal laminated capacitor 1B. That is, it was confirmed that the multi-terminal laminated capacitor 1B according to the second embodiment can also exert the same effect as the multi-terminal laminated capacitor 1 according to the first embodiment described above.
  • FIG. 11 shows (a) capacitance characteristics and (b) ESL characteristics of the multi-terminal laminated capacitor 1B and the comparative example.
  • FIG. 11A shows the capacitance characteristics (simulation results) of the multi-terminal laminated capacitor 1B and the comparative example
  • FIG. 11B shows the ESL characteristics (simulation results) of the multi-terminal laminated capacitor 1B and the comparative example.
  • the horizontal axis of the graph of FIG. 11A is frequency (Hz), and the vertical axis is capacitance (F).
  • the horizontal axis of the graph of (b) is frequency (Hz)
  • the vertical axis is ESL (H).
  • FIG. 11A in the comparative example, a decrease in capacitance was observed in the high frequency region (particularly in the region of 10 MHz or more), but according to the multi-terminal multilayer capacitor 1B, the high frequency region (particularly 10 MHz) was observed. It was confirmed that the capacity did not decrease even in the above area). Further, as shown in FIG. 11B, it was confirmed that the ESL can be maintained low according to the multi-terminal laminated capacitor 1B. That is, it was confirmed that the multi-terminal laminated capacitor 1B according to the second embodiment can also exert the same effect as the multi-terminal laminated capacitor 1 according to the first embodiment described above.
  • FIG. 12 is a plan view showing the configurations of (a) the first internal electrode 11B and (b) the second internal electrode 12C constituting the multi-terminal laminated capacitor 1C according to the third embodiment.
  • the first slit 31B and the second slit 32C are configured to be orthogonal to each other. Therefore, in the present embodiment, the first slit 31B and the second slit 32C do not overlap (that is, do not match) in a plan view. Further, in this case, the first and second internal electrodes 11B and 12C do not have an electrically divided (divided) region. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1B according to the second embodiment described above, detailed description thereof will be omitted here.
  • the magnetic fields entering and exiting the first slit 31B and the second slit 32C are linear. Although it is not distributed (that is, it deviates from the optimum conditions), it is possible to obtain almost the same effect as the multi-terminal laminated capacitor 1B according to the second embodiment described above.
  • the widths of the first slit 31 and the second slit 32 are constant, but as shown in FIG. 13, the first via 21 of the first slit 31D and the first via 21
  • the contact portion (connection portion) of the above may be formed in a tapered shape that narrows toward the contact portion.
  • the contact portion (connecting portion) of the second slit 32D with the second via 22 may be formed in a tapered shape that narrows toward the contact portion.
  • FIG. 13 is a plan view showing the configurations of (a) the first internal electrode 11D and (b) the second internal electrode 12D constituting the multi-terminal laminated capacitor 1D according to the fourth embodiment. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1 according to the first embodiment described above, detailed description thereof will be omitted here.
  • the first and second slits 31D and 32D in a tapered shape, conduction connection between the first and second internal electrodes 11D and 12D and the first and second vias 21 and 22 can be established. It can be achieved reliably, and the influence of misalignment (variation) can be reduced. Further, when the element is fired in the manufacturing process, the element shrinks similarly, but by forming the first and second slits 31D and 32D in a tapered shape, the shapes of the first and second slits 31D and 32D are formed even after firing. Can be well secured (maintained).
  • a land pattern may be provided at the connection portion between the first and second vias 21 and 22 and the first and second slits 31 and 32 with respect to the multi-terminal laminated capacitor 1 according to the first embodiment described above.
  • connection portion of the first internal electrode 11E with the first via 21 is formed in an annular shape. That is, an annular first land pattern 112E is formed around the first via 21 penetrating the first internal electrode 11E.
  • connection portion of the second internal electrode 12E with the second via 22 is formed in an annular shape. That is, an annular second land pattern 122E is formed around the second via 22 penetrating the second internal electrode 12E.
  • FIG. 14 is a plan view showing the configurations of (a) the first internal electrode 11E and (b) the second internal electrode 12E constituting the multi-terminal laminated capacitor 1E according to the fifth embodiment.
  • the first slit 31E is formed so as to connect the first insulating portion 111 and the first land pattern 112E (first via 21).
  • the second slit 32E is formed so as to connect the second insulating portion 121 and the second land pattern 122E (second via 22).
  • the diameters of the first and second land patterns 112E and 122E are larger than the widths of the first and second slits 31E and 32E, and larger than the diameters of the first and second vias 21 and 22. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1 according to the first embodiment described above, detailed description thereof will be omitted here.
  • the conduction connection between the first and second internal electrodes 11E and 12E and the first and second vias 21 and 22 is surely achieved. It is possible to reduce the influence of misalignment and the like (variation).
  • first external terminal 41 first via 21
  • second external terminal 42 second via 22
  • first external terminal 41 first via 21
  • second external terminal 42 second via 22
  • first external terminal 41 first via 21
  • second external terminal 42 second via 22
  • FIG. 15 is a plan view showing the configurations of (a) the first internal electrode 11F and (b) the second internal electrode 12F constituting the multi-terminal laminated capacitor 1F according to the sixth embodiment. Further, FIG. 16 is an exploded perspective view showing the internal structure of the multi-terminal laminated capacitor 1F.
  • the first and second external terminals 41 and 42 are aligned with the same polarity.
  • the land pattern of the mounting board for example, mounting on a linear line such as a microstrip line or a coplanar line can be performed. It will be easy (possible).
  • the ground signal ground (GSG) is arranged, and a through-type capacitor is connected to form a single chip. This facilitates handling at the time of mounting.
  • FIG. 17 shows (a) impedance characteristics and (b) ESR characteristics of the multi-terminal multilayer capacitor 1F and the comparative example according to the present embodiment.
  • FIG. 17A shows the impedance characteristics (simulation results) of the multi-terminal laminated capacitor 1F and the comparative example
  • FIG. 17B shows the ESR characteristics (simulation results) of the multi-terminal laminated capacitor 1F and the comparative example.
  • the horizontal axis of the graph of FIG. 17A is frequency (Hz), and the vertical axis is impedance ( ⁇ ). Further, the horizontal axis of the graph of (b) is frequency (Hz), and the vertical axis is ESR ( ⁇ ).
  • the impedance (particularly, the impedance of 100 MHz or less) is lower than that of the comparative example according to the multi-terminal laminated capacitor 1F.
  • FIG. 17B it was confirmed that the ESR was lowered as compared with the comparative example according to the multi-terminal laminated capacitor 1F. That is, it was confirmed that the multi-terminal laminated capacitor 1F according to the sixth embodiment can also exert the same effect as the multi-terminal laminated capacitor 1B according to the second embodiment described above.
  • FIG. 18 shows (a) capacitance characteristics and (b) ESL characteristics of the multi-terminal laminated capacitor 1F and the comparative example.
  • FIG. 18A shows the capacitance characteristics (simulation results) of the multi-terminal laminated capacitor 1F and the comparative example
  • FIG. 18B shows the ESL characteristics (simulation results) of the multi-terminal laminated capacitor 1F and the comparative example.
  • the horizontal axis of the graph of FIG. 18A is frequency (Hz), and the vertical axis is capacitance (F).
  • the horizontal axis of the graph of (b) is frequency (Hz)
  • the vertical axis is ESL (H).
  • FIG. 18A in the comparative example, a decrease in capacitance was observed in the high frequency region (particularly in the region of 10 MHz or more), but according to the multi-terminal multilayer capacitor 1F, the high frequency region (particularly 10 MHz) was observed. It was confirmed that the capacity did not decrease even in the above area). Further, as shown in FIG. 18B, it was confirmed that the ESL can be maintained relatively low according to the multi-terminal laminated capacitor 1F, although it is slightly higher than that of the comparative example. That is, it was confirmed that the multi-terminal laminated capacitor 1F according to the sixth embodiment can also exert almost the same effect as the multi-terminal laminated capacitor 1B according to the second embodiment described above.
  • a plurality of (two in this embodiment) first external terminals 41 (first via 21) are viewed in a plan view. Are linearly aligned (that is, aligned with the same polarity), and a plurality of (three in this embodiment) second external terminals 42 (second vias 22) are linearly aligned (that is, aligned with the same polarity).
  • FIG. 19 is a plan view showing the configurations of (a) the first internal electrode 11G and (b) the second internal electrode 12G constituting the multi-terminal laminated capacitor 1G according to the seventh embodiment. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1 (according to the first embodiment) described above, detailed description thereof will be omitted here.
  • the first and second external terminals 41 and 42 are aligned with the same polarity.
  • the land pattern of the mounting board for example, mounting on a linear line such as a microstrip line or a coplanar line can be performed. It will be easy (possible).
  • the ground signal ground (GSG) is arranged, and a through-type capacitor is connected to form a single chip. This facilitates handling at the time of mounting.
  • the multi-terminal multilayer capacitor 1G according to the present embodiment can also exert the same effect as the multi-terminal multilayer capacitor 1F according to the sixth embodiment described above.
  • FIG. 20 is a plan view showing the configurations of (a) the first internal electrode 11G and (b) the second internal electrode 12H constituting the multi-terminal laminated capacitor 1H according to the eighth embodiment.
  • the first slit 31G and the second slit 32H do not overlap (that is, do not match) in a plan view. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1G according to the seventh embodiment described above, detailed description thereof will be omitted here.
  • the first and second external terminals 41 and 42 are aligned with the same polarity.
  • the land pattern of the mounting board for example, mounting on a linear line such as a microstrip line or a coplanar line can be performed. It will be easy (possible).
  • the ground signal ground (GSG) is arranged, and a through-type capacitor is connected to form a single chip. This facilitates handling at the time of mounting.
  • the surface paths of the first and second vias 21 and 22 and the first and second internal electrodes 11G and 12H are long, and the current path through the first and second slits 31G and 32H is the shortest. It disappears.
  • the impedance and ESR of the current path increase, and the Joule loss of the multi-terminal laminated capacitor 1H as a whole also increases.
  • the second external terminal 42 (second via 22) is arranged alternately and in a staggered pattern (that is, shifted by half a pitch), but as shown in FIG. 21, it is linear.
  • a plurality of (three) aligned first external terminals 41 (first via 21) and a plurality of (two) linearly aligned second external terminals 42 (second via 22) are alternately arranged.
  • the configuration may be such that they are arranged in a staggered pattern (that is, offset by half a pitch) (8 terminals).
  • the first slit 31J is formed in an oblique direction (y-shaped) with respect to the contour of the first internal electrode 11J
  • the second slit 32J is formed with respect to the contour of the second internal electrode 12J. It was formed in an oblique direction (y-shaped).
  • 21 is a plan view showing the configurations of (a) the first internal electrode 11J and (b) the second internal electrode 12J constituting the multi-terminal laminated capacitor 1J according to the ninth embodiment. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1G according to the seventh embodiment described above, detailed description thereof will be omitted here.
  • the first and second external terminals 41 and 42 have the same polarity.
  • the land pattern of the mounting board By aligning) and designing the land pattern of the mounting board according to the arrangement of the first and second external terminals 41 and 42, for example, mounting on a linear line such as a microstrip line or a coplanar line. Is easy (possible).
  • the ground signal ground (GSG) is arranged, and a through-type capacitor is connected to form a single chip. This facilitates handling at the time of mounting.
  • the multi-terminal multilayer capacitor 1J according to the present embodiment can also exert the same effect as the multi-terminal multilayer capacitor 1G according to the seventh embodiment described above.
  • FIG. 22 is a plan view showing the configurations of (a) the first internal electrode 11K and (b) the second internal electrode 12K constituting the multi-terminal laminated capacitor 1K according to the tenth embodiment. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1F according to the sixth embodiment described above, detailed description thereof will be omitted here.
  • the areas of the first and second internal electrodes 11K and 12K are increased.
  • the capacity of the multi-terminal laminated capacitor 1K increases as a whole.
  • the widths of the first slit 31F and the second slit 32F are constant, but as shown in FIG. 23, the widths of the first slit 31L and the first via 21 are constant.
  • the contact portion (connection portion) of the above may be formed in a tapered shape that narrows toward the contact portion.
  • the contact portion (connecting portion) of the second slit 32L with the second via 22 may be formed in a tapered shape that narrows toward the contact portion.
  • FIG. 23 is a plan view showing the configurations of (a) the first internal electrode 11L and (b) the second internal electrode 12L constituting the multi-terminal laminated capacitor 1L according to the eleventh embodiment. Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1F according to the sixth embodiment described above, detailed description thereof will be omitted here.
  • the first and second slits 31L and 32L in a tapered shape, conduction connection between the first and second internal electrodes 11L and 12L and the first and second vias 21 and 22 can be established. It can be achieved reliably, and the influence of misalignment (variation) can be reduced. Further, when the element is fired in the manufacturing process, the element shrinks similarly, but by forming the first and second slits 31L and 32L in a tapered shape, the shapes of the first and second slits 31L and 32L are formed even after firing. Can be well secured (maintained).
  • a land pattern may be provided at the connection portion between the first and second vias 21 and 22 and the first and second slits 31F and 32F.
  • connection portion of the first internal electrode 11M with the first via 21 is formed in an annular shape. That is, an annular first land pattern 112M is formed around the first via 21 penetrating the first internal electrode 11M.
  • connection portion of the second internal electrode 12M with the second via 22 is formed in an annular shape. That is, an annular second land pattern 122M is formed around the second via 22 penetrating the second internal electrode 12M.
  • FIG. 24 is a plan view showing the configurations of (a) the first internal electrode 11M and (b) the second internal electrode 12M constituting the multi-terminal laminated capacitor 1M according to the twelfth embodiment.
  • the first slit 31M is formed so as to connect the first insulating portion 111 and the first land pattern 112M (first via 21).
  • the second slit 32M is formed so as to connect the second insulating portion 121 and the second land pattern 122M (second via 22). Since other configurations are the same as or similar to those of the multi-terminal multilayer capacitor 1F according to the sixth embodiment described above, detailed description thereof will be omitted here.
  • the conduction connection between the first and second internal electrodes 11M and 12M and the first and second vias 21 and 22 is surely achieved. It is possible to reduce the influence of misalignment and the like (variation).
  • the present invention is not limited to the above embodiments and can be modified in various ways.
  • the number and arrangement (arrangement) of the first and second vias 21 and 22 and the first and second external terminals 41 and 42 described above, and the shape and arrangement of the first and second slits 31 and 32 and the like. Is an example and can be set arbitrarily according to the requirements and the like.

Abstract

多端子積層コンデンサ（１）は、第１内部電極（１１）および第２内部電極（１２）の内側に配置され、積層方向に貫通する複数の第１ビア（２１）、及び、複数の第２ビア（２２）と、第２ビア（２２）と第１内部電極（１１）とを絶縁する第１絶縁部（１１１）と第１ビア（２１）との間に延びるように形成された第１スリット（３１）と、第１ビア（２１）と第２内部電極（１２）とを絶縁する第２絶縁部（１２１）と第２ビア（２２）との間に延びるように形成された第２スリット（３２）とを備える。第１ビア（２１）は、第１スリット（３１）によって分割された第１内部電極（１１）の複数の領域を電気的に接続するように配設され、第２ビア（２２）は、第２スリット（３２）によって分割された第２内部電極（１２）の複数の領域を電気的に接続するように配設される。

Description

多端子積層コンデンサ
　本発明は、多端子積層コンデンサに関する。
　従来から、コンデンサ（キャパシタ）の低ＥＳＬ（等価直列インダクタンス）化を図るため、様々な技術が提案されている。例えば、特許文献１には、キャパシタ本体と、積層誘電体層各層を間に挟んで対向、交代配置した第１内部電極及び第２内部電極と、上記本体の上下面の一面以上に形成した第１外部端子と第２外部端子と、上記本体の積層方向に形成し上記第１外部端子と上記第２外部端子に各々連結した第１導電性ビアホールと第２導電性ビアホールを含んで構成される積層型キャパシタアレイが開示されている。特に、この積層型キャパシタアレイでは、ＥＳＬを低減させるために、第１導電性ビアホール及び第２導電性ビアホールが、各々に連結された内部電極に流れる電流により誘導される磁界が相互相殺されるように配置（交互配置）されている。
　また、特許文献２には、低ＥＳＬ化を図るため、内部電極と外部端子電極とをビアホール導体を介して接続し、ビアホール導体に対して電気的に絶縁される内部電極に、ビアホール導体が貫通する部分に島状抜き部が形成された積層コンデンサが開示されている。この積層コンデンサでは、複数の島状抜き部を互いに連結するとともに、内部電極の各々の外側部分と島状抜き部とを連結するように抜き連結部が形成されている。すなわち、内部電極を互いに絶縁された複数の領域に分断（分割）するように抜き連結部が形成されている。
特開２００６－１３５３３３号公報 特開２００２－１６０４６７号公報
　しかしながら、上記特許文献１に記載された積層型キャパシタアレイでは、複数のビアが内部電極と導通接続されているため、例えば、高周波領域において、表皮効果による容量（実効値）の低下が生じ得るという問題がある。
　また、特許文献２に記載された積層コンデンサでは、抜き連結部によって内部電極が複数の領域に分断（分割）されることにより、例えば、容量やＥＳＲ（等価直列抵抗）などの特性が悪化するおそれ、及び、素子の機械的強度が低下するおそれがある。特に、狭ピッチでビアを配置した場合にこれらの問題が顕著になるおそれがある。
　本発明は、上記問題点を解消する為になされたものであり、高周波領域において低ＥＳＬを維持しつつ容量（実効値）の低下を抑制でき、かつ、素子の機械的強度を確保することが可能な多端子積層コンデンサを提供することを目的とする。
　本発明に係る多端子積層コンデンサは、誘電体層を介して交互に積層された第１内部電極および第２内部電極と、平面視において第１内部電極および第２内部電極の内側に配置され、第１内部電極と電気的に接続されるとともに第２内部電極と絶縁され、第１内部電極および第２内部電極の積層方向に貫通する複数の第１ビアと、平面視において第１内部電極および第２内部電極の内側に配置され、第２内部電極と電気的に接続されるとともに第１内部電極と絶縁され、第１内部電極および第２内部電極の積層方向に貫通する複数の第２ビアと、第１内部電極を貫通する第２ビアの周囲に形成され第２ビアと第１内部電極とを絶縁する第１絶縁部と第１ビアとの間に延びるように形成された第１スリットと、第２内部電極を貫通する第１ビアの周囲に形成され第１ビアと第２内部電極とを絶縁する第２絶縁部と第２ビアとの間に延びるように形成された第２スリットと、複数の第１ビアそれぞれに接続された複数の第１外部端子と、複数の第２ビアそれぞれに接続された複数の第２外部端子とを備え、第１ビアが、第１スリットによって第１内部電極が複数の領域に分割された場合に、当該複数の領域を電気的に接続するように配設され、第２ビアが、第２スリットによって第２内部電極が複数の領域に分割された場合に、当該複数の領域を電気的に接続するように配設されていることを特徴とする。
　本発明に係る積層コンデンサによれば、第１スリットによって第１内部電極が複数の領域に分割された場合に、当該複数の領域を電気的に接続するように第１ビアが配設され、第２スリットによって第２内部電極が複数の領域に分割された場合に、当該複数の領域を電気的に接続するように第２ビアが配設される。そのため、第１、第２内部電極が互いに絶縁された複数の領域に分断（分割）されることが回避される。そして、第１、第２外部端子に電圧が印加されたときに、第１、第２内部電極それぞれには第１、第２ビアとの導通接続を通して共通の電圧が印加される。そのため、内部電極が電気的に分断（分割）された場合と比較して容量を大きくできる。また、多端子積層コンデンサが全体として２導体で構成されるため、高周波での不要な共振モードの発生を抑圧することができる。
　また、第１内部電極を貫通する第２ビアの周囲に形成され第２ビアと第１内部電極とを絶縁する第１絶縁部と、第１ビアとの間に延びるように第１スリットが形成され、第２内部電極を貫通する第１ビアの周囲に形成され第１ビアと第２内部電極とを絶縁する第２絶縁部と、第２ビアとの間に延びるように第２スリットが形成されている。そのため、第１、第２ビアをその中心と第１、第２スリットとを含む断面で見たときに、第１、第２ビアの軸方向に沿った導体表面の経路が短くなる。このことにより、第１、第２ビアの軸方向に沿ったインピーダンスが低減される。これにより、第１、第２ビアの軸方向で見た電圧降下が小さくなり、高周波領域における容量の低下が緩和される（すなわち、容量の周波数特性が平坦化される）。また、ＥＳＲとＥＳＬを低減する効果を得ることができる。
　さらに、複数の第１ビアが、平面視において第１内部電極および第２内部電極の内側に配置され、複数の第２ビアが、平面視において第１内部電極および第２内部電極の内側に配置される。すなわち、第１、第２内部電極の外縁部には第１、第２ビアが配置されない。そのため、第１、第２内部電極の外縁（外周）が第１、第２スリットによって分断されることがない。よって、素子の機械的強度を確保することができる。
　上記の結果、本発明によれば、高周波領域において低ＥＳＬを維持しつつ容量（実効値）の低下を抑制でき、かつ、素子の機械的強度を確保することが可能となる。
第１実施形態に係る多端子積層コンデンサの構成を示す斜視図である。 図１のＩＩ－ＩＩ線に沿った断面図である。 図１のＩＩＩ－ＩＩＩ線に沿った断面図である。 第１実施形態に係る多端子積層コンデンサの等価回路を示す図である。 第１実施形態に係る多端子積層コンデンサの内部構造を示す分解斜視図である。 第１実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第１実施形態に係る多端子積層コンデンサ及び比較例の（ａ）インピーダンス特性、（ｂ）ＥＳＲ特性を示す図である。 第１実施形態に係る多端子積層コンデンサ及び比較例の（ａ）容量特性、（ｂ）ＥＳＬ特性を示す図である。 第２実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第２実施形態に係る多端子積層コンデンサ及び比較例の（ａ）インピーダンス特性、（ｂ）ＥＳＲ特性を示す図である。 第２実施形態に係る多端子積層コンデンサ及び比較例の（ａ）容量特性、（ｂ）ＥＳＬ特性を示す図である。 第３実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第４実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第５実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第６実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第６実施形態に係る多端子積層コンデンサの内部構造を示す分解斜視図である。 第６実施形態に係る多端子積層コンデンサ及び比較例の（ａ）インピーダンス特性、（ｂ）ＥＳＲ特性を示す図である。 第６実施形態に係る多端子積層コンデンサ及び比較例の（ａ）容量特性、（ｂ）ＥＳＬ特性を示す図である。 第７実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第８実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第９実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第１０実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第１１実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。 第１２実施形態に係る多端子積層コンデンサを構成する（ａ）第１内部電極、（ｂ）第２内部電極の構成を示す平面図である。
　以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。
　（第１実施形態）
　まず、図１～図６を併せて用いて、第１実施形態に係る多端子積層コンデンサ１の構成について説明する。図１は、多端子積層コンデンサ１の構成を示す斜視図である。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面図である。図４は、多端子積層コンデンサ１の等価回路を示す図である。ここで、第１、第２外部端子４１、４２には微小なＬ（インダクタンス）とＲ（抵抗）が寄生するが、図４に示した等価回路では、これらの寄生のＬとＲは、ＥＳＬとＥＳＲに集約し、直接的な表示を省略した。図５は、多端子積層コンデンサ１の内部構造を示す分解斜視図である。図６は、多端子積層コンデンサ１を構成する（ａ）第１内部電極１１、（ｂ）第２内部電極１２の構成を示す平面図である。
　多端子積層コンデンサ１は、例えば、直方体形状に形成された積層体１０と、積層体１０の天面（上面）に形成された９つの外部端子４１、４２、より具体的には、４つの第１外部端子４１及び５つの第２外部端子４２とを備えている。
　積層体１０は、矩形に形成された複数の誘電体層（絶縁体層）１３を介して、第１内部電極１１と、第２内部電極１２とが対向して交互に積層されることにより構成されている。誘電体層１３は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックから形成される。なお、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。
　第１内部電極１１及び第２内部電極１２は、例えば、矩形の薄膜状に形成されている。第１内部電極１１及び第２内部電極１２それぞれは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどから形成される。
　積層体１０には、平面視において、第１内部電極１１および第２内部電極１２の内側に（すなわち、外縁に接することなく）配置され、第１内部電極１１と電気的に接続（導通）されるとともに第２内部電極１２と絶縁され、積層体１０を、その積層方向（厚み方向）に貫通する複数（本実施形態では４つ）の第１ビア２１が形成されている。
　同様に、積層体１０には、平面視において、第１内部電極１１および第２内部電極１２の内側に（すなわち、外縁に接することなく）配置され、第２内部電極１２と電気的に接続（導通）されるとともに第１内部電極１１と絶縁され、積層体１０を、その積層方向（厚み方向）に貫通する複数（本実施形態では５つ）の第２ビア２２が形成されている。
　複数（４つ）の第１ビア２１それぞれの端部には、複数（４つ）の第１外部端子４１が接続されている。同様に、複数（５つ）の第２ビア２２それぞれの端部には、複数（５つ）の第２外部端子４２が接続されている。第１外部端子４１及び第２外部端子４２は、例えば、銀を主成分とする導電性材料から形成されている。
　本実施形態では、平面視において、第１外部端子４１（第１ビア２１）と、第２外部端子４２（第２ビア２２）とが、交互に、かつ、行列状（マトリクス状）に配置される構成とした。
　第１内部電極１１には、第１内部電極１１を貫通する第２ビア２２の周囲に形成され、第２ビア２２と第１内部電極１１とを絶縁する環状の第１絶縁部（開口部）１１１が形成されている。また、第１絶縁部１１１と、第１ビア２１との間に延びるように直線状の第１スリット（隙間）３１が形成されている。
　同様に、第２内部電極１２には、第２内部電極１２を貫通する第１ビア２１の周囲に形成され、第１ビア２１と第２内部電極１２とを絶縁する環状の第２絶縁部（開口部）１２１が形成されている。また、第２絶縁部１２１と、第２ビア２２との間に延びるように直線状の第２スリット（隙間）３２が形成されている。
　本実施形態では、第１スリット３１、及び、第２スリット３２を、３行３列の格子状（碁盤の目状）に形成した。なお、第１、第２スリット３１、３２の形状は３行３列に限られることなく、要件等に応じて任意に設定することができる（以下同様）。また、本実施形態では、平面視において、第１スリット３１と第２スリット３２とが重なる（一致する）ように形成した。
　ここで、第１ビア２１は、第１スリット３１によって第１内部電極１１が複数の領域（本実施形態では５つの領域）に分割された場合に、当該複数の領域を電気的に接続（導通）するように配設される。そのため、第１内部電極１１は、電位が共通する単一の内部電極となる。同様に、第２ビア２２は、第２スリット３２によって第２内部電極１２が複数の領域（本実施形態では５つの領域）に分割された場合に、当該複数の領域を電気的に接続（導通）するように配設される。そのため、第２内部電極１２は、電位が共通する単一の内部電極となる。
　上述したように構成されることにより、本実施形態によれば、第１スリット３１によって第１内部電極１１が複数（５つ）の領域に分割された場合に、当該複数の領域を電気的に接続（導通）するように第１ビア２１が配設され、第２スリット３２によって第２内部電極１２が複数（５つ）の領域に分割された場合に、当該複数の領域を電気的に接続（導通）するように第２ビア２２が配設される。そのため、第１、第２内部電極１１、１２が互いに絶縁された複数の領域に分断（分割）されることが回避される。そして、第１、第２外部端子４１、４２に電圧が印加されたときに、第１、第２内部電極１１、１２それぞれには、第１、第２ビア２１、２２との導通接続を通して共通の電圧が印加される。そのため、内部電極が電気的に分断（分割）された場合と比較して容量を大きくできる。また、多端子積層コンデンサ１が全体として２導体で構成されるため、高周波での不要な共振モードの発生を抑圧することができる。
　また、本実施形態によれば、第２ビア２２と第１内部電極１１とを絶縁する第１絶縁部１１１と、第１ビア２１との間に延びるように第１スリット３１が形成され、第１ビア２１と第２内部電極１２とを絶縁する第２絶縁部１２１と、第２ビア２２との間に延びるように第２スリット３２が形成される。そのため、第１、第２ビア２１、２２をその中心と第１、第２スリット３１、３２とを含む断面で見たときに、第１、第２ビア２１、２２の軸方向に沿った導体表面の経路が短くなる。このことにより、第１、第２ビア２１、２２の軸方向に沿ったインピーダンスが低減される。これにより、第１、第２ビア２１、２２の軸方向で見た電圧降下が小さくなり、高周波領域における容量の低下が緩和される（すなわち、容量の周波数特性が平坦化される）。また、ＥＳＲとＥＳＬを低減する効果を得ることができる。
　さらに、本実施形態によれば、複数の第１ビア２１、及び、複数の第２ビア２２が、平面視において第１内部電極１１および第２内部電極１２の内側に（すなわち外縁に接することなく）配置される。すなわち、第１、第２内部電極１１、１２の外縁部には第１、第２ビア２１、２２が配置されない。そのため、第１、第２内部電極１１、１２の外縁（外周）が第１、第２スリット３１、３２によって分断されることがない。よって、素子の機械的強度を確保することができ、素子の平坦性を確保できる。
　上記の結果、本実施形態によれば、高周波領域において低ＥＳＬを維持しつつ容量（実効値）の低下を抑制でき、かつ、素子の機械的強度を確保することが可能となる。
　ここで、本実施形態に係る多端子積層コンデンサ１及び比較例の（ａ）インピーダンス特性、及び、（ｂ）ＥＳＲ特性を図７に示す。なお、比較例としては、第１スリット３１及び第２スリット３２を備えていないものを用いた（以下、同様）。図７（ａ）は、多端子積層コンデンサ１及び比較例のインピーダンス特性（シミュレーション結果）を示し、図７（ｂ）は、多端子積層コンデンサ１及び比較例のＥＳＲ特性（シミュレーション結果）を示す。図７（ａ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はインピーダンス（Ω）である。また、（ｂ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はＥＳＲ（Ω）である。
　図７（ａ）に示されるように、多端子積層コンデンサ１によれば、比較例と比較して、インピーダンス（特に、１００ＭＨｚ付近のインピーダンス）が低下することが確認された。また、図７（ｂ）に示されるように、多端子積層コンデンサ１によれば、比較例と比較して、ＥＳＲが低下することが確認された。
　次に、多端子積層コンデンサ１及び比較例の（ａ）容量特性、及び、（ｂ）ＥＳＬ特性を図８に示す。図８（ａ）は、多端子積層コンデンサ１及び比較例の容量特性（シミュレーション結果）を示し、図８（ｂ）は、多端子積層コンデンサ１及び比較例のＥＳＬ特性（シミュレーション結果）を示す。図８（ａ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はキャパシタンス（Ｆ）である。また、（ｂ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はＥＳＬ（Ｈ）である。図８（ａ）に示されるように、比較例では、高周波領域（特に、１０ＭＨｚ以上の領域）において容量の低下が見られたが、多端子積層コンデンサ１によれば、高周波領域（特に、１０ＭＨｚ以上の領域）においても容量が低下しないことが確認された。また、図８（ｂ）に示されるように、多端子積層コンデンサ１によれば、ＥＳＬを低く維持できることが確認された。
　（第２実施形態）
　上述した第１実施形態に係る多端子積層コンデンサ１では、第１スリット３１、及び、第２スリット３２を、格子状に形成したが、図９に示されるように、第１スリット３１Ｂ、及び、第２スリット３２Ｂを第１内部電極１１Ｂ、及び、第２内部電極１２Ｂの輪郭と平行に延びる３本の直線状に形成してもよい。図９は、第２実施形態に係る多端子積層コンデンサ１Ｂを構成する（ａ）第１内部電極１１Ｂ、（ｂ）第２内部電極１２Ｂの構成を示す平面図である。
　なお、本実施形態においても、平面視において、第１スリット３１Ｂと第２スリット３２Ｂとが、重なる（一致する）ように形成した。この場合、第１、第２内部電極１１Ｂ、１２Ｂは、電気的に分断（分割）された領域を有しない。その他の構成は、上述した第１実施形態に係る多端子積層コンデンサ１と同等又は同様であるので、ここでは詳細な説明を省略する。
　ここで、本実施形態に係る多端子積層コンデンサ１Ｂ及び比較例の（ａ）インピーダンス特性、及び、（ｂ）ＥＳＲ特性を図１０に示す。図１０（ａ）は、多端子積層コンデンサ１Ｂ及び比較例のインピーダンス特性（シミュレーション結果）を示し、図１０（ｂ）は、多端子積層コンデンサ１Ｂ及び比較例のＥＳＲ特性（シミュレーション結果）を示す。図１０（ａ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はインピーダンス（Ω）である。また、（ｂ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はＥＳＲ（Ω）である。
　図１０（ａ）に示されるように、多端子積層コンデンサ１Ｂによれば、比較例と比較して、インピーダンス（特に、１００ＭＨｚ付近のインピーダンス）が低下することが確認された。また、図１０（ｂ）に示されるように、多端子積層コンデンサ１Ｂによれば、比較例と比較して、ＥＳＲが低下することが確認された。すなわち、第２実施形態に係る多端子積層コンデンサ１Ｂによっても、上述した第１実施形態に係る多端子積層コンデンサ１と同等の効果を奏することができることが確認された。
　次に、多端子積層コンデンサ１Ｂ及び比較例の（ａ）容量特性、及び、（ｂ）ＥＳＬ特性を図１１に示す。図１１（ａ）は、多端子積層コンデンサ１Ｂ及び比較例の容量特性（シミュレーション結果）を示し、図１１（ｂ）は、多端子積層コンデンサ１Ｂ及び比較例のＥＳＬ特性（シミュレーション結果）を示す。図１１（ａ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はキャパシタンス（Ｆ）である。また、（ｂ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はＥＳＬ（Ｈ）である。
　図１１（ａ）に示されるように、比較例では、高周波領域（特に、１０ＭＨｚ以上の領域）において容量の低下が見られたが、多端子積層コンデンサ１Ｂによれば、高周波領域（特に、１０ＭＨｚ以上の領域）においても容量が低下しないことが確認された。また、図１１（ｂ）に示されるように、多端子積層コンデンサ１Ｂによれば、ＥＳＬを低く維持できることが確認された。すなわち、第２実施形態に係る多端子積層コンデンサ１Ｂによっても、上述した第１実施形態に係る多端子積層コンデンサ１と同等の効果を奏することができることが確認された。
　（第３実施形態）
　上述した第２実施形態に係る多端子積層コンデンサ１Ｂでは、第１スリット３１Ｂ、及び、第２スリット３２Ｂを、３本の直線状に、かつ、双方が重なり合うように形成したが、図１２に示されるように、第２スリット３２Ｃが延びる方向を、第１スリット３１Ｂが延びる方向に対して９０°回転させた構成としてもよい。図１２は、第３実施形態に係る多端子積層コンデンサ１Ｃを構成する（ａ）第１内部電極１１Ｂ、（ｂ）第２内部電極１２Ｃの構成を示す平面図である。
　すなわち、平面視において、第１スリット３１Ｂと第２スリット３２Ｃとは、直行するように構成される。よって、本実施形態では、平面視において、第１スリット３１Ｂと第２スリット３２Ｃとは、重なり合わない（すなわち一致しない）。また、この場合、第１、第２内部電極１１Ｂ、１２Ｃは、電気的に分断（分割）された領域を有しない。その他の構成は、上述した第２実施形態に係る多端子積層コンデンサ１Ｂと同等又は同様であるので、ここでは詳細な説明を省略する。
　本実施形態によれば、平面視において、第１スリット３１Ｂと第２スリット３２Ｃとが重なり合わない（すなわち一致しない）ため、第１スリット３１Ｂ及び第２スリット３２Ｃを出入りする磁界が直線的には分布しなくなる（すなわち、最適条件からは外れる）が、上述した第２実施形態に係る多端子積層コンデンサ１Ｂとほぼ同等の効果を奏することができる。
　（第４実施形態）
　上述した第１実施形態に係る多端子積層コンデンサ１では、第１スリット３１及び第２スリット３２の幅を一定にしたが、図１３に示されるように、第１スリット３１Ｄの第１ビア２１との接触部（接続部）を、接触部に向けて狭くなるテーパ状に形成してもよい。同様に、第２スリット３２Ｄの第２ビア２２との接触部（接続部）を、接触部に向けて狭くなるテーパ状に形成してもよい。図１３は、第４実施形態に係る多端子積層コンデンサ１Ｄを構成する（ａ）第１内部電極１１Ｄ、（ｂ）第２内部電極１２Ｄの構成を示す平面図である。その他の構成は、上述した第１実施形態に係る多端子積層コンデンサ１と同等又は同様であるので、ここでは詳細な説明を省略する。
　本実施形態によれば、第１、第２スリット３１Ｄ、３２Ｄをテーパ状に形成することで、第１、第２内部電極１１Ｄ、１２Ｄと第１、第２ビア２１、２２との導通接続を確実に達成でき、位置ずれなど（ばらつき）の影響を軽減することができる。また、製造工程において素子が焼成されると素子が相似収縮するが、第１、第２スリット３１Ｄ、３２Ｄをテーパ状に形成することで、焼成後も第１、第２スリット３１Ｄ、３２Ｄの形状を良好に確保（維持）することができる。
　（第５実施形態）
　上述した第１実施形態に係る多端子積層コンデンサ１に対して、第１、第２ビア２１、２２と第１、第２スリット３１、３２との接続部にランドパターンを設ける構成としてもよい。
　より具体的には、図１４に示されるように、第１内部電極１１Ｅの第１ビア２１との接続部は環状に形成される。すなわち、第１内部電極１１Ｅを貫通する第１ビア２１の周囲には環状の第１ランドパターン１１２Ｅが形成される。同様に、第２内部電極１２Ｅの第２ビア２２との接続部は環状に形成される。すなわち、第２内部電極１２Ｅを貫通する第２ビア２２の周囲には環状の第２ランドパターン１２２Ｅが形成される。なお、図１４は、第５実施形態に係る多端子積層コンデンサ１Ｅを構成する（ａ）第１内部電極１１Ｅ、（ｂ）第２内部電極１２Ｅの構成を示す平面図である。
　そして、第１スリット３１Ｅは、第１絶縁部１１１と、第１ランドパターン１１２Ｅ（第１ビア２１）との間をつなぐように形成される。同様に、第２スリット３２Ｅは、第２絶縁部１２１と、第２ランドパターン１２２Ｅ（第２ビア２２）との間をつなぐように形成される。なお、第１、第２ランドパターン１１２Ｅ、１２２Ｅの径は、第１、第２スリット３１Ｅ、３２Ｅの幅よりも大きく、かつ、第１、第２ビア２１、２２の直径よりも大きい。その他の構成は、上述した第１実施形態に係る多端子積層コンデンサ１と同等又は同様であるので、ここでは詳細な説明を省略する。
　本実施形態によれば、第１、第２ランドパターン１１２Ｅ、１２２Ｅを設けることで、第１、第２内部電極１１Ｅ、１２Ｅと第１、第２ビア２１、２２との導通接続を確実に達成することができ、位置ずれなど（ばらつき）の影響を軽減することができる。
　（第６実施形態）
　上述した第２実施形態に係る多端子積層コンデンサ１Ｂでは、第１外部端子４１（第１ビア２１）と第２外部端子４２（第２ビア２２）とを交互に配置する構成としたが、図１５及び図１６に示されるように、平面視において、複数（本実施形態では３つ）の第１外部端子４１（第１ビア２１）を、直線状に整列（すなわち、同一極性で整列）するとともに、複数（本実施形態では３つ）の第２外部端子４２（第２ビア２２）を、直線状に整列（すなわち、同一極性で整列）する構成としてもよい。なお、図１５は、第６実施形態に係る多端子積層コンデンサ１Ｆを構成する（ａ）第１内部電極１１Ｆ、（ｂ）第２内部電極１２Ｆの構成を示す平面図である。また、図１６は、多端子積層コンデンサ１Ｆの内部構造を示す分解斜視図である。
　この場合、直線状に整列された複数（３つ）の第１外部端子４１（第１ビア２１）と、直線状に整列された複数（３つ）の第２外部端子４２（第２ビア２２）とが、交互に配置される（９端子）。その他の構成は、上述した第１実施形態に係る多端子積層コンデンサ１と同等又は同様であるので、ここでは詳細な説明を省略する。
　上述したように第１外部端子４１（第１ビア２１）及び第２外部端子４２（第２ビア２２）を配置することにより（すなわち、第１、第２外部端子４１、４２を同一極性で整列することにより）、そして、実装基板のランドパターンを第１、第２外部端子４１、４２の配置に合わせて設計することにより、例えば、マイクロストリップラインやコプレーナ線路などの直線状線路への実装が容易(可能)となる。特に、第１、第２外部端子４１、４２を３列で構成した場合はグランド・シグナル・グランド（ＧＳＧ）の並びとなり、貫通型コンデンサを連結してワンチップ化した構成となる。これにより、実装時の取り扱いが容易となる。
　ここで、本実施形態に係る多端子積層コンデンサ１Ｆ及び比較例の（ａ）インピーダンス特性、及び、（ｂ）ＥＳＲ特性を図１７に示す。図１７（ａ）は、多端子積層コンデンサ１Ｆ及び比較例のインピーダンス特性（シミュレーション結果）を示し、図１７（ｂ）は、多端子積層コンデンサ１Ｆ及び比較例のＥＳＲ特性（シミュレーション結果）を示す。図１７（ａ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はインピーダンス（Ω）である。また、（ｂ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はＥＳＲ（Ω）である。
　図１７（ａ）に示されるように、多端子積層コンデンサ１Ｆによれば、比較例と比較して、インピーダンス（特に、１００ＭＨｚ以下のインピーダンス）が低下することが確認された。また、図１７（ｂ）に示されるように、多端子積層コンデンサ１Ｆによれば、比較例と比較して、ＥＳＲが低下することが確認された。すなわち、第６実施形態に係る多端子積層コンデンサ１Ｆによっても、上述した第２実施形態に係る多端子積層コンデンサ１Ｂと同等の効果を奏することができることが確認された。
　次に、多端子積層コンデンサ１Ｆ及び比較例の（ａ）容量特性、及び、（ｂ）ＥＳＬ特性を図１８に示す。図１８（ａ）は、多端子積層コンデンサ１Ｆ及び比較例の容量特性（シミュレーション結果）を示し、図１８（ｂ）は、多端子積層コンデンサ１Ｆ及び比較例のＥＳＬ特性（シミュレーション結果）を示す。図１８（ａ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はキャパシタンス（Ｆ）である。また、（ｂ）のグラフの横軸は周波数（Ｈｚ）であり、縦軸はＥＳＬ（Ｈ）である。
　図１８（ａ）に示されるように、比較例では、高周波領域（特に、１０ＭＨｚ以上の領域）において容量の低下が見られたが、多端子積層コンデンサ１Ｆによれば、高周波領域（特に、１０ＭＨｚ以上の領域）においても容量が低下しないことが確認された。また、図１８（ｂ）に示されるように、多端子積層コンデンサ１Ｆによれば、比較例よりも若干高くなるものの、ＥＳＬを比較的低く維持できることが確認された。すなわち、第６実施形態に係る多端子積層コンデンサ１Ｆによっても、上述した第２実施形態に係る多端子積層コンデンサ１Ｂとほぼ同等の効果を奏することができることが確認された。
　（第７実施形態）
　上述した第６実施形態に係る多端子積層コンデンサ１Ｆに対して、図１９に示されるように、平面視において、複数（本実施形態では２つ）の第１外部端子４１（第１ビア２１）が直線状に整列（すなわち、同一極性で整列）され、複数（本実施形態では３つ）の第２外部端子４２（第２ビア２２）が直線状に整列（すなわち、同一極性で整列）され、直線状に整列された複数（２つ）の第１外部端子４１（第１ビア２１）と、直線状に整列された複数（３つ）の第２外部端子４２（第２ビア２２）とが、交互に、かつ、千鳥状に（すなわち半ピッチ、オフセットされて）配置される構成としてもよい（７端子）。
　さらに、本実施形態では、第１スリット３１Ｇを、第１内部電極１１Ｇの輪郭に対して斜め方向に形成し、第２スリット３２Ｇを、第２内部電極１２Ｇの輪郭に対して斜め方向に形成した。なお、図１９は、第７実施形態に係る多端子積層コンデンサ１Ｇを構成する（ａ）第１内部電極１１Ｇ、（ｂ）第２内部電極１２Ｇの構成を示す平面図である。その他の構成は、上述した（第１実施形態に係る）多端子積層コンデンサ１と同等又は同様であるので、ここでは詳細な説明を省略する。
　上述したように第１外部端子４１（第１ビア２１）及び第２外部端子４２（第２ビア２２）を配置することにより（すなわち、第１、第２外部端子４１、４２を同一極性で整列することにより）、そして、実装基板のランドパターンを第１、第２外部端子４１、４２の配置に合わせて設計することにより、例えば、マイクロストリップラインやコプレーナ線路などの直線状線路への実装が容易(可能)となる。特に、第１、第２外部端子４１、４２を３列で構成した場合はグランド・シグナル・グランド（ＧＳＧ）の並びとなり、貫通型コンデンサを連結してワンチップ化した構成となる。これにより、実装時の取り扱いが容易となる。
　本実施形態に係る多端子積層コンデンサ１Ｇよっても、上述した第６実施形態に係る多端子積層コンデンサ１Ｆと同等の効果を奏することができる。
　（第８実施形態）
　上述した第７実施形態に係る多端子積層コンデンサ１Ｇに対して、図２０に示されるように、第２内部電極１２Ｈのスリット３２Ｈの形状を左右対称（左右反転）にしてもよい。図２０は、第８実施形態に係る多端子積層コンデンサ１Ｈを構成する（ａ）第１内部電極１１Ｇ、（ｂ）第２内部電極１２Ｈの構成を示す平面図である。
　本実施形態では、平面視において、第１スリット３１Ｇと第２スリット３２Ｈとは、重なり合わない（すなわち、一致しない）。その他の構成は、上述した第７実施形態に係る多端子積層コンデンサ１Ｇと同等又は同様であるので、ここでは詳細な説明を省略する。
　上述したように第１外部端子４１（第１ビア２１）及び第２外部端子４２（第２ビア２２）を配置することにより（すなわち、第１、第２外部端子４１、４２を同一極性で整列することにより）、そして、実装基板のランドパターンを第１、第２外部端子４１、４２の配置に合わせて設計することにより、例えば、マイクロストリップラインやコプレーナ線路などの直線状線路への実装が容易(可能)となる。特に、第１、第２外部端子４１、４２を３列で構成した場合はグランド・シグナル・グランド（ＧＳＧ）の並びとなり、貫通型コンデンサを連結してワンチップ化した構成となる。これにより、実装時の取り扱いが容易となる。
　本実施形態によれば、第１、第２ビア２１、２２と第１、第２内部電極１１Ｇ、１２Ｈの表面経路が長くなり、第１、第２スリット３１Ｇ、３２Ｈを通る電流経路が最短でなくなる。これにより、電流経路のインピーダンスやＥＳＲが大きくなり、多端子積層コンデンサ１Ｈ全体としてのジュール損失も大きくなる。ところで、コンデンサ（キャパシタ）を電源回路のデカップリング用途として利用する場合に、ＥＳＲを積極的に大きくしてノイズを抑制する設計手法もあるため、このような場合に本実施形態は有効となる。
　（第９実施形態）
　上述した第７実施形態に係る多端子積層コンデンサ１Ｇでは、直線状に整列された複数（２つ）の第１外部端子４１（第１ビア２１）と、直線状に整列された複数（３つ）の第２外部端子４２（第２ビア２２）とが、交互に、かつ、千鳥状に（すなわち半ピッチずれて）配置される構成としたが、図２１に示されるように、直線状に整列された複数（３つ）の第１外部端子４１（第１ビア２１）と、直線状に整列された複数（２つ）の第２外部端子４２（第２ビア２２）とが、交互に、かつ、千鳥状に（すなわち半ピッチずれて）配置される構成としてもよい（８端子）。
　さらに、本実施形態では、第１スリット３１Ｊを、第１内部電極１１Ｊの輪郭に対して斜め方向（ｙの字状）に形成し、第２スリット３２Ｊを、第２内部電極１２Ｊの輪郭に対して斜め方向（ｙの字状）に形成した。なお、図２１は、第９実施形態に係る多端子積層コンデンサ１Ｊを構成する（ａ）第１内部電極１１Ｊ、（ｂ）第２内部電極１２Ｊの構成を示す平面図である。その他の構成は、上述した第７実施形態に係る多端子積層コンデンサ１Ｇと同等又は同様であるので、ここでは詳細な説明を省略する。
　上述したように第１外部端子４１（第１ビア２１）及び第２外部端子４２（第２ビア２２）を配置することにより、（すなわち、第１、第２外部端子４１、４２を同一極性で整列することにより）、そして、実装基板のランドパターンを第１、第２外部端子４１、４２の配置に合わせて設計することにより、例えば、マイクロストリップラインやコプレーナ線路などの直線状線路への実装が容易(可能)となる。特に、第１、第２外部端子４１、４２を３列で構成した場合はグランド・シグナル・グランド（ＧＳＧ）の並びとなり、貫通型コンデンサを連結してワンチップ化した構成となる。これにより、実装時の取り扱いが容易となる。
　本実施形態に係る多端子積層コンデンサ１Ｊによっても、上述した第７実施形態に係る多端子積層コンデンサ１Ｇと同等の効果を奏することができる。
　（第１０実施形態）
　上述した第６実施形態に係る多端子積層コンデンサ１Ｆでは、直線状に整列された複数（３つ）の第１外部端子４１（第１ビア２１）と、直線状に整列された複数（３つ）の第２外部端子４２（第２ビア２２）とを、交互に配置する構成（３×３（３行３列）＝９端子の構成）としたが、図２２に示されるように、例えば、直線状に整列された複数（５つ）の第１外部端子４１（第１ビア２１）と、直線状に整列された複数（５つ）の第２外部端子４２（第２ビア２２）とを、交互に配置する構成（５×５（５行５列）＝２５端子の構成）としてもよい。なお、図２２は、第１０実施形態に係る多端子積層コンデンサ１Ｋを構成する（ａ）第１内部電極１１Ｋ、（ｂ）第２内部電極１２Ｋの構成を示す平面図である。その他の構成は、上述した第６実施形態に係る多端子積層コンデンサ１Ｆと同等又は同様であるので、ここでは詳細な説明を省略する。
　本実施形態に係る多端子積層コンデンサ１Ｋによれば、第１、第２内部電極１１Ｋ、１２Ｋの面積が増大する。これにより、多端子積層コンデンサ１Ｋの容量が全体として増加する。
　（第１１実施形態）
　上述した第６実施形態に係る多端子積層コンデンサ１Ｆでは、第１スリット３１Ｆ及び第２スリット３２Ｆの幅を一定にしたが、図２３に示されるように、第１スリット３１Ｌの第１ビア２１との接触部（接続部）を、接触部に向けて狭くなるテーパ状に形成してもよい。同様に、第２スリット３２Ｌの第２ビア２２との接触部（接続部）を、接触部に向けて狭くなるテーパ状に形成してもよい。図２３は、第１１実施形態に係る多端子積層コンデンサ１Ｌを構成する（ａ）第１内部電極１１Ｌ、（ｂ）第２内部電極１２Ｌの構成を示す平面図である。その他の構成は、上述した第６実施形態に係る多端子積層コンデンサ１Ｆと同等又は同様であるので、ここでは詳細な説明を省略する。
　本実施形態によれば、第１、第２スリット３１Ｌ、３２Ｌをテーパ状に形成することで、第１、第２内部電極１１Ｌ、１２Ｌと第１、第２ビア２１、２２との導通接続を確実に達成でき、位置ずれなど（ばらつき）の影響を軽減することができる。また、製造工程において素子が焼成されると素子が相似収縮するが、第１、第２スリット３１Ｌ、３２Ｌをテーパ状に形成することで、焼成後も第１、第２スリット３１Ｌ、３２Ｌの形状を良好に確保（維持）することができる。
　（第１２実施形態）
　上述した第６実施形態に係る多端子積層コンデンサ１Ｆに対して、第１、第２ビア２１、２２と第１、第２スリット３１Ｆ、３２Ｆとの接続部にランドパターンを設ける構成としてもよい。
　より具体的には、図２４に示されるように、第１内部電極１１Ｍの第１ビア２１との接続部は環状に形成される。すなわち、第１内部電極１１Ｍを貫通する第１ビア２１の周囲には環状の第１ランドパターン１１２Ｍが形成される。同様に、第２内部電極１２Ｍの第２ビア２２との接続部は環状に形成される。すなわち、第２内部電極１２Ｍを貫通する第２ビア２２の周囲には環状の第２ランドパターン１２２Ｍが形成される。なお、図２４は、第１２実施形態に係る多端子積層コンデンサ１Ｍを構成する（ａ）第１内部電極１１Ｍ、（ｂ）第２内部電極１２Ｍの構成を示す平面図である。
　そして、第１スリット３１Ｍは、第１絶縁部１１１と、第１ランドパターン１１２Ｍ（第１ビア２１）との間をつなぐように形成される。同様に、第２スリット３２Ｍは、第２絶縁部１２１と、第２ランドパターン１２２Ｍ（第２ビア２２）との間をつなぐように形成される。その他の構成は、上述した第６実施形態に係る多端子積層コンデンサ１Ｆと同等又は同様であるので、ここでは詳細な説明を省略する。
　本実施形態によれば、第１、第２ランドパターン１１２Ｍ、１２２Ｍを設けることで、第１、第２内部電極１１Ｍ、１２Ｍと第１、第２ビア２１、２２との導通接続を確実に達成することができ、位置ずれなど（ばらつき）の影響を軽減することができる。
　以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上述した第１、第２ビア２１、２２、並びに、第１、第２外部端子４１、４２の数や配置（配列）、及び、第１、第２スリット３１、３２の形状や配置等は例示であり、要件等に応じて任意に設定することができる。
　１，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｊ，１Ｋ，１Ｌ，１Ｍ　多端子積層コンデンサ
　１０　積層体
　１３　誘電体層
　１１，１１Ｂ，１１Ｄ、１１Ｅ，１１Ｆ，１１Ｇ，１１Ｊ，１１Ｋ，１１Ｌ，１１Ｍ　第１内部電極
　１２，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ，１２Ｇ，１２Ｈ，１２Ｊ，１２Ｋ，１２Ｌ，１２Ｍ　第２内部電極
　１１１　第１絶縁部
　１２１　第２絶縁部
　１１２Ｅ，１１２Ｍ　第１ランドパターン
　１２２Ｅ，１２２Ｍ　第２ランドパターン
　２１　第１ビア
　２２　第２ビア
　３１，３１Ｂ，３１Ｄ，３１Ｅ，３１Ｇ，３１Ｊ，３１Ｋ，３１Ｌ，３１Ｍ　第１スリット
　３２，３２Ｂ，３２Ｃ，３２Ｄ，３２Ｅ，３２Ｇ，３２Ｈ，３２Ｊ，３２Ｋ，３２Ｌ，３２Ｍ　第２スリット
　４１　第１外部端子
　４２　第２外部端子

Claims (8)

  1. 　誘電体層を介して交互に積層された第１内部電極および第２内部電極と、
    　平面視において前記第１内部電極および前記第２内部電極の内側に配置され、前記第１内部電極と電気的に接続されるとともに前記第２内部電極と絶縁され、前記第１内部電極および前記第２内部電極の積層方向に貫通する複数の第１ビアと、
    　平面視において前記第１内部電極および前記第２内部電極の内側に配置され、前記第２内部電極と電気的に接続されるとともに前記第１内部電極と絶縁され、前記第１内部電極および前記第２内部電極の積層方向に貫通する複数の第２ビアと、
    　前記第１内部電極を貫通する前記第２ビアの周囲に形成され前記第２ビアと前記第１内部電極とを絶縁する第１絶縁部と、前記第１ビアとの間に延びるように形成された第１スリットと、
    　前記第２内部電極を貫通する前記第１ビアの周囲に形成され前記第１ビアと前記第２内部電極とを絶縁する第２絶縁部と、前記第２ビアとの間に延びるように形成された第２スリットと、
    　前記複数の第１ビアそれぞれに接続された複数の第１外部端子と、
    　前記複数の第２ビアそれぞれに接続された複数の第２外部端子と、を備え、
    　前記第１ビアは、前記第１スリットによって前記第１内部電極が複数の領域に分割された場合に、当該複数の領域を電気的に接続するように配設され、
    　前記第２ビアは、前記第２スリットによって前記第２内部電極が複数の領域に分割された場合に、当該複数の領域を電気的に接続するように配設されていることを特徴とする多端子積層コンデンサ。
  2. 　平面視において、前記第１外部端子と、前記第２外部端子とは、交互に、かつ、行列状に配置されていることを特徴とする請求項１に記載の多端子積層コンデンサ。
  3. 　平面視において、前記複数の第１外部端子は、直線状に整列され、
    　平面視において、前記複数の第２外部端子は、直線状に整列され、
    　直線状に整列された前記複数の第１外部端子と、直線状に整列された前記複数の第２外部端子とが、交互に、配置されていることを特徴とする請求項１に記載の多端子積層コンデンサ。
  4. 　前記第１スリット、及び、前記第２スリットは、格子状に形成されていることを特徴とする請求項１～３のいずれか１項に記載の多端子積層コンデンサ。
  5. 　平面視において、前記複数の第１外部端子は、直線状に整列され、
    　平面視において、前記複数の第２外部端子は、直線状に整列され、
    　直線状に整列された前記複数の第１外部端子と、直線状に整列された前記複数の第２外部端子とが、交互に、かつ、千鳥状に半ピッチずれて配置されており、
    　前記第１スリットは、前記第１内部電極の輪郭に対して斜め方向に形成され、
    　前記第２スリットは、前記第２内部電極の輪郭に対して斜め方向に形成されていることを特徴とする請求項１に記載の多端子積層コンデンサ。
  6. 　平面視において、前記第１スリットと前記第２スリットとが重なるように形成されていることを特徴とする請求項１～５のいずれか１項に記載の多端子積層コンデンサ。
  7. 　前記第１スリットの前記第１ビアとの接触部は、テーパ状に形成され、
    　前記第２スリットの前記第２ビアとの接触部は、テーパ状に形成されていることを特徴とする請求項１～６のいずれか１項に記載の多端子積層コンデンサ。
  8. 　前記第１内部電極を貫通する前記第１ビアの周囲には第１ランドパターンが形成されており、
    　前記第２内部電極を貫通する前記第２ビアの周囲には第２ランドパターンが形成されており、
    　前記第１スリットは、前記第１絶縁部と、前記第１ランドパターンとの間をつなぐように形成され、
    　前記第２スリットは、前記第２絶縁部と、前記第２ランドパターンとの間をつなぐように形成されていることを特徴とする請求項１～６のいずれか１項に記載の多端子積層コンデンサ。
     
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