JP2006135333A - 積層型キャパシターアレイ及びその配線接続構造 - Google Patents

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Abstract

【課題】低ＥＳＬ特性を有する積層型キャパシターアレイおよびその配線接続構造を提供する。
【解決手段】積層型キャパシターアレイは、キャパシター本体と、積層誘電体層各層を間に挟んで対向、交代配置した第１及び第２内部電極と、上記本体の上下面の一面以上に形成した第１外部端子と第２外部端子と、上記本体の積層方向に形成し上記第１外部端子と上記第２外部端子に各々連結した第１導電性ビアホールと第２導電性ビアホールを含む。第１導電性ビアホールは第１内部電極に接続され、第２内部電極とは電気的に絶縁され、第２導電性ビアホールは第２導電性ビアホールを含むｋ個(ｋ≧２)のグループに区分される。第２内部電極は第２内部電極を含むｋ個のグループに区分し、第２導電性ビアホールは上記各グループの第２内部電極に接続され、他のグループの第２内部電極及び上記第１内部電極とは電気的に絶縁される。
【選択図】 図４

Description

本発明は積層型キャパシターに関し、より詳細には、複数個のキャパシター部を含み各々のキャパシター部の外部端子をキャパシター上下面に形成した積層型キャパシターアレイ及びかかる積層型キャパシターアレイのための配線接続構造に関する。
一般的に、積層型キャパシター(ＭＬＣＣ)は複数個の誘電体層の間に内部電極が挿入された構造を有する。このようなＭＬＣＣは、小型ながら高容量が保障され、かつ実装が容易であるという長所により多様な電子装置の部品として広く使われている。
最近部品を小型化すると同時に容易な実装工程を実現するため、同一かまたは相異なる静電容量を有する２つ以上のキャパシターを一つのチップに具現した積層型キャパシターアレイが要求されている。
図１ａ及び図１ｂは各々従来の一例による積層型キャパシターアレイを示す分解斜視図及び概略斜視図である。
図１ａの分解斜視図を参照すると、複数の誘電体層１１ａ、１１ｂの各々に２つの第１内部電極１２ａ、１２ｂと２つの第２内部電極１３ａ、１３ｂが形成される。上記第１及び第２内部電極１２ａ、１２ｂ、１３ａ、１３ｂは一辺から引出されたリード１４ａ、１４ｂ、１５ａ、１５ｂを有する。図１ａに図示された第１及び第２内部電極１２ａ、１２ｂ、１３ａ、１３ｂが形成された誘電体層１１ａ、１１ｂは積層され、図１ｂに示すように、キャパシター本体１１を形成する。また、図１ｂに示すように、各リード１４ａ、１４ｂ、１５ａ、１５ｂに連結された外部端子１６ａ、１６ｂ、１７ａ、１７ｂを形成し積層型キャパシター１０に完成される。
このような構造において、一方の側の第１及び第２内部電極１２ａ、１３ａと他方の側の第１及び第２内部電極１２ｂ、１３ｂは独立的なキャパシターとして作用する。図１ａ及び図１ｂに説明された従来の積層型キャパシターアレイ１０は、他のキャパシターを水平的な配列で構成することにより、３個またはそれ以上のキャパシターを構成する際小型化することが難しいという短所がある。
また、従来の積層型キャパシターアレイ１０はより低い等価直列インダクタンス(ＥＳＬ)を有することが強力に要求される。特にＬＳＩ等の電源回路において半導体チップと電源の間に接続されたデカップリングキャパシターとして使用することにおいて問題がある。
一般的な等価直列インダクタンスを低減させる方案として、リードを複数個に引出し違う極性のリードが交差するよう配列する構造が提案されている（例えば、特許文献１）。
米国特許５、８８０、９２５号明細書
上記特許文献１に記載のような方案は、水平的に複数個の内部電極を配列する従来の積層型キャパシターアレイに採用されるには適合しない。すなわち、例えば特許文献１に記載されているような従来の積層形キャパシターアレイは、図１ａに図示された積層型キャパシターアレイにおいて一つの内部電極の一辺でリードを２倍に増加させる場合、キャパシターの個数によりその個数との積の数でリード数が増加するため、制限された空間で充分なＥＳＬ低減のためにリードを増加させることが難しいという構造的な問題がある。
本発明は上述の従来技術の問題点を解決するためのものであり、その目的は積層方向に形成された導電性ビアホールとキャパシター本体の上面または下面に備えられた外部端子を含む低ＥＳＬ特性を有する積層型キャパシターアレイに適合した配線接続構造を提供することにある。
本発明の他の目的は上記積層型キャパシターアレイに適合した内部接続構造を有する積層型キャパシターアレイのための配線接続構造物を提供することにある。
上記の技術的課題を達成するために、本発明は、複数個の誘電体層が積層され形成されたキャパシター本体と、上記複数個の誘電体層上に各々形成され、一誘電体層を間に挟んで対向するよう交代に配置された複数組の第１及び第２内部電極と、上記キャパシター本体の上面及び下面中少なくとも一面に形成された少なくとも一つの第１外部端子と複数個の第２外部端子と、上記キャパシター本体の積層方向に形成され上記第１外部端子と上記第２外部端子に各々連結された少なくとも一つの第１導電性ビアホールと複数個の第２導電性ビアホールを含み、上記少なくとも一つの第１導電性ビアホールは上記第１内部電極に接続され、上記第２内部電極とは電気的に絶縁され、上記複数個の第２導電性ビアホールは少なくとも一つの第２導電性ビアホールを含むｋ個(ｋ≧２)のグループに区分され、上記第２内部電極は少なくとも一つの第２内部電極を含むｋ個のグループに区分され、上記各グループの第２導電性ビアホールは上記各グループの第２内部電極に接続され他のグループの第２内部電極及び上記第１内部電極とは電気的に絶縁されることを特徴とする積層型キャパシターアレイを提供する。
好ましくは、上記第１及び第２導電性ビアホールは各々に連結された内部電極に流れる電流により誘導される磁界が相互相殺されるよう配置されＥＳＬを低減させることが可能である。
ＥＳＬ低減のための好ましい実施形態では、特定の第１導電性ビアホールに隣接した各グループの第２導電性ビアホールは上記特定の第１導電性ビアホールと同一間隔に配列される。
また、上記第１導電性ビアホールは複数個であることが可能であり、この場合、上記第１及び第２導電性ビアホールをほぼ正四角形の各コーナー位置に配列することがＥＳＬ改善するという側面で好ましい。特に本実施形態で、上記第１導電性ビアホールを上記コーナー中対角線方向に対向する両コーナーに配置し、上記第２導電性ビアホールを各々残りの両コーナーに配列することがより好ましい。
実施形態により、上記各グループの第２内部電極が同一グループの第２導電性ビアホールに同時に連結されないように、一つのグループの第２導電性ビアホールに連結された第２内部電極は他のグループの第２導電性ビアホールと連結されず、電気的に絶縁されるよう設置され得る。これと違って、上記各グループの第２内部電極は同一グループの第２導電性ビアホールに同時に連結された少なくとも一つの内部電極を有する
また、上記各グループの第２内部電極は同一数にし、各キャパシター部が同一の静電容量値を有するよう設計することが可能でる。また、これと違って、上記少なくとも一つのグループの第２内部電極の数は他のグループの第２内部電極の数と異なるようにし、少なくとも一つのキャパシター部が異なる静電容量を有するよう設計することが可能である。これと類似して、少なくとも一グループの第２導電性ビアホールの数を他のグループの第２導電性ビアホールの数と異なるようにすることが可能である。
本発明の他の側面は、少なくとも２個の電源供給ラインと接地ラインが具備された母基板；及び、上記母基板に実装され、マイクロプロセシングユニット(ＭＰＵ)チップが具備された配線基板と上記配線基板下部に装着された上記の積層型キャパシターアレイを含む積層型キャパシターアレイパッケージを提供する。上記接地ラインは上記第１外部端子ラインに連結され、上記少なくとも２個の電源ラインは各々上記ｋ個のグループの第２導電性ビアホールに連結された第２外部端子に各々連結され、上記少なくとも２個の電源ライン及び接地ライン中少なくとも一つは上記積層型キャパシターの関連第１または第２導電性ビアホールを通じ上記ＭＰＵチップに連結される。
本発明による積層型キャパシターアレイは、複数のキャパシターを水平的に配列せず、導電性ビアホールを通じ垂直連結構造を採用することにより、より小型化に有利な構造を有することが可能であるだけではなく、導電性ビアホールの配列構造を通じＥＳＬを効果的に減少させることが可能である。また、本発明による配線接続構造は、上記の積層型キャパシターアレイの導電性ビアホールを通じ電源供給ラインまたは接地ライン中少なくとも一つをＭＰＵチップと直接連結する配線接続構造を提供することにより、可変的な電流供給によってデカップリングキャパシターの容量を選択的に調節することが可能であるだけではなく、配線接続をより単純化させ寄生インダクタンス成分を効果的に減少させることが可能である。
以下に、本発明にかかる積層型キャパシターアレイ及びその配線接続構造の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
図２ａ及び図２ｂは、本発明の一実施形態による積層型キャパシターアレイの概略斜視図及び側断面図である。本実施形態は２個のキャパシターを含んだ積層型キャパシターアレイを例示する。
図２ａを参照すると、本実施形態による積層型キャパシターアレイ２０はキャパシター本体２１を含み、その上面に第１外部端子２７と両グループの第２外部端子２６ａ、２６ｂが形成される。上記第１外部端子２７は(-)極性に連結され２個のキャパシターにより共有され、一グループの第２外部端子２６ａは一キャパシターの(+)極端子として提供され、他のグループの第２外部端子２６ｂは他のキャパシターの(+)極端子として提供されることが可能である。図２ａではキャパシター本体の上面が図示されているが、その下面に上面に対応する外部端子２６ａ、２６ｂ、２７が形成され得る。
本実施形態において、上記第１及び第２外部端子２７、２６ａ、２６ｂと第１及び第２内部電極２３ａ、２３ｂ、２２ａ、２２ｂの連結は図２ｂのように垂直方向に形成された第１及び第２導電性ビアホール２５、２４ａ、２４ｂにより具現される。図２ｂは図２ａの積層型キャパシターアレイ２０をＡ-Ａ'に沿って切開した断面図と理解することが可能である。
図２ｂに図示された通り、上記積層型キャパシターアレイ２０の本体２１は複数個の誘電体層２１ａ-２１eを積層して成され、上記誘電体層２１ａ-２１eには第１及び第２内部電極２３ａ、２３ｂ、２２ａ、２２ｂが一つの誘電体層を間に挟んで相互対向するよう交代に配置される。
また、上記第１導電性ビアホール２５は上記２個の第２内部電極２２ａ、２２ｂに接続され上記第１外部端子２７と上記第１内部電極２３ａ、２３ｂを電気的に連結させる。しかし、上記第１導電性ビアホール２５は２個の第２内部電極２２ａ、２２ｂとはオープン領域を通じ電気的に絶縁される。
図２ｂでは、Ａ-Ａ'方向による最前列の外部端子に連結された導電性ビアホールとそれを通じた内部電極との連結構造を説明したが、これと類似に、他の列の外部端子も導電性ビアホールを利用した内部電極との連結構造を有する。
すなわち、上記第１外部端子２７には図２ｂに図示された第１導電性ビアホール２５のように第１内部電極２３ａ、２３ｂに連結されながら第２内部電極２２ａ、２２ｂとは電気的に分離された構造を有し、上記第１(+)極性に関連する第２外部端子２６ａと第２(+)極性に関連する第２外部端子２６ｂは各々一番下の第２内部電極２２ａまたは他の第２内部電極２２ｂだけに電気的に連結されるよう形成される。
図２ｂに図示された連結構造を図３ａないし図３ｃを参照しより詳細に説明する。
図３ａないし図３ｃは各々図２ｂに図示された積層型キャパシターアレイ２０に採用された各誘電体層２１ａ、２１ｂ、２１ｃ、２１ｄの内部電極２２ａ、２２ｂ、２３ａ、２３ｂ及び導電性ビアホール２４ａ、２４ｂ、２５の配置を示す。
図３ａを参照すると、図２ｂの第１誘電体層２１ａの上部に形成された第２内部電極２２ａが図示されている。図示された通り、上記第２内部電極２２ａには第１(+)極性に関連する第２導電性ビアホール２４ａのみ接続され、第１導電性ビアホール２５と他の第２導電性ビアホール２４ｂはオープン領域により電気的に分離されている。
図３ｂに示すように、第３誘電体層２１ｃの上部に形成された第２内部電極２２ｂには、第２(+)極性に関連する第２導電性ビアホール２４ｂのみ接続され、第１導電性ビアホール２５と他の第２導電性ビアホール２４ａはオープン領域により電気的に分離されている。
また、第２誘電体層２１ｂ及び第４誘電体層２１ｄの上に形成された第１内部電極２３ａ、２３ｂは図３ｃに図示された通り、(-)極性に関連する第１導電性ビアホール２５と接続され、全ての第２導電性ビアホール２４ａ、２４ｂとは電気的に分離される。
本実施形態に例示された配列構造は、内部電極に流れる電流により誘導される磁界が相互相殺されることが有利である。すなわち、図３ａないし図３ｂに図示された通り、上記第１及び第２導電性ビアホール２５、２４ａ、２４ｂはほぼ正四角形の各コーナーに位置するよう連続的に配列され、さらに上記第１導電性ビアホール２５を上記コーナー中対角線方向に対向する両コーナーに配置し、他のグループ(第１(+)極性と第２(+)極性に関連する)の第２導電性ビアホール２４ａ、２４ｂを各々残りの両コーナーに配置する。このように、相互反対の極性に関連する第１及び第２導電性ビアホール２５と２４ａ、２４ｂを隣接するよう規則的に配列することにより矢印で表示された通り、対応する第１及び第２内部電極２３ａ、２３ｂ、２２ａ、２２ｂで電流方向に反対に形成することが可能である。従って、発生される磁界を効果的に相殺させＥＳＬを大きく低減させることが可能である。
図４ａ及び図４ｂは本発明による積層型キャパシターアレイにおいてＥＳＬ低減効果を説明するための概略図である。
図２ｂに図示された積層型キャパシターアレイにおいて、第１外部端子２７と第１(+)極性に関連する第２外部端子２６ａに電圧を印加するとき、図４ａのように上記第２外部端子２６ａに連結された第２導電性ビアホール２４ａとそれに隣接した第１導電性ビアホール２５では相互反対の磁束が発生され相互相殺されることが可能である。また、第１外部端子２７と第２(+)極性に関連する第２外部端子２６ｂに電圧を印加するときも、図４ｂのように上記第２外部端子２６ｂに連結された第２導電性ビアホール２４ｂとそれに隣接した第１導電性ビアホール２５では相互反対の磁束が発生され相殺される。
このように、本発明による導電性ビアホール２４ａ、２４ｂ、２５を通じた垂直連結構造では隣接した相互反対の極性に関連する導電性ビアホールの間で磁界を減少させＥＳＬを大きく低減させることが可能である。
必要に応じて、特定の第１導電性ビアホールに隣接した各グループの第２導電性ビアホールを上記特定の第１導電性ビアホールと同一間隔に配列することも可能であるが、他の側面では外部端子と外部回路の連結が容易であるよう導電性ビアホールの配列構造を変更することも可能である。このような実施形態は図５ａないし図５ｃに例示されている。
図５ａないし図５ｃは各々本発明の他の実施形態による積層型キャパシターアレイ５０を示す上部平面図及び断面図である。
図５ａを参照すると、キャパシター本体５１の上面には(-)極性に関連する第１外部端子５７と第１(+)極性に関連する第２外部端子５６ａ及び第２(+)極性に関連する第２外部端子５６ｂが形成されている。上記第１外部端子５７は一側に二列で８個が配列され、残りの二列には上記第２外部端子５６ａ、５６ｂがグループ別に区分され正方形で４つずつ配列されている。
図５ｂは図５ａでＢ-Ｂ'に切開した断面図である。図５ｂを参照すると、上記第１外部端子５７と連結された第１導電性ビアホール５５と、上記第１(+)極性に関連する第２外部端子５６ａと連結された第２導電性ビアホール５４ａが第１及び第２内部電極５３ａ、５３ｂ、５２ａと連結構造が図示されている。
上記第１導電性ビアホール５５は上記２個の第１内部電極５３ａ、５３ｂに接続され上記第１外部端子５７と上記第１内部電極５３ａ、５３ｂが電気的に連結され、２個の第２内部電極５２ａ、５２ｂとはオープン領域を通じ電気的に絶縁される。また、上記第２導電性ビアホール５４ａは一つの第２内部電極５２ａに接続され上記第２内部電極５２ａを上記第２外部端子５６に電気的に連結させ、上記第１内部電極５３と他の第２内部電極５２ｂとはオープン領域を通じ電気的に絶縁される。
また、図５ｃは図５ａでＣ-Ｃ'に切開した断面図である。図５ｃを参照すると、上記第１外部端子５７と連結された第１導電性ビアホール５５と、上記第２(+)極性に関連する第２外部端子５６ｂと連結された第２導電性ビアホール５４ｂが第１及び第２内部電極５３ａ、５３ｂ、５２ａ、５２ｂと連結構造が図示されている。
上記第２導電性ビアホール５４ｂは図５ｂと同一に上記２個の第１内部電極５３ａ、５３ｂに接続され上記第１外部端子５７と上記第１内部電極５３ａ、５３ｂが電気的に連結され、２個の第２内部電極５２ａ、５２ｂとはオープン領域を通じ電気的に絶縁される。上記第２導電性ビアホール５４ｂは一つの第２内部電極５２ｂに接続され上記第２内部電極５２ｂを上記第２外部端子５６ｂと電気的に連結させ、上記第１内部電極５３ａ、５３ｂと他の第２内部電極５２ａとはオープン領域を通じ電気的に絶縁される。
本実施形態では第１外部端子５７と第２外部端子５６ａ、５６ｂ中異なる極性同士で隣接した中央の２列に限ってＥＳＬ低減効果を期待する制限はあるが、端子配列が単純化され実装が容易な利点があり得る。
上述の実施形態では上記第１及び第２導電性ビアホールは複数個であり、同一数の実施形態を例示しているが、これは説明の便宜のためであり、上記第１導電性ビアホールは共有されることが可能な極性なため一つのみ採用することも可能である。
また、２個のキャパシターを有する積層型キャパシターアレイのみ図示し説明したが、３個またはそれ以上のキャパシターも具現され得る。この場合、複数個の第２導電性ビアホールと複数個の第２内部電極をキャパシター数に同一数のグループに区分し先に説明した連結構造を具現することにより製造することが可能である。
図６ａ及び図６ｂは各々本発明の他の実施形態として、３つのキャパシターを有する積層型キャパシターアレイ６０を示す上部平面図及び断面図である。本積層型キャパシターアレイ６０は(-)極性を共有し、(+)極性に対してのみ分離されて連結され３つのキャパシターを構成した形態を例示する。
図６ａを参照すると、キャパシター本体６１の上面(または下面であり得る)に(-)極性に関連する第１外部端子６７と(+)極性に関連する第２外部端子６６ａ、６６ｂ、６６ｃが形成されており、上記(+)極性に関連する第２外部端子は各々第１ないし第３ (+)極性に関連する第２外部端子６６ａ、６６ｂ、６６ｃに区分される。
また、本実施形態の外部端子の配列構造は違う極性((+)、(-))の外部端子が同一極性の外部端子に比べ隣接するよう(+)極性の外部端子を正四角形のコーナー位置に配列しその中央に(-)極性の外部端子が位置するよう配置された形態を有する。
図６ｂは図６ａにおいてＤ-Ｄ'に切開した断面図である。図６ｂを参照すると、上記第１外部端子６７と連結された第１導電性ビアホール６５と、各々上記第１ないし第３(+)極性に関連する第２外部端子６６ａ、６６ｂ、６６ｃと連結された第２導電性ビアホール６４ａ、６４ｂ、６４ｃの連結構造が図示されている。
上記第１導電性ビアホール６５は上記３個の第１内部電極６３ａ、６３ｂ、６３ｃに接続され上記第１外部端子６７と上記第１内部電極６３ａ、６３ｂ、６３ｃが電気的に連結され、３個の第２内部電極６２ａ、６２ｂ、６２ｃとはオープン領域を通じ電気的に絶縁される。
上記第１ないし第３極性に関連する第２導電性ビアホール６４ａ、６４ｂ、６４ｃは各々一つの第２内部電極６２ａ、６２ｂまたは６２ｃに接続され、上記第１内部電極６３ａ、６３ｂ、６３ｃと他の２個の第２内部電極６２ｂ、６２ｃ；６２ａ、６２ｃまたは６２ａ、６２ｂとはオープン領域を通じ電気的に絶縁される。
これと類似な方式として、一グループの(+)極性に関連する第２導電性ビアホールと連結される第２内部電極を他の内部電極の数と異なるようにし違う静電容量を有するよう具現することが可能である。また、第２内部電極は第２導電性ビアホールのグループと対応するよう重複されない実施形態に例示したが、第２内部電極中少なくとも一つを他のグループの(+)極性に関連する第２導電性ビアホールにも連結し多様なキャパシターアレイ構造を具現することが可能である。
また、上記第１及び第２外部端子は各々第１及び第２導電性ビアホール数に対応する数に形成されているが、同一極性と同一グループの外部端子は相互連結され部分的に一体化されることもあり得る。例えば、図３ａの場合には斜線方向に導電物質を追加的に印刷し同一極性と同一グループの外部端子同士で連結させることが可能で、図６の場合には行方向に導電物質を追加的に印刷し外部端子をグループ別に連結させることが可能である。
上記の実施形態においては、図２、図３ａないし図３ｃ、図５ａ及び図６に各々図示された通り、横及び縦方向に同一数の導電性ビアホールを有する正四角形形態のＭＬＣＣが説明されているが、実際に、直四角形のＭＬＣＣがより一般的な形態であり得る。この場合、横方向の導電性ビアホール数と縦方向の導電性ビアホール数は相互異なることがあり得る。上述の実施形態はその一部として理解され得る。
本発明による積層型キャパシターアレイは、実際にデカップリングキャパシターとして適用するためには、新たな配線接続構造が要求される。例えば、図２ａ及び図２ｂに図示された積層型キャパシターアレイにおいて、(-)極性に関連する第１外部端子２７と第１及び第２(+)極性に関連する第２外部端子２６ａ、２６ｂに適合した配線接続構造が要求され、このような配線接続構造は、積層型キャパシターアレイを貫通する第１及び/または第２導電性ビアホールを利用し短縮された配線経路を有することにより寄生インダクタンス成分を最小化する構造を有することが好ましい。
図７及び図８は各々違う実施形態による配線接続構造を図示する。ここで採用された積層型キャパシターアレイは図２ａ及び図２ｂに図示され説明された積層型キャパシターアレイと理解されることが可能であるが、これに限定されない。
まず、図７を参照すると、積層型キャパシターアレイの配線接続構造１００はＰＣボードのような母基板９１と積層型キャパシターアレイパッケージ８０を含む。
上記積層型キャパシターアレイパッケージ８０は内部回路構造８３ａ、８３ｂ、８４ａ、８４ｂ、８４ｃ、８７ａ、８７ｂ、８７ｃ、８８ａ、８８ｂ、８８ｃを有する配線基板８１とその上面に搭載されたマイクロプロセシングユニット(ＭＰＵ)８５を含む。また、上記配線基板８１は下部に備えられたキャビティ領域Ｃを具備し、そのキャビティ領域Ｃに積層型キャパシターアレイ２０を実装することが可能である
上記母基板９１には第１及び第２電源供給ラインＰＷＬ１、ＰＷＬ２と接地ラインＧＮＤが設置される。上記母基板９１を通じ提供される接地ラインＧＮＤは積層型キャパシターアレイ２０の下面に備えられた第２外部端子２７にソルダリングＳのような接続手段により連結される。上記第１外部端子２７に連結された接地ラインＧＮＤはキャパシターアレイ２０の第１導電性ビアホール２５を通じ上面に形成された第１外部端子２７に連結され、配線基板８１の内部回路８４ｃ、８７ｃ、８８ｃを通じＭＰＵチップの端子８６に連結される。
第１及び第２電源供給ラインＰＷＬ１、ＰＷＬ２はソケット構造８２ａ、８２ｂで連結された配線基板の内部回路構造８３ａ、８３ｂ、８４ａ、８４ｂ、８７ａ、８７ｂ、８８ａ、８８ｂを通じＭＰＵチップ８５の端子８６と積層型キャパシター２０の端子２６ａ、２６ｂと連結され、上記内部回路構造８４ａ、８４ｂ、８７ａ、８７ｂ、８８ａ、８８ｂを通じＭＰＵチップ８５と積層型キャパシター２０も相互連結される。
このように、積層型キャパシターアレイ２０とＭＰＵチップ８５の接地ラインＧＮＤとの接続構造は第１導電性ビアホール２５を通じＭＰＵチップ８５と母基板９１に接続された経路に短縮されることが可能である。従って、配線基板８１の製造工程を簡素化することが可能で、接地ラインＧＮＤとの接続ライン経路の短縮により寄生インダクタンス成分を低減させることが可能である。
図７に図示された実施形態は、２個のキャパシター部を含むアレイ２０、すなわち、第２外部端子が２個のグループ２６ａ、２６ｂが形成されたキャパシターアレイ２０を例示しているが、本発明による配線接続構造１００は３個またはそれ以上のキャパシター部が含まれた積層型キャパシターアレイにも類似に適用されることが可能である。より具体的に、キャパシター部の数(第２外部端子のグループ数)により母基板９１の電源供給ラインを追加で設置し、図７で説明された接続方式を応用し適切な配線接続構造を具現することが可能である。
このように、積層型キャパシターアレイを通じＭＰＵチップを複数個の電源供給ラインと連結させることにより可変される電流に対するキャパシターの容量を適切に選択することが可能である。
また、本実施形態では接地ラインＧＮＤのみ第１導電性ビアホール２５構造を通じ連結した形態だけを例示したが、第１及び第２電源ラインＰＷＬ１、ＰＷＬ２中少なくとも一つを追加でまたは選択的に第２導電性ビアホール２４ａ、２４ｂを通じＭＰＵチップ８５と連結する方式を取ることが可能である。
さらに、好ましくは第１及び第２電源ラインＰＷＬ１、ＰＷＬ２に関連する配線基板８１の回路８３ａ、８３ｂを追加的に省略することが可能であるよう第１及び第２電源ラインＰＷＬ１、ＰＷＬ２と接地ラインＧＮＤを全て積層型キャパシターアレイ２０の第１及び第２導電性ビアホール２５、２４ａ、２４ｂを通じ連結させることが可能である。このような実施形態は図８に図示されている。
図８を参照すると、積層型キャパシターアレイの配線接続構造１３０はＰＣボードのような母基板１２１と積層型キャパシターアレイパッケージ１１０を含む。上記積層型キャパシターアレイパッケージ１１０は導電性ビアホールのような垂直接続構造１１７ａ、１１７ｂ、１１７ｃを有する配線基板１１１とその上面に搭載されたマイクロプロセシングユニット(ＭＰＵ)１１５を含む。また、上記配線基板１１１の下部に実装することが可能なキャビティ領域Ｃが備えられ、そのキャビティ領域Ｃに積層型キャパシターアレイ２０を実装することが可能である。
上記母基板１２１には第１及び第２電源供給ラインＰＷＬ１、ＰＷＬ２と接地ラインＧＮＤが設置される。上記母基板１２１を通じ提供される第１及び第２電源供給ラインＰＷＬ１、ＰＷＬ２と接地ラインＧＮＤは全て積層型キャパシターアレイ２０の下面に備えられた各外部端子２６ａ、２６ｂ、２７にソルダリングのような接続手段Ｓにより連結される。より具体的に、接地ラインＧＮＤは(-)極性に関連する第１外部端子２７に連結され、第１電源供給ラインＰＷＬ１は第１(+)極性に関連する一グループの第２外部端子２６ａに連結され、第２電源供給ラインＰＷＬ２は第２(+)極性に関連する他のグループの第２外部端子２６ｂに連結される。
従って、母基板の全てのラインＰＷＬ１、ＰＷＬ２、ＧＮＤはキャパシターアレイ２０の第１及び第２導電性ビアホール２５、２４ａ、２４ｂを通じその上面に形成された各第１及び第２外部端子２７、２６ａ、２６ｂに連結されることが可能で、上面の外部端子２７、２６ａ、２６ｂは各々配線基板３１の垂直接続構造１１７ａ、１１７ｂ、１１７ｃを通じＭＰＵチップ１１５の各端子１１６に連結される。
このように、積層型キャパシターアレイ２０の第１及び第２導電性ビアホール２５、２４ａ、２４ｂを通じＭＰＵチップ１１５と母基板１２１の接続経路を短縮させ配線基板１１１の製造工程を簡素化することが可能で、接続ライン経路の短縮により寄生インダクタンス成分を低減させることが可能である。
さらに、本実施形態では、上記積層型キャパシターアレイの第１及び第２外部端子２７、２６ａ、２６ｂは上記ＭＰＵチップ１１５の端子１１６と実質的に同一配列と間隔を有するため、上記配線基板１１１の内部回路は導電性ビアホールのような垂直接続構造１１７ａ、１１７ｂ、１１７ｃだけで形成され得る。従って、配線基板１１１の内部回路経路をさらに簡素化させることが可能で、これを通じ寄生インダクタンス成分をより効果的に減少させることが可能である。
上述の実施形態及び添付の図面は好ましい実施形態の例示に過ぎず、本発明は添付の請求範囲により限定しようとする。また、本発明は請求範囲に記載された本発明の技術的思想を外れない範囲内で多様な形態の置換、変形及び変更が可能ということは当技術分野の通常の知識を有する者には自明なことである。
以上説明したように、本発明は複数個のキャパシター部を含み各々のキャパシター部の外部端子をキャパシター上下面に形成した積層型キャパシターアレイ及びかかる積層型キャパシターアレイのための配線接続構造として有用であり、多様な電子装置の部品として広く使われる。
従来の一例による積層型キャパシターアレイを示す分解斜視図及び概略斜視図である。 本発明の一実施形態による積層型キャパシターアレイの概略斜視図及び側断面図である。 図に図示された積層型キャパシターアレイに採用された各誘電体層の内部電極及び導電性ビアホールの配置を示す。 本発明による積層型キャパシターアレイにおけるＥＳＬ低減効果を説明するための概略図である。 本発明の他の実施形態による積層型キャパシターアレイを示す上部平面図及び断面図である。 本発明の別の実施形態による積層型キャパシターアレイを示す上部平面図及び断面図である。 本発明の一実施形態による積層型キャパシターアレイの配線接続構造を示す断面図である。 本発明の他の実施形態による積層型キャパシターアレイの配線接続構造を示す断面図である。
符号の説明
２０ 積層型キャパシターアレイ
２１ キャパシター本体
２１ａ 第１誘電体層
２１ｂ 第２誘電体層
２１ｃ 第３誘電体層
２１ｄ 第４誘電体層
２１ｅ 第５誘電体層
２２ａ、２２ｂ 第２内部電極
２３ａ、２３ｂ 第１内部電極
２４ａ、２４ｂ 第２導電性ビアホール
２５ 第１導電性ビアホール
２６ａ，２６ｂ 第２外部端子
２７ 第１外部端子
５０ 積層型キャパシターアレイ５０
５１ キャパシター本体
５２ａ，５２ｂ 第２内部電極
５３ａ、５３ｂ 第１内部電極
５４ａ 第２導電性ビアホール
５４ｂ 第２導電性ビアホール
５５ 第１導電性ビアホール
５６ａ、５６ｂ 第２外部端子
５７ 第１外部端子５７
６０ 積層型キャパシターアレイ
６１ キャパシター本体
６４ａ、６４ｂ、６４ｃ 第２導電性ビアホール
６５ 第１導電性ビアホール
６６ａ、６６ｂ、６６ｃ 第２外部端子
６７ 第１外部端子
８０ 積層型キャパシターアレイパッケージ
８１ 配線基板
８２ａ、８２ｂ ソケット構造
８３ａ、８３ｂ、８４ａ、８４ｂ、８４ｃ、８７ａ、８７ｂ、８７ｃ、８８ａ、８８ｂ、８８ｃ 内部回路構造
８４ｃ、８７ｃ、８８ｃ 内部回路
８５ マイクロプロセシングユニット(ＭＰＵ)
８６ 端子
９１ 母基板
１００ 配線接続構造１００
１１０ 積層型キャパシターアレイパッケージ
１１１ 配線基板
１１５ マイクロプロセシングユニット(ＭＰＵ)
１１６ 端子
１１７ａ、１１７ｂ、１１７ｃ 垂直接続構造
１２１ 母基板
１３０ 配線接続構造
Ｃ キャビティ領域
ＧＮＤ 接地ライン
ＰＷＬ１ 第１電源供給ライン
ＰＷＬ２ 第２電源供給ライン
Ｓ ソルダリング

Claims (16)

  1. 複数個の誘電体層が積層され形成されたキャパシター本体；
    上記複数個の誘電体層上に各々形成され、一誘電体層を間に挟んで対向するよう交代に配置された複数組の第１及び第２内部電極；
    上記キャパシター本体の上面及び下面中少なくとも一面に形成された少なくとも一つの第１外部端子と複数個の第２外部端子；及び、
    上記キャパシター本体の積層方向に形成され上記第１外部端子と上記第２外部端子に各々連結された少なくとも一つの第１導電性ビアホールと複数個の第２導電性ビアホールを含み、
    上記少なくとも一つの第１導電性ビアホールは上記第１内部電極に接続され、上記第２内部電極とは電気的に絶縁され、
    上記複数個の第２導電性ビアホールは少なくとも一つの第２導電性ビアホールを含むｋ個(ｋ≧２)のグループに区分され、上記第２内部電極は少なくとも一つの第２内部電極を含むｋ個のグループに区分され、上記各グループの第２導電性ビアホールは上記各グループの第２内部電極に接続され他のグループの第２内部電極及び上記第１内部電極とは電気的に絶縁されることを特徴とする積層型キャパシターアレイ。
  2. 上記第１及び第２導電性ビアホールは各々に連結された内部電極に流れる電流により誘導される磁界が相互相殺されるよう配置されたことを特徴とする請求項１に記載の積層型キャパシターアレイ。
  3. 特定の第１導電性ビアホールに隣接した各グループの第２導電性ビアホールは上記特定の第１導電性ビアホールと同一間隔で配列されたことを特徴とする請求項２に記載の積層型キャパシターアレイ。
  4. 上記第１導電性ビアホールは複数個であることを特徴とする請求項１に記載の積層型キャパシターアレイ。
  5. 上記第１及び第２導電性ビアホールはほぼ四角形の各コーナー位置に配列されたことを特徴とする請求項４に記載の積層型キャパシターアレイ。
  6. 上記第１導電性ビアホールは上記コーナー中対角線方向に対向する両コーナーに配置され、
    他のグループの第２導電性ビアホールが各々残り両コーナーに配列されたことを特徴とする請求項５に記載の積層型キャパシターアレイ。
  7. 少なくとも一つのグループの第２導電性ビアホールの数は他のグループの第２導電性ビアホールの数と異なることを特徴とする請求項１に記載の積層型キャパシターアレイ。
  8. 上記各グループの第２内部電極は相違な第２導電型ビアホールに連結されたことを特徴とする請求項１に記載の積層型キャパシターアレイ。
  9. 上記各グループの第２内部電極は同一の第２導電型ビアホールに連結された少なくとも一つの内部電極を含むことを特徴とする請求項１に記載の積層型キャパシターアレイ。
  10. 上記各グループの第２内部電極は同一数であることを特徴とする請求項１に記載の積層型キャパシターアレイ。
  11. 上記少なくとも一つのグループの第２内部電極の数は他のグループの第２内部電極の数と異なることを特徴とする請求項１に記載の積層型キャパシターアレイ。
  12. 少なくとも２個の電源供給ラインと接地ラインが具備された母基板；及び、
    上記母基板に実装され、マイクロプロセシングユニット(ＭＰＵ)チップが具備された配線基板と上記配線基板の下部に装着された積層型キャパシターアレイを含む積層型キャパシターアレイパッケージを含み、
    上記積層型キャパシターアレイは、
    複数個の誘電体層が積層され形成されたキャパシター本体と、上記複数の誘電体層上に各々形成され、一誘電体層を間に挟んで対向するよう交代に配置された複数組の第１及び第２内部電極と、上記キャパシター本体の上面及び下面中少なくとも一面に形成された複数の第１及び第２外部端子と、上記キャパシター本体の積層方向に形成され上記第１及び上記第２外部端子に各々連結された複数の第１及び第２導電性ビアホールを含み、上記複数個の第１導電性ビアホールは上記第１内部電極に接続され、上記第２内部電極とは電気的に絶縁され、上記複数個の第２導電性ビアホールは少なくとも一つの第２導電性ビアホールを含むｋ個(ｋ≧２)のグループに区分され、上記複数個の第２内部電極は少なくとも一つの第２内部電極を含むｋ個のグループに区分され、上記各グループの第２導電性ビアホールは上記各グループの第２内部電極に接続され他のグループの第２内部電極及び上記第１内部電極とは電気的に絶縁され、
    上記接地ラインは上記第１外部端子ラインに連結され、上記少なくとも２個の電源ラインは各々上記ｋ個のグループの第２導電性ビアホールに連結された第２外部端子に各々連結され、
    上記少なくとも２個の電源ライン及び接地ライン中少なくとも一つは上記積層型キャパシターの関連第１または第２導電性ビアホールを通じ上記ＭＰＵチップに連結されたことを特徴とする積層型キャパシターアレイの配線接続構造。
  13. 上記少なくとも２個の電源ライン及び接地ライン中少なくとも一つと上記ＭＰＵチップを連結する第１または第２導電性ビアホールに関連する第１及び第２外部端子は上記キャパシター本体の上下面全てに形成されたことを特徴とする請求項１２に記載の積層型キャパシターアレイの配線接続構造。
  14. 上記印刷回路基板の少なくとも２個の電源ラインは各々上記ｋ個グループの第２導電性ビアホールを通じ上記ＭＰＵチップに連結されたことを特徴とする請求項１２に記載の積層型キャパシターアレイの配線接続構造。
  15. 上記印刷回路基板の接地ラインは上記第１導電性ビアホールを通じ上記ＭＰＵチップに連結されたことを特徴とする請求項１４に記載の積層型キャパシターアレイの配線接続構造。
  16. 上記積層型キャパシターアレイの第１及び第２外部端子の配列と間隔は上記ＭＰＵチップ端子の配列及び間隔と実質的に同一であることを特徴とする請求項１２に記載の積層型キャパシターアレイの配線接続構造。
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