JP2001284127A - 積層インダクタ - Google Patents
積層インダクタInfo
- Publication number
- JP2001284127A JP2001284127A JP2000090935A JP2000090935A JP2001284127A JP 2001284127 A JP2001284127 A JP 2001284127A JP 2000090935 A JP2000090935 A JP 2000090935A JP 2000090935 A JP2000090935 A JP 2000090935A JP 2001284127 A JP2001284127 A JP 2001284127A
- Authority
- JP
- Japan
- Prior art keywords
- coils
- terminal electrodes
- laminate
- sets
- coil
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【課題】底面に端子電極を有する積層インダクタにおい
て、コイルを底面の端子電極に接続するためのスルーホ
ールを最小限にしてクラックや断線の発生を防止する。 【解決手段】絶縁体と導体との積層体でなる底面に、２
つの端子電極３を１組として１組以上の端子電極３を有
する。積層体１内に、隣接して設けるかまたは同心状に
設けた２つのコイル２を１組として、端子電極３の組数
と同じ組数のコイル２を有する。各組の底面の２つの端
子電極３は、対応する組の２つのコイル２の最下層にス
ルーホール４により接続する。各組の２つのコイル２は
積層体１の上層部において互いに接続する。底面の端子
電極３はコイルの最下層にスルーホール４により接続さ
れるので、スルーホール４は短くなる。
て、コイルを底面の端子電極に接続するためのスルーホ
ールを最小限にしてクラックや断線の発生を防止する。 【解決手段】絶縁体と導体との積層体でなる底面に、２
つの端子電極３を１組として１組以上の端子電極３を有
する。積層体１内に、隣接して設けるかまたは同心状に
設けた２つのコイル２を１組として、端子電極３の組数
と同じ組数のコイル２を有する。各組の底面の２つの端
子電極３は、対応する組の２つのコイル２の最下層にス
ルーホール４により接続する。各組の２つのコイル２は
積層体１の上層部において互いに接続する。底面の端子
電極３はコイルの最下層にスルーホール４により接続さ
れるので、スルーホール４は短くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、積層インダクタに
係わり、特に積層体の底面に端子電極を有するものに関
する。
係わり、特に積層体の底面に端子電極を有するものに関
する。
【０００２】
【従来の技術】積層電子部品は、近年のセットの小型
化、軽量化の要求のなかでその需要は急速に高まってい
る。また、部品形状の小型化と同時に、実装スペースを
小さくすべく、例えば特公昭６２−２９８８６号公報に
記載のように、積層インダクタの底面に端子電極を形成
する構造が提案されている。このように底面に端子電極
を有する積層インダクタは、図８（Ａ）に示すように構
成される。すなわち、絶縁体と導体との積層構造により
積層体３０の内部にコイル３１を形成し、底面に端子電
極３３、３４を形成する。一方の端子電極３３は、コイ
ル３１の最下層にスルーホール３５により接続する。他
方の端子電極３４は、コイル３１の最上層３２にスルー
ホール３６により接続する。この積層インダクタは、図
８（Ｂ）に示す等価回路により表すことができる。
化、軽量化の要求のなかでその需要は急速に高まってい
る。また、部品形状の小型化と同時に、実装スペースを
小さくすべく、例えば特公昭６２−２９８８６号公報に
記載のように、積層インダクタの底面に端子電極を形成
する構造が提案されている。このように底面に端子電極
を有する積層インダクタは、図８（Ａ）に示すように構
成される。すなわち、絶縁体と導体との積層構造により
積層体３０の内部にコイル３１を形成し、底面に端子電
極３３、３４を形成する。一方の端子電極３３は、コイ
ル３１の最下層にスルーホール３５により接続する。他
方の端子電極３４は、コイル３１の最上層３２にスルー
ホール３６により接続する。この積層インダクタは、図
８（Ｂ）に示す等価回路により表すことができる。
【０００３】図９（Ａ）〜（Ｌ）は図８に示した積層イ
ンダクタの積層進行図である。図９においては、製品２
個分について示しており、点線３９は切断線を示す。３
０ａ〜３０ｍは誘電体または磁性体によりなる絶縁体層
であり、グリーンシートによって構成される。３１ａ〜
３１ｅは対応する絶縁体層上に形成されたコイル導体層
である。３５は端子電極３３に接続するスルーホールで
あり接続用導体が充填される。３６ａ〜３６ｉは接続用
導体を充填したスルーホールであり、前記スルーホール
３６を構成するものである。３７ａ〜３７ｄはコイル導
体層３１ａ〜３１ｅ間を接続するスルーホールである。
この積層インダクタは、前記スルーホールやコイル導体
層を形成したグリーンシート等を重ねて圧着し、個々の
チップ毎に切断し焼成することにより製造する。
ンダクタの積層進行図である。図９においては、製品２
個分について示しており、点線３９は切断線を示す。３
０ａ〜３０ｍは誘電体または磁性体によりなる絶縁体層
であり、グリーンシートによって構成される。３１ａ〜
３１ｅは対応する絶縁体層上に形成されたコイル導体層
である。３５は端子電極３３に接続するスルーホールで
あり接続用導体が充填される。３６ａ〜３６ｉは接続用
導体を充填したスルーホールであり、前記スルーホール
３６を構成するものである。３７ａ〜３７ｄはコイル導
体層３１ａ〜３１ｅ間を接続するスルーホールである。
この積層インダクタは、前記スルーホールやコイル導体
層を形成したグリーンシート等を重ねて圧着し、個々の
チップ毎に切断し焼成することにより製造する。
【０００４】
【発明が解決しようとする課題】上述した従来のコイル
構造においては、端子電極３４にコイル３１の上層部を
接続するスルーホール３６は、積層体３０の上層部から
底面まで、ほぼ積層体３０を貫通する形で形成されてい
る。ここで、スルーホール３６には導体が充填される訳
であるが、導体の量が多くなると、磁性体や誘電体等の
絶縁体と導体との熱膨張係数の差によりクラックが誘発
される。また、スルーホール３６が多層により形成され
るため、断線の確率が上がるという問題点がある。
構造においては、端子電極３４にコイル３１の上層部を
接続するスルーホール３６は、積層体３０の上層部から
底面まで、ほぼ積層体３０を貫通する形で形成されてい
る。ここで、スルーホール３６には導体が充填される訳
であるが、導体の量が多くなると、磁性体や誘電体等の
絶縁体と導体との熱膨張係数の差によりクラックが誘発
される。また、スルーホール３６が多層により形成され
るため、断線の確率が上がるという問題点がある。
【０００５】本発明は、このような従来技術の問題点に
鑑み、底面に端子電極を有する積層インダクタにおい
て、コイルを底面の端子電極に接続するためのスルーホ
ールを最小限にしてクラックや断線の発生を防止するこ
とを目的とする。
鑑み、底面に端子電極を有する積層インダクタにおい
て、コイルを底面の端子電極に接続するためのスルーホ
ールを最小限にしてクラックや断線の発生を防止するこ
とを目的とする。
【０００６】
【課題を解決するための手段】請求項１の積層インダク
タは、絶縁体と導体との積層体でなる底面に、２つの端
子電極を１組として１組以上の端子電極を有し、前記積
層体内に、隣接して設けるかまたは同心状に設けた２つ
のコイルを１組として、前記端子電極の組数と同じ組数
のコイルを有し、各組の２つの端子電極は、対応する組
の２つのコイルの最下層にスルーホールにより接続し、
各組の２つのコイルは積層体の上層部において互いに接
続したことを特徴とする。
タは、絶縁体と導体との積層体でなる底面に、２つの端
子電極を１組として１組以上の端子電極を有し、前記積
層体内に、隣接して設けるかまたは同心状に設けた２つ
のコイルを１組として、前記端子電極の組数と同じ組数
のコイルを有し、各組の２つの端子電極は、対応する組
の２つのコイルの最下層にスルーホールにより接続し、
各組の２つのコイルは積層体の上層部において互いに接
続したことを特徴とする。
【０００７】請求項１の積層インダクタにおいては、積
層体に１つのインダクタンス素子を形成する場合、積層
体内に２つのコイルを同心状にあるいは隣接させて設け
る。そしてこれらのコイルの上層部同士を接続する。各
コイルの最下層をそれぞれスルーホールを介して端子電
極に接続する。従ってスルーホールは、２つのコイルの
最下層と端子電極との間のみとなる。積層インダクタア
レイの場合は、同様の構成のコイルと端子電極が横並び
に複数個一体に配列される。これにより、積層インダク
タアレイの場合も１つのインダクタンス素子しか含まな
い場合と同様にスルーホールの長さは短くなる。
層体に１つのインダクタンス素子を形成する場合、積層
体内に２つのコイルを同心状にあるいは隣接させて設け
る。そしてこれらのコイルの上層部同士を接続する。各
コイルの最下層をそれぞれスルーホールを介して端子電
極に接続する。従ってスルーホールは、２つのコイルの
最下層と端子電極との間のみとなる。積層インダクタア
レイの場合は、同様の構成のコイルと端子電極が横並び
に複数個一体に配列される。これにより、積層インダク
タアレイの場合も１つのインダクタンス素子しか含まな
い場合と同様にスルーホールの長さは短くなる。
【０００８】請求項２の積層インダクタは、絶縁体と導
体との積層体でなる底面に、２つの端子電極を１組とし
て１組以上の端子電極を有し、前記積層体内に、隣接し
て設けるかまたは同心状に設けた４つ以上でかつ偶数の
コイルを１組として、前記端子電極の組数と同じ組数の
コイルを有し、各組の２つの端子電極は、対応する組の
２つのコイルの最下層にスルーホールにより接続し、該
２つの端子電極に接続される２つのコイルと他のコイル
は、積層体内の上層部と下層部において互いに直列に接
続したことを特徴とする。
体との積層体でなる底面に、２つの端子電極を１組とし
て１組以上の端子電極を有し、前記積層体内に、隣接し
て設けるかまたは同心状に設けた４つ以上でかつ偶数の
コイルを１組として、前記端子電極の組数と同じ組数の
コイルを有し、各組の２つの端子電極は、対応する組の
２つのコイルの最下層にスルーホールにより接続し、該
２つの端子電極に接続される２つのコイルと他のコイル
は、積層体内の上層部と下層部において互いに直列に接
続したことを特徴とする。
【０００９】請求項２の積層インダクタは、１つのイン
ダクタンス素子が４つ以上の偶数コイルによって構成さ
れるものである。積層体の底面の２つの端子電極は、４
つ以上で偶数の１組のコイルのうちの２つの各最下層に
それぞれスルーホールにより接続される。これによりス
ルーホールの長さは短くなる。１つのインダクタンス素
子を構成する他のコイル同士およびこれらと前記端子電
極に接続されるコイルとは、積層体内部の上層部または
下層部において直列に接続される。積層インダクタアレ
イの場合は、１つのインダクタンス素子しか含まない場
合と同様にスルーホールの長さは短くなる。
ダクタンス素子が４つ以上の偶数コイルによって構成さ
れるものである。積層体の底面の２つの端子電極は、４
つ以上で偶数の１組のコイルのうちの２つの各最下層に
それぞれスルーホールにより接続される。これによりス
ルーホールの長さは短くなる。１つのインダクタンス素
子を構成する他のコイル同士およびこれらと前記端子電
極に接続されるコイルとは、積層体内部の上層部または
下層部において直列に接続される。積層インダクタアレ
イの場合は、１つのインダクタンス素子しか含まない場
合と同様にスルーホールの長さは短くなる。
【００１０】請求項３の積層インダクタは、絶縁体と導
体との積層体でなる底面に、２つの端子電極を１組とし
て１組以上の端子電極を有し、前記積層体内に、同心状
に設けた偶数のコイルを１組として、各組の端子電極毎
に複数組のコイルを有し、各組の２つの端子電極は、対
応する複数組のコイルのうちの２つの組のコイルの１つ
のコイルの最下層にスルーホールにより接続し、各組の
端子電極に対応する複数組のコイルは、隣接する組のコ
イル同士を積層体内の上層部または下層部において互い
に直列に接続し、各組内の同心状のコイルは、積層体内
の上層部または下層部において互いに直列に接続したこ
とを特徴とする。
体との積層体でなる底面に、２つの端子電極を１組とし
て１組以上の端子電極を有し、前記積層体内に、同心状
に設けた偶数のコイルを１組として、各組の端子電極毎
に複数組のコイルを有し、各組の２つの端子電極は、対
応する複数組のコイルのうちの２つの組のコイルの１つ
のコイルの最下層にスルーホールにより接続し、各組の
端子電極に対応する複数組のコイルは、隣接する組のコ
イル同士を積層体内の上層部または下層部において互い
に直列に接続し、各組内の同心状のコイルは、積層体内
の上層部または下層部において互いに直列に接続したこ
とを特徴とする。
【００１１】請求項３の積層インダクタは、１つのイン
ダクタンス素子内に同心コイルを複数個備える場合であ
る。この場合、底面の２つの端子電極は、対応する複数
の同心コイルのうちの２つの同心コイルの下層部にスル
ーホールを介して接続される。これによりスルーホール
の長さは短くなる。各同心コイル内では積層体下層部ま
たは上層部において各コイル同士が接続される。また、
同心コイル同士は、同心コイルを構成するそれぞれ１つ
のコイル同士が積層体内の上層部または下層部において
接続される。積層インダクタアレイの場合は、１つのイ
ンダクタンス素子しか含まない場合と同様にスルーホー
ルの長さは短くなる。
ダクタンス素子内に同心コイルを複数個備える場合であ
る。この場合、底面の２つの端子電極は、対応する複数
の同心コイルのうちの２つの同心コイルの下層部にスル
ーホールを介して接続される。これによりスルーホール
の長さは短くなる。各同心コイル内では積層体下層部ま
たは上層部において各コイル同士が接続される。また、
同心コイル同士は、同心コイルを構成するそれぞれ１つ
のコイル同士が積層体内の上層部または下層部において
接続される。積層インダクタアレイの場合は、１つのイ
ンダクタンス素子しか含まない場合と同様にスルーホー
ルの長さは短くなる。
【００１２】
【発明の実施の形態】図１（Ａ）は本発明による積層イ
ンダクタの一実施の形態を示す分解斜視図、図１（Ｂ）
はその等価回路図である。この積層インダクタは、誘電
体または磁性体からなる絶縁体と導体との積層構造によ
り、積層体１の内部に２つのコイル２を形成している。
そして２つのコイル２同士は、積層体１の上層部の接続
部２Ｘにおいて接続される。積層体１の底面には２つの
端子電極３が形成される。各端子電極３は、各コイル２
の下層部とそれぞれスルーホール４により接続される。
図１（Ｂ）に示すように、各コイル２において発生する
磁束φは互いに相加わるようにコイル２の巻回方向が設
定される。
ンダクタの一実施の形態を示す分解斜視図、図１（Ｂ）
はその等価回路図である。この積層インダクタは、誘電
体または磁性体からなる絶縁体と導体との積層構造によ
り、積層体１の内部に２つのコイル２を形成している。
そして２つのコイル２同士は、積層体１の上層部の接続
部２Ｘにおいて接続される。積層体１の底面には２つの
端子電極３が形成される。各端子電極３は、各コイル２
の下層部とそれぞれスルーホール４により接続される。
図１（Ｂ）に示すように、各コイル２において発生する
磁束φは互いに相加わるようにコイル２の巻回方向が設
定される。
【００１３】図２（Ａ）〜（Ｌ）は図１に示した積層イ
ンダクタの積層進行図である。図２においては製品２個
分について示しており、点線５は切断線を示す。１ａ〜
１ｍは誘電体または磁性体によりなる絶縁体層であり、
グリーンシートによって構成される。２ａ〜２ｊは対応
する絶縁体層上に形成されたコイル導体層である。２Ｘ
は図１に示したコイル２間の接続部である。４は端子電
極３に接続するスルーホールであり接続用導体が充填さ
れる。４ａ〜４ｈは各コイル導体層２ａ、２ｃ、２ｅ、
２ｇ、２ｉ間、または２ｂ、２ｄ、２ｈ、２ｊ間を接続
するスルーホールであり、接続用導体が充填されるもの
である。この積層インダクタは、前記スルーホールやコ
イル導体層を形成したグリーンシートを重ねて圧着し、
個々のチップ毎に切断し焼成することにより製造する。
ンダクタの積層進行図である。図２においては製品２個
分について示しており、点線５は切断線を示す。１ａ〜
１ｍは誘電体または磁性体によりなる絶縁体層であり、
グリーンシートによって構成される。２ａ〜２ｊは対応
する絶縁体層上に形成されたコイル導体層である。２Ｘ
は図１に示したコイル２間の接続部である。４は端子電
極３に接続するスルーホールであり接続用導体が充填さ
れる。４ａ〜４ｈは各コイル導体層２ａ、２ｃ、２ｅ、
２ｇ、２ｉ間、または２ｂ、２ｄ、２ｈ、２ｊ間を接続
するスルーホールであり、接続用導体が充填されるもの
である。この積層インダクタは、前記スルーホールやコ
イル導体層を形成したグリーンシートを重ねて圧着し、
個々のチップ毎に切断し焼成することにより製造する。
【００１４】図１（Ａ）から分かるように、この積層イ
ンダクタは、コイル２の最下層と端子電極３とがスルー
ホール４により接続されるので、スルーホール４を構成
する層数は少なくなり、その分、焼成によるクラックの
発生や断線の可能性が少なくなる。
ンダクタは、コイル２の最下層と端子電極３とがスルー
ホール４により接続されるので、スルーホール４を構成
する層数は少なくなり、その分、焼成によるクラックの
発生や断線の可能性が少なくなる。
【００１５】図１、図２の例は１つのチップ内に１つの
インダクタンス素子を有する例であるが、図２におい
て、中央の切断線５における切断を行わないようにすれ
ば、１つのチップ内に２個のインダクタンス素子を含む
積層インダクタアレイが構成される。また、３個以上の
インダクタンス素子を１つのチップ内に含む積層インダ
クタアレイも同様に製造できる。
インダクタンス素子を有する例であるが、図２におい
て、中央の切断線５における切断を行わないようにすれ
ば、１つのチップ内に２個のインダクタンス素子を含む
積層インダクタアレイが構成される。また、３個以上の
インダクタンス素子を１つのチップ内に含む積層インダ
クタアレイも同様に製造できる。
【００１６】図１、図２においては、１つのインダクタ
ンス素子を２つのコイルで構成した例を示したが、本発
明は、１つのインダクタンス素子を４つ以上の偶数個で
構成する場合も実現できる。図３（Ａ）〜（Ｌ）は１つ
のインダクタンス素子を４つのコイルで構成する場合の
積層進行図である。図３の積層進行図が図２と異なる第
一の点は、中央の切断線５が無いことである。また、第
二の相違点は、図２、図３の（Ｊ）において、最下層と
なるコイル導体層２ｉ、２ｊが、接続部２Ｙにより接続
される点である。また、端子電極３は、４つのコイルの
うちの２つのコイルの最下層のコイル導体層２ｊ、２ｉ
にそれぞれスルーホール４を介して接続される。
ンス素子を２つのコイルで構成した例を示したが、本発
明は、１つのインダクタンス素子を４つ以上の偶数個で
構成する場合も実現できる。図３（Ａ）〜（Ｌ）は１つ
のインダクタンス素子を４つのコイルで構成する場合の
積層進行図である。図３の積層進行図が図２と異なる第
一の点は、中央の切断線５が無いことである。また、第
二の相違点は、図２、図３の（Ｊ）において、最下層と
なるコイル導体層２ｉ、２ｊが、接続部２Ｙにより接続
される点である。また、端子電極３は、４つのコイルの
うちの２つのコイルの最下層のコイル導体層２ｊ、２ｉ
にそれぞれスルーホール４を介して接続される。
【００１７】図３の例においても、スルーホール４の長
さを例えば１層あるいは数層によって構成することによ
り短くすることができる。
さを例えば１層あるいは数層によって構成することによ
り短くすることができる。
【００１８】図４（Ａ）は本発明による積層インダクタ
の他の実施の形態を示す分解斜視図、図４（Ｂ）はその
等価回路図である。この積層インダクタは、誘電体また
は磁性体からなる絶縁体と導体との積層構造により、積
層体１の内部に２つのコイル６、７を同心状に配置して
同心コイル８を構成している。そして２つのコイル６、
７同士は、積層体１の上層部の接続部９において接続さ
れる。積層体１の底面には２つの端子電極１０が形成さ
れる。各端子電極１０は、各コイル６、７の最下層とそ
れぞれスルーホール１１により接続される。図４（Ｂ）
に示すように、各コイル６、７において発生する磁束φ
１、φ２は互いに相加わるようにコイル６、７の巻回方
向が設定される。
の他の実施の形態を示す分解斜視図、図４（Ｂ）はその
等価回路図である。この積層インダクタは、誘電体また
は磁性体からなる絶縁体と導体との積層構造により、積
層体１の内部に２つのコイル６、７を同心状に配置して
同心コイル８を構成している。そして２つのコイル６、
７同士は、積層体１の上層部の接続部９において接続さ
れる。積層体１の底面には２つの端子電極１０が形成さ
れる。各端子電極１０は、各コイル６、７の最下層とそ
れぞれスルーホール１１により接続される。図４（Ｂ）
に示すように、各コイル６、７において発生する磁束φ
１、φ２は互いに相加わるようにコイル６、７の巻回方
向が設定される。
【００１９】図５（Ａ）〜（Ｌ）は図４に示した積層イ
ンダクタの積層進行図である。図５においては製品１個
分について示す。１ａ〜１ｍは誘電体または磁性体によ
りなる絶縁体層であり、グリーンシートまたは印刷層に
よって構成される。６ａ〜６ｅは内側のコイル６を構成
するために、絶縁体層上に形成されたコイル導体層であ
る。７ａ〜７ｅは外側のコイル７を構成するために、絶
縁体層上に形成されたコイル導体層である。９は図４
（Ａ）に示したコイル６、７間の接続部である。１１は
最下層のコイル導体層６ｅ、７ｅを端子電極１０に接続
するスルーホールであり接続用導体が充填される。１１
ａ〜１１ｄ、および１１ｅ〜１１ｈは各コイル導体層６
ａ〜６ｅ間、または７ａ〜７ｅ間を接続するスルーホー
ルであり、接続用導体が充填されるものである。
ンダクタの積層進行図である。図５においては製品１個
分について示す。１ａ〜１ｍは誘電体または磁性体によ
りなる絶縁体層であり、グリーンシートまたは印刷層に
よって構成される。６ａ〜６ｅは内側のコイル６を構成
するために、絶縁体層上に形成されたコイル導体層であ
る。７ａ〜７ｅは外側のコイル７を構成するために、絶
縁体層上に形成されたコイル導体層である。９は図４
（Ａ）に示したコイル６、７間の接続部である。１１は
最下層のコイル導体層６ｅ、７ｅを端子電極１０に接続
するスルーホールであり接続用導体が充填される。１１
ａ〜１１ｄ、および１１ｅ〜１１ｈは各コイル導体層６
ａ〜６ｅ間、または７ａ〜７ｅ間を接続するスルーホー
ルであり、接続用導体が充填されるものである。
【００２０】図４（Ａ）から分かるように、このように
偶数のコイルを同心状に配置した同心コイル８によって
構成した積層インダクタにおいても、コイル６、７の最
下層６ｅ、７ｅと端子電極１０とがスルーホール１１に
より接続されるので、スルーホール１１を構成する層数
は少なくなり、その分、焼成によるクラックの発生や断
線の可能性が少なくなる。
偶数のコイルを同心状に配置した同心コイル８によって
構成した積層インダクタにおいても、コイル６、７の最
下層６ｅ、７ｅと端子電極１０とがスルーホール１１に
より接続されるので、スルーホール１１を構成する層数
は少なくなり、その分、焼成によるクラックの発生や断
線の可能性が少なくなる。
【００２１】このように、端子電極１０に最下層のコイ
ル導体層をスルーホールによって接続する構成は、同心
コイルを構成するコイルの数が４つ以上である場合も、
コイル数が偶数個であれば実現できる。４個以上の同心
コイルで構成する場合、最外側のコイルと最内側のコイ
ルの最下層がスルーホールを介して端子電極に接続され
る。また、端子電極に接続される最内外コイルと、これ
らのコイルの間のコイルは、積層体内部の下層部と上層
部において、直列に接続される。
ル導体層をスルーホールによって接続する構成は、同心
コイルを構成するコイルの数が４つ以上である場合も、
コイル数が偶数個であれば実現できる。４個以上の同心
コイルで構成する場合、最外側のコイルと最内側のコイ
ルの最下層がスルーホールを介して端子電極に接続され
る。また、端子電極に接続される最内外コイルと、これ
らのコイルの間のコイルは、積層体内部の下層部と上層
部において、直列に接続される。
【００２２】図６（Ａ）は本発明による積層インダクタ
の他の実施の形態を示す分解斜視図、図６（Ｂ）はその
等価回路図である。この積層インダクタは、誘電体また
は磁性体からなる絶縁体と導体との積層構造により、積
層体１の内部に２つのコイル６、７を同心状に配置して
同心コイル８を構成し、これらの同心コイル８を２個内
蔵している。そして２つのコイル６、７同士は、積層体
１の上層部の接続部９において接続される。また、同心
コイル８、８同士は、互いに積層体１の下層部の接続部
１２において接続している。積層体１の底面には２つの
端子電極１０が形成される。各端子電極１０は、各同心
コイル８の外側のコイル７（内側のコイル６でもよい）
の下層部とそれぞれスルーホール１１により接続され
る。図４（Ｂ）に示すように、各コイル６、７において
発生する磁束φ１、φ２は、同心コイル８間においても
互いに相加わるようにコイル６、７の巻回方向が設定さ
れる。
の他の実施の形態を示す分解斜視図、図６（Ｂ）はその
等価回路図である。この積層インダクタは、誘電体また
は磁性体からなる絶縁体と導体との積層構造により、積
層体１の内部に２つのコイル６、７を同心状に配置して
同心コイル８を構成し、これらの同心コイル８を２個内
蔵している。そして２つのコイル６、７同士は、積層体
１の上層部の接続部９において接続される。また、同心
コイル８、８同士は、互いに積層体１の下層部の接続部
１２において接続している。積層体１の底面には２つの
端子電極１０が形成される。各端子電極１０は、各同心
コイル８の外側のコイル７（内側のコイル６でもよい）
の下層部とそれぞれスルーホール１１により接続され
る。図４（Ｂ）に示すように、各コイル６、７において
発生する磁束φ１、φ２は、同心コイル８間においても
互いに相加わるようにコイル６、７の巻回方向が設定さ
れる。
【００２３】図７（Ａ）〜（Ｌ）は図６に示した積層イ
ンダクタの積層進行図である。図７においては製品１個
分について示す。１ａ〜１ｍは誘電体または磁性体によ
りなる絶縁体層であり、グリーンシートまたは印刷層に
よって構成される。６ａ〜６ｅは内側のコイル６を構成
するために、絶縁体層上に形成されたコイル導体層であ
る。７ａ〜７ｅは外側のコイル７を構成するために、絶
縁体層上に形成されたコイル導体層である。９は図６
（Ａ）に示したコイル６、７間の接続部である。１１は
最下層のコイル導体層７ｅ、７ｅを端子電極１０に接続
するスルーホールであり接続用導体が充填される。１１
ａ〜１１ｄ、および１１ｅ〜１１ｈは各コイル導体層６
ａ〜６ｅ間、または７ａ〜７ｅ間を接続するスルーホー
ルであり、接続用導体が充填されるものである。最下層
のコイル導体層６ｅ、６ｅ間は接続部１２により接続さ
れる。
ンダクタの積層進行図である。図７においては製品１個
分について示す。１ａ〜１ｍは誘電体または磁性体によ
りなる絶縁体層であり、グリーンシートまたは印刷層に
よって構成される。６ａ〜６ｅは内側のコイル６を構成
するために、絶縁体層上に形成されたコイル導体層であ
る。７ａ〜７ｅは外側のコイル７を構成するために、絶
縁体層上に形成されたコイル導体層である。９は図６
（Ａ）に示したコイル６、７間の接続部である。１１は
最下層のコイル導体層７ｅ、７ｅを端子電極１０に接続
するスルーホールであり接続用導体が充填される。１１
ａ〜１１ｄ、および１１ｅ〜１１ｈは各コイル導体層６
ａ〜６ｅ間、または７ａ〜７ｅ間を接続するスルーホー
ルであり、接続用導体が充填されるものである。最下層
のコイル導体層６ｅ、６ｅ間は接続部１２により接続さ
れる。
【００２４】図６（Ａ）から分かるように、このように
偶数のコイルを同心状に配置した偶数の同心コイル８、
８によって構成した積層インダクタにおいても、コイル
６、７の最下層７ｅ、７ｅと端子電極１０とがスルーホ
ール１１により接続されるので、スルーホール１１を構
成する層数は少なくなり、その分、焼成によるクラック
の発生や断線の可能性が少なくなる。
偶数のコイルを同心状に配置した偶数の同心コイル８、
８によって構成した積層インダクタにおいても、コイル
６、７の最下層７ｅ、７ｅと端子電極１０とがスルーホ
ール１１により接続されるので、スルーホール１１を構
成する層数は少なくなり、その分、焼成によるクラック
の発生や断線の可能性が少なくなる。
【００２５】このように、同心コイル８を積層体１に複
数個内蔵する構造は、各同心コイル８が４つ以上で偶数
のコイルからなる場合にも実施できる。
数個内蔵する構造は、各同心コイル８が４つ以上で偶数
のコイルからなる場合にも実施できる。
【００２６】
【発明の効果】本発明によれば、コイルを横並びに複数
個配置するか、あるいは同心状に偶数個配置して、その
うちの２個のコイルの最下層のコイル導体層を底面の端
子電極にスルーホールにより接続する構造としたので、
スルーホールの長さが短くなり、クラックや断線の発生
を防止することができる。
個配置するか、あるいは同心状に偶数個配置して、その
うちの２個のコイルの最下層のコイル導体層を底面の端
子電極にスルーホールにより接続する構造としたので、
スルーホールの長さが短くなり、クラックや断線の発生
を防止することができる。
【図１】（Ａ）は本発明による積層インダクタの一実施
の形態を示す断面図、（Ｂ）はその等価回路図である。
の形態を示す断面図、（Ｂ）はその等価回路図である。
【図２】（Ａ）〜（Ｌ）は図１の積層インダクタの積層
進行図である。
進行図である。
【図３】（Ａ）〜（Ｌ）は本発明による積層インダクタ
の他の実施の形態を示す積層進行図である。
の他の実施の形態を示す積層進行図である。
【図４】（Ａ）は本発明による積層インダクタの他の実
施の形態を示す断面図、（Ｂ）はその等価回路図であ
る。
施の形態を示す断面図、（Ｂ）はその等価回路図であ
る。
【図５】（Ａ）〜（Ｌ）は図４の積層インダクタの積層
進行図である。
進行図である。
【図６】（Ａ）は本発明による積層インダクタの他の実
施の形態を示す断面図、（Ｂ）はその等価回路図であ
る。
施の形態を示す断面図、（Ｂ）はその等価回路図であ
る。
【図７】（Ａ）〜（Ｌ）は図６の積層インダクタの積層
進行図である。
進行図である。
【図８】（Ａ）は従来の積層インダクタの他の実施の形
態を示す断面図、（Ｂ）はその等価回路図である。
態を示す断面図、（Ｂ）はその等価回路図である。
【図９】（Ａ）〜（Ｌ）は図８の積層インダクタの積層
進行図である。
進行図である。
１：積層体、１ａ〜１ｍ：絶縁体層、２、６、７：コイ
ル、２ａ〜２ｊ、６ａ〜６ｅ、７ａ〜７ｅ：コイル導体
層、２Ｘ、２Ｙ：接続部、３、１０：端子電極、４、４
ａ〜４ｈ、１１、１１ａ〜１１ｈ：スルーホール、５：
切断線、８：同心コイル、９、１２：接続部
ル、２ａ〜２ｊ、６ａ〜６ｅ、７ａ〜７ｅ：コイル導体
層、２Ｘ、２Ｙ：接続部、３、１０：端子電極、４、４
ａ〜４ｈ、１１、１１ａ〜１１ｈ：スルーホール、５：
切断線、８：同心コイル、９、１２：接続部
Claims (3)
- 【請求項１】絶縁体と導体との積層体でなる底面に、２
つの端子電極を１組として１組以上の端子電極を有し、 前記積層体内に、隣接して設けるかまたは同心状に設け
た２つのコイルを１組として、前記端子電極の組数と同
じ組数のコイルを有し、 各組の２つの端子電極は、対応する組の２つのコイルの
最下層にスルーホールにより接続し、 各組の２つのコイルは積層体の上層部において互いに接
続したことを特徴とする積層インダクタ。 - 【請求項２】絶縁体と導体との積層体でなる底面に、２
つの端子電極を１組として１組以上の端子電極を有し、 前記積層体内に、隣接して設けるかまたは同心状に設け
た４つ以上でかつ偶数のコイルを１組として、前記端子
電極の組数と同じ組数のコイルを有し、 各組の２つの端子電極は、対応する組の２つのコイルの
最下層にスルーホールにより接続し、 該２つの端子電極に接続される２つのコイルと他のコイ
ルは、積層体内の上層部と下層部において互いに直列に
接続したことを特徴とする積層インダクタ。 - 【請求項３】絶縁体と導体との積層体でなる底面に、２
つの端子電極を１組として１組以上の端子電極を有し、 前記積層体内に、同心状に設けた偶数のコイルを１組と
して、各組の端子電極毎に複数組のコイルを有し、 各組の２つの端子電極は、対応する複数組のコイルのう
ちの２つの組のコイルの１つのコイルの最下層にスルー
ホールにより接続し、 各組の端子電極に対応する複数組のコイルは、隣接する
組のコイル同士を積層体内の上層部または下層部におい
て互いに直列に接続し、 各組内の同心状のコイルは、積層体内の上層部または下
層部において互いに直列に接続したことを特徴とする積
層インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090935A JP2001284127A (ja) | 2000-03-29 | 2000-03-29 | 積層インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090935A JP2001284127A (ja) | 2000-03-29 | 2000-03-29 | 積層インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284127A true JP2001284127A (ja) | 2001-10-12 |
Family
ID=18606465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000090935A Pending JP2001284127A (ja) | 2000-03-29 | 2000-03-29 | 積層インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284127A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012920A (ja) * | 2005-06-30 | 2007-01-18 | Neomax Co Ltd | 積層インダクタ及びその製造方法並びにグリーンシート |
| JP2011009391A (ja) * | 2009-06-25 | 2011-01-13 | Murata Mfg Co Ltd | 電子部品 |
| JP2011029520A (ja) * | 2009-07-29 | 2011-02-10 | Murata Mfg Co Ltd | 電子部品 |
| CN102099876A (zh) * | 2008-07-15 | 2011-06-15 | 株式会社村田制作所 | 电子元器件 |
| US8907757B2 (en) | 2011-11-04 | 2014-12-09 | Murata Manufacturing Co., Ltd. | Common mode choke coil and high-frequency electronic device |
| JP2015019108A (ja) * | 2011-05-31 | 2015-01-29 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | チップ型コイル部品 |
| WO2015037374A1 (ja) * | 2013-09-13 | 2015-03-19 | 株式会社村田製作所 | インダクタおよび帯域除去フィルタ |
| JPWO2015002116A1 (ja) * | 2013-07-01 | 2017-02-23 | 株式会社村田製作所 | 積層型インダクタ素子の製造方法 |
| JP2017168472A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社村田製作所 | 多層基板 |
-
2000
- 2000-03-29 JP JP2000090935A patent/JP2001284127A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012920A (ja) * | 2005-06-30 | 2007-01-18 | Neomax Co Ltd | 積層インダクタ及びその製造方法並びにグリーンシート |
| CN102099876A (zh) * | 2008-07-15 | 2011-06-15 | 株式会社村田制作所 | 电子元器件 |
| CN106935360A (zh) * | 2008-07-15 | 2017-07-07 | 株式会社村田制作所 | 电子元器件 |
| JP2011009391A (ja) * | 2009-06-25 | 2011-01-13 | Murata Mfg Co Ltd | 電子部品 |
| JP2011029520A (ja) * | 2009-07-29 | 2011-02-10 | Murata Mfg Co Ltd | 電子部品 |
| JP2015019108A (ja) * | 2011-05-31 | 2015-01-29 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | チップ型コイル部品 |
| US8907757B2 (en) | 2011-11-04 | 2014-12-09 | Murata Manufacturing Co., Ltd. | Common mode choke coil and high-frequency electronic device |
| JPWO2013065716A1 (ja) * | 2011-11-04 | 2015-04-02 | 株式会社村田製作所 | コモンモードチョークコイル及び高周波電子機器 |
| JPWO2015002116A1 (ja) * | 2013-07-01 | 2017-02-23 | 株式会社村田製作所 | 積層型インダクタ素子の製造方法 |
| WO2015037374A1 (ja) * | 2013-09-13 | 2015-03-19 | 株式会社村田製作所 | インダクタおよび帯域除去フィルタ |
| JP2017168472A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社村田製作所 | 多層基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3449351B2 (ja) | 積層セラミック電子部品の製造方法及び積層セラミック電子部品 | |
| JP3686908B2 (ja) | 積層型コイル部品及びその製造方法 | |
| US7312975B2 (en) | Laminated capacitor and manufacturing method thereof | |
| KR100466976B1 (ko) | 적층형 인덕터 | |
| US6223422B1 (en) | Method of manufacturing multilayer-type chip inductors | |
| US7460000B2 (en) | Chip inductor and method for manufacturing the same | |
| JP2006135333A (ja) | 積層型キャパシターアレイ及びその配線接続構造 | |
| JP2002280230A (ja) | 平面コイルおよび平面トランス | |
| TW200818459A (en) | On-chip inductor | |
| JPH08130117A (ja) | 積層インダクタ | |
| JP2007012920A (ja) | 積層インダクタ及びその製造方法並びにグリーンシート | |
| JP2001284127A (ja) | 積層インダクタ | |
| JP2000252131A (ja) | 積層チップ部品 | |
| JP2006222441A (ja) | コンデンサ、配線基板、デカップリング回路及び高周波回路 | |
| JP4678563B2 (ja) | 積層型コモンモードチョークコイル | |
| JPH0529147A (ja) | 積層チツプトランス | |
| JP2001176725A (ja) | 積層電子部品 | |
| US6551426B2 (en) | Manufacturing method for a laminated ceramic electronic component | |
| JP2012182286A (ja) | コイル部品 | |
| JP2003217935A (ja) | 積層インダクタアレイ | |
| JP2007123505A (ja) | 積層コンデンサ | |
| JP6562158B2 (ja) | 積層トロイダルコイルおよびその製造方法 | |
| JP2000260621A (ja) | 積層型コモンモードチョークコイル | |
| JP2012182285A (ja) | コイル部品 | |
| JP2008092454A (ja) | 積層電子部品及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080415 |