JPWO2015002116A1 - 積層型インダクタ素子の製造方法 - Google Patents

Abstract

積層体１２の一部をなす磁性または非磁性のセラミック層ＳＨ１〜ＳＨ４の主面には、ループ状に延在する導体パターンＣＰ１〜ＣＰ４が形成される。積層体１２にはまた、導体パターンＣＰ１〜ＣＰ４とともにインダクタをなすべくＺ軸方向に延びるビアホール導体が形成される。導体パターンＣＰ１〜ＣＰ４の各々は、層内部に埋め込まれた１層目の導体パターンと層上面に露出した２層目の導体パターンとを有する。また、セラミック層ＳＨ１〜ＳＨ４は、１層目の導体パターンがセラミックシートに形成された後に、この１層目の導体パターンの幅方向における中央を回避してセラミックシートの主面に塗布されたセラミックペーストを素材とする。

Description

この発明は、積層型インダクタ素子の製造方法に関し、特に、ループ状に延在する導体パターンが形成された主面を各々が有して積層されかつ少なくとも一部のセラミックシートが磁性セラミックシートである複数のセラミックシートを積層してなる積層体と、導体パターンとともにインダクタをなすべく積層体の厚み方向に形成されたビアホール導体とを有する積層型インダクタ素子を製造する製造方法に関する。

積層セラミックコンデンサは、内部電極が印刷された主面を各々が有する複数のセラミックシートを積層することで作製される。積み増された内部電極の厚みは積層されるセラミックシートの数の増大に伴って増大するため、セラミックシートの積層・圧着時に内部電極の積み倒れが発生するリスクは、積層されるセラミックシートの数に増大に伴って増大する。このような積み倒れは、内部電極の厚みと同じ厚みを有するセラミックペーストを内部電極を回避するようにセラミックシートの主面に塗布し、その後にセラミックシートを積層・圧着することで防止することができる。

コイル内蔵型フェライト多層基板（積層型インダクタ素子）についても、大電流用途向け或いは低直流抵抗成分向けのものが求められ始め、それに伴ってコイル導体の厚みが漸進的に増大する傾向にある。したがって、上述の積層セラミックコンデンサが持つ課題と同じ課題が積層型インダクタ素子についても懸念されている。

特開平１１−９７２７２号公報 特開２００９−１１７６６５号公報 特開２０１１−２３４０５号公報

しかし、積層セラミックコンデンサで採用されている対策と同じ対策を積層型インダクタ素子においても採用しようとすると、次のような問題が生じてしまう。つまり、積層型インダクタ素子では複数のセラミックシートの各々に形成された導体パターンはループ（螺旋）をなすため、ループの内側の領域にセラミックペーストが十分に塗布されず、積層・圧着時にノンラミネーションやデラミネーションが生じるおそれがある。

それゆえに、この発明の主たる目的は、焼成時の構造欠陥を生じ難くすることができる、積層型インダクタ素子の製造方法を提供することである。

この発明に従う積層型インダクタ素子の製造方法は、少なくとも一部のセラミックシートが磁性セラミックシートである複数のセラミックシートの各々の主面に第１導体パターンをループ状に印刷する第１工程と、第１導体パターンの幅方向における中央部を回避しかつ第１導体パターンの幅方向における端部に重なるように、複数のセラミックシートの各々の主面にセラミックペーストを塗布する第２工程と、第２工程の後に第１導体パターンに重ねて第２導体パターンを印刷する第３工程と、第１導体パターンおよび第２導体パターンとともにインダクタをなすビアホール導体を複数のセラミックシートの少なくとも一部に形成する第４工程と、第４工程の後に複数のセラミックシートを積層・圧着してインダクタが埋め込まれた積層体を作製する第５工程と、積層体を焼成する第６工程とを有する。

好ましくは、第２導体パターンの線幅は第１導体パターンの線幅と一致する。

好ましくは、第４工程は、複数のセラミックシートの各々に貫通孔を形成する工程、および貫通孔に導電ペーストを充填する工程を含む。

好ましくは、第２工程はスクリーン印刷によってセラミックペーストを塗布する工程である。

好ましくは、第５工程は積層体の最外層に非磁性セラミックシートを積層・圧着する工程を含む。

好ましくは、第２導体パターンの幅方向における中央部を回避しかつ第２導体パターンの幅方向における端部に重なるように、複数のセラミックシートの各々の主面にセラミックペーストを塗布する第７工程と、第７工程の後に第２導体パターンに重ねて第３導体パターンを印刷する第８工程とがさらに備えられる。

さらに好ましくは、第３導体パターンの幅方向における中央部を回避しかつ第３導体パターンの幅方向における端部に重なるように、複数のセラミックシートの各々の主面にセラミックペーストを塗布する第９工程と、第９工程の後に第３導体パターンに重ねて第４導体パターンを印刷する第１０工程とがさらに備えられる。

第１導体パターンおよび第２導体パターンのいずれもループ状に印刷されるところ、セラミックペーストは、第２導体パターンの印刷に先立って、つまり導体パターンの高さが低い段階で、セラミックシートに塗布される。セラミックペーストを塗布する際にループの内側に発生した気泡は第１導体パターンを跨いでループの外側に排出され、積層方向に連続する２つのセラミックシートはセラミックペーストによって強く密着する。これによって、焼成時の構造欠陥が生じ難くなる。

また、第１導体パターンの印刷の後にセラミックペーストを塗布することで、第２導体パターンの線幅を広げることが可能となり、つまり第２導体パターンの線幅を第１導体パターンの線幅に合わせることが可能となり、これによって直流抵抗成分の抑制が図られる。

さらに、セラミックペーストの塗布の後に印刷される第２導体パターンの幅方向における端部がセラミックペーストによって支持されるため、第２導体パターンの積み倒れを回避することができる。

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。

この実施例の積層型インダクタ素子を分解した状態を示す分解図である。 （Ａ）は積層型インダクタ素子を形成するセラミック層ＳＨ０の一例を示す平面図であり、（Ｂ）は積層型インダクタ素子を形成するセラミック層ＳＨ１の一例を示す平面図であり、（Ｃ）は積層型インダクタ素子を形成するセラミック層ＳＨ２の一例を示す平面図であり、（Ｄ）はセラミック層ＳＨ０のＡ−Ａ断面を示す断面図であり、（Ｅ）はセラミック層ＳＨ１のＢ−Ｂ断面を示す断面図であり、（Ｆ）はセラミック層ＳＨ２のＣ−Ｃ断面を示す断面図である。 （Ａ）は積層型インダクタ素子を形成するセラミック層ＳＨ３の一例を示す平面図であり、（Ｂ）は積層型インダクタ素子を形成するセラミック層ＳＨ４の一例を示す平面図であり、（Ｃ）はセラミック層ＳＨ３のＤ−Ｄ断面を示す断面図であり、（Ｄ）はセラミック層ＳＨ４のＥ−Ｅ断面を示す断面図である。 （Ａ）は積層型インダクタ素子を形成するセラミック層ＳＨ５の一例を示す平面図であり、（Ｂ）は積層型インダクタ素子を形成するセラミック層ＳＨ６の一例を示す平面図であり、（Ｃ）はセラミック層ＳＨ５のＦ−Ｆ断面を示す断面図であり、（Ｄ）はセラミック層ＳＨ６のＧ−Ｇ断面を示す断面図である。 この実施例の積層型インダクタ素子の外観を示す斜視図である。 図５に示す積層型インダクタ素子のＨ−Ｈ断面図である。 （Ａ）はセラミック層ＳＨ０に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ０に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ０に対応する焼成前のシートの製造工程のその他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ１に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ１に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ１に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ１に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図であり、（Ｅ）はセラミック層ＳＨ１に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｆ）はセラミック層ＳＨ１に対応する焼成前のシートの製造工程のその他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ２に対応する焼成前のシートの製造工程の他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ３に対応する焼成前のシートの製造工程の他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ４に対応する焼成前のシートの製造工程の他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ５に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ５に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ５に対応する焼成前のシートの製造工程のその他の一部を示す工程図である。 （Ａ）はセラミック層ＳＨ６に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）はセラミック層ＳＨ６に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）はセラミック層ＳＨ６に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｄ）はセラミック層ＳＨ６に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図である。 （Ａ）は１層目の導体パターンを印刷する工程の一例を示す工程図であり、（Ｂ）は２層目の導体パターンを印刷する工程の一例を示す工程図であり、（Ｃ）はセラミックペーストを塗布する工程の一例を示す工程図である。 （Ａ）は１層目の導体パターンを印刷する工程の他の一例を示す工程図であり、（Ｂ）は２層目の導体パターンを印刷する工程の他の一例を示す工程図であり、（Ｃ）はセラミックペーストを塗布する工程の他の一例を示す工程図である。 （Ａ）は積層型インダクタ素子の製造工程の一部を示す工程図であり、（Ｂ）は積層型インダクタ素子の製造工程の他の一部を示す工程図であり、（Ｃ）は積層型インダクタ素子の製造工程のその他の一部を示す工程図である。 他の実施例に適用されるセラミック層ＳＨ２に対応する焼成前のシートの製造工程の一部を示す工程図であり、（Ｂ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｃ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｄ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図である。 （Ａ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程の他の一部を示す工程図であり、（Ｂ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程のその他の一部を示す工程図であり、（Ｃ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程のさらにその他の一部を示す工程図であり、（Ｄ）は当該セラミック層ＳＨ２に対応する焼成前のシートの製造工程の他の一部を示す工程図である。 （Ａ）は他の実施例に適用されるセラミック層ＳＨ２の一例を示す平面図であり、（Ｂ）は当該セラミック層ＳＨ２のＨ−Ｈ断面を示す断面図である。 その他の実施例に適用されるセラミック層ＳＨ２の一例を示す平面図である。

図１を参照して、この実施例の積層型インダクタ素子１０は、１３．５６ＭＨｚ帯における無線通信用のアンテナ素子として利用され、各々の主面が正方形をなして積層されたセラミック層ＳＨ０〜ＳＨ６を含む。セラミック層ＳＨ０〜ＳＨ６の各々の主面のサイズは互いに一致し、この順で積層される。また、セラミック層ＳＨ０，ＳＨ３およびＳＨ６は非磁性体を有する一方、残りのセラミック層ＳＨ１，ＳＨ２，ＳＨ４およびＳＨ５は磁性体を有する。

積層体１２は直方体をなし、セラミック層ＳＨ１〜ＳＨ２によって磁性体層１２ａが形成され、セラミック層ＳＨ４〜ＳＨ５によって磁性体層１２ｂが形成され、セラミック層ＳＨ０によって非磁性体層１２ｃが形成され、セラミック層ＳＨ３によって非磁性体層１２ｄが形成され、そしてセラミック層ＳＨ６によって非磁性体層１２ｅが形成される。

つまり、積層型インダクタ素子１０をなす積層体１２は、磁性体層１２ａが非磁性体層１２ｃおよび１２ｄによって挟持されかつ磁性体層１２ｂが非磁性体層１２ｄおよび１２ｅによって挟持された積層構造を有する。積層体１２の主面（＝上面または下面）をなす正方形の各辺はＸ軸またはＹ軸に沿って延び、積層体１２の厚みはＺ軸に沿って増大する。

図２（Ａ）を参照して、セラミック層ＳＨ０の上面には、下面にまで達するビアホール導体ＶＨ０ａおよびＶＨ０ｂが形成される。ビアホール導体ＶＨ０ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、ビアホール導体ＶＨ０ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられる。セラミック層ＳＨ０の下面には、パッド電極１４ａおよび１４ｂが形成される。パッド電極１４ａはビアホール導体ＶＨ０ａを覆う位置に設けられ、パッド電極１４ｂはビアホール導体ＶＨ０ｂを覆う位置に設けられる。なお、セラミック層ＳＨ０のＡ−Ａ断面は図２（Ｄ）に示す構造を有する。

図２（Ｂ）を参照して、セラミック層ＳＨ１の上面には、下面にまで達するビアホール導体ＶＨ１ａおよびＶＨ１ｂとループ状の導体パターンＣＰ１とが形成される。ビアホール導体ＶＨ１ａは、セラミック層ＳＨ１をセラミック層ＳＨ０に積層したときにビアホール導体ＶＨ０ａと重なる位置に設けられる。また、ビアホール導体ＶＨ１ｂは、セラミック層ＳＨ１をセラミック層ＳＨ０に積層したときにビアホール導体ＶＨ０ｂと重なる位置に設けられる。

導体パターンＣＰ１をなすループは、セラミック層ＳＨ１の上面中央位置を始端としかつビアホール導体ＶＨ１ａの近傍の位置を終端として、セラミック層ＳＨ１の上面を時計回り方向に延在する。

導体パターンＣＰ１はまず、始端からＸ軸方向の負側に延び、セラミック層ＳＨ１の上面端部に達する前にＹ軸方向における正側に屈曲する。屈曲した導体パターンＣＰ１は、セラミック層ＳＨ１の上面端部に達する前にＸ軸方向の正側にさらに屈曲する。Ｘ軸方向の正側に延びた導体パターンＣＰ１はビアホール導体ＶＨ１ｂの近傍でＹ軸方向の負側に再度屈曲し、さらにセラミック層ＳＨ１の上面端部に達する前にＸ軸方向の負側に屈曲する。屈曲した導体パターンＣＰ１はその後、終端に達する。

セラミック層ＳＨ１のＢ−Ｂ断面は、図２（Ｅ）に示す構造を有する。図２（Ｅ）から分かるように、導体パターンＣＰ１は、１層目の導体パターンＣＰ１ａと２層目の導体パターンＣＰ１ｂとによって形成される。導体パターンＣＰ１ｂは、導体パターンＣＰ１ａの線幅と同じ線幅を有し、導体パターンＣＰ１ａの上に重ねて形成される。

ただし、セラミック層ＳＨ１はセラミックシートとセラミックペーストを素材とし、導体パターンＣＰ１ａの形成後でかつ導体パターンＣＰ１ｂの形成前にセラミックペーストがセラミックシートの上面に塗布される。詳しくは、セラミックペーストは、導体パターンＣＰ１ａの幅方向における中央部を回避しかつ導体パターンＣＰ１ａの幅方向における端部に重なるように、セラミックシートに塗布される。

この結果、１層目の導体パターンＣＰ１ａはセラミック層ＳＨ１に埋め込まれ、２層目の導体パターンＣＰ１ｂはセラミック層ＳＨ１の上面に露出する。また、導体パターンＣＰ１ｂの幅方向における端部は、セラミック層ＳＨ１（素材はセラミックペースト）によって支持される。

図２（Ｃ）を参照して、セラミック層ＳＨ２の上面には、下面にまで達するビアホール導体ＶＨ２ａ〜ＶＨ２ｄとループ状の導体パターンＣＰ２とが形成される。ビアホール導体ＶＨ２ａは、セラミック層ＳＨ２をセラミック層ＳＨ１に積層したときにビアホール導体ＶＨ１ａと重なる位置に設けられる。また、ビアホール導体ＶＨ２ｂは、セラミック層ＳＨ２をセラミック層ＳＨ１に積層したときにビアホール導体ＶＨ１ｂと重なる位置に設けられる。さらに、ビアホール導体ＶＨ２ｃは、セラミック層ＳＨ２の上面中央位置に設けられる。また、ビアホール導体ＶＨ２ｄは、セラミック層ＳＨ２をセラミック層ＳＨ１に積層したときに導体パターンＣＰ１の終端と重なる位置に設けられる。

導体パターンＣＰ２をなすループは、ビアホール導体ＶＨ２ｄが形成された位置を始端としかつこの位置よりもＸ軸方向における正側にややずれた位置を終端として、セラミック層ＳＨ２の上面を時計回り方向に延在する。

導体パターンＣＰ２はまず、始端からＹ軸方向の正側に延び、セラミック層ＳＨ２の上面端部に達する前にＸ軸方向における正側に屈曲する。屈曲した導体パターンＣＰ２は、ビアホール導体ＶＨ２ｂの近傍でＹ軸方向の負側に再度屈曲し、さらにセラミック層ＳＨ２の上面端部に達する前にＸ軸方向の負側に屈曲する。屈曲した導体パターンＣＰ２はその後、終端に達する。

セラミック層ＳＨ２のＣ−Ｃ断面は、図２（Ｆ）に示す構造を有する。図２（Ｆ）から分かるように、導体パターンＣＰ２は、１層目の導体パターンＣＰ２ａと２層目の導体パターンＣＰ２ｂとによって形成される。導体パターンＣＰ２ｂは、導体パターンＣＰ２ａの線幅と同じ線幅を有し、導体パターンＣＰ２ａの上に重ねて形成される。

ただし、セラミック層ＳＨ２はセラミックシートとセラミックペーストを素材とし、導体パターンＣＰ２ａの形成後でかつ導体パターンＣＰ２ｂの形成前にセラミックペーストがセラミックシートの上面に塗布される。詳しくは、セラミックペーストは、導体パターンＣＰ２ａの幅方向における中央部を回避しかつ導体パターンＣＰ２ａの幅方向における端部に重なるように、セラミックシートに塗布される。

この結果、１層目の導体パターンＣＰ２ａはセラミック層ＳＨ２に埋め込まれ、２層目の導体パターンＣＰ２ｂはセラミック層ＳＨ２の上面に露出する。また、導体パターンＣＰ２ｂの幅方向における端部は、セラミック層ＳＨ２（素材はセラミックペースト）によって支持される。

図３（Ａ）を参照して、セラミック層ＳＨ３の上面には、下面にまで達するビアホール導体ＶＨ３ａ〜ＶＨ３ｄとループ状の導体パターンＣＰ３とが形成される。ビアホール導体ＶＨ３ａは、セラミック層ＳＨ３をセラミック層ＳＨ２に積層したときにビアホール導体ＶＨ２ａと重なる位置に設けられる。また、ビアホール導体ＶＨ３ｂは、セラミック層ＳＨ３をセラミック層ＳＨ２に積層したときにビアホール導体ＶＨ２ｂと重なる位置に設けられる。さらに、ビアホール導体ＶＨ３ｃは、セラミック層ＳＨ３の上面中央位置に設けられる。また、ビアホール導体ＶＨ３ｄは、セラミック層ＳＨ３をセラミック層ＳＨ２に積層したときにビアホール導体ＶＨ２ｄと重なる位置に設けられる。

導体パターンＣＰ３をなすループは、ビアホール導体ＶＨ３ｄが形成された位置を始端としかつこの位置よりもＸ軸方向における正側にややずれた位置を終端として、セラミック層ＳＨ３の上面を時計回り方向に延在する。

導体パターンＣＰ３はまず、始端からＸ軸方向の負側に延び、セラミック層ＳＨ３の上面端部に達する前にＹ軸方向における正側に屈曲する。屈曲した導体パターンＣＰ３は、セラミック層ＳＨ３の上面端部に達する前にＸ軸方向の正側にさらに屈曲する。Ｘ軸方向の正側に延びた導体パターンＣＰ３はビアホール導体ＶＨ３ｂの近傍でＹ軸方向の負側に再度屈曲し、さらにセラミック層ＳＨ３の上面端部に達する前にＸ軸方向の負側に屈曲する。屈曲した導体パターンＣＰ３はその後、終端に達する。

セラミック層ＳＨ３のＤ−Ｄ断面は、図３（Ｃ）に示す構造を有する。図３（Ｃ）から分かるように、導体パターンＣＰ３は、１層目の導体パターンＣＰ３ａと２層目の導体パターンＣＰ３ｂとによって形成される。導体パターンＣＰ３ｂは、導体パターンＣＰ３ａの線幅と同じ線幅を有し、導体パターンＣＰ３ａの上に重ねて形成される。

ただし、セラミック層ＳＨ３はセラミックシートとセラミックペーストを素材とし、導体パターンＣＰ３ａの形成後でかつ導体パターンＣＰ３ｂの形成前にセラミックペーストがセラミックシートの上面に塗布される。詳しくは、セラミックペーストは、導体パターンＣＰ３ａの幅方向における中央部を回避しかつ導体パターンＣＰ３ａの幅方向における端部に重なるように、セラミックシートに塗布される。

この結果、１層目の導体パターンＣＰ３ａはセラミック層ＳＨ３に埋め込まれ、２層目の導体パターンＣＰ３ｂはセラミック層ＳＨ３の上面に露出する。また、導体パターンＣＰ３ｂの幅方向における端部は、セラミック層ＳＨ３（素材はセラミックペースト）によって支持される。

図３（Ｂ）を参照して、セラミック層ＳＨ４の上面には、下面にまで達するビアホール導体ＶＨ４ａ〜ＶＨ４ｄとループ状の導体パターンＣＰ４とが形成される。ビアホール導体ＶＨ４ａは、セラミック層ＳＨ４をセラミック層ＳＨ３に積層したときにビアホール導体ＶＨ３ａと重なる位置に設けられる。また、ビアホール導体ＶＨ４ｂは、セラミック層ＳＨ４をセラミック層ＳＨ３に積層したときにビアホール導体ＶＨ３ｂと重なる位置に設けられる。さらに、ビアホール導体ＶＨ４ｃは、セラミック層ＳＨ４の上面中央位置に設けられる。また、ビアホール導体ＶＨ４ｄは、セラミック層ＳＨ４をセラミック層ＳＨ３に積層したときに導体パターンＣＰ３の終端と重なる位置に設けられる。

導体パターンＣＰ４をなすループは、ビアホール導体ＶＨ４ｄが形成された位置を始端としかつこの位置よりもＸ軸方向における正側にややずれた位置を終端として、セラミック層ＳＨ４の上面を時計回り方向に延在する。

導体パターンＣＰ４はまず、始端からＸ軸方向の負側に延び、ビアホール導体ＶＨ４ａの近傍でＹ軸方向における正側に屈曲する。屈曲した導体パターンＣＰ４は、セラミック層ＳＨ４の上面端部に達する前にＸ軸方向の正側にさらに屈曲する。Ｘ軸方向の正側に延びた導体パターンＣＰ４はビアホール導体ＶＨ４ｂの近傍でＹ軸方向の負側に再度屈曲し、その後に終端に達する。

セラミック層ＳＨ４のＥ−Ｅ断面は、図３（Ｄ）に示す構造を有する。図３（Ｄ）から分かるように、導体パターンＣＰ４は、１層目の導体パターンＣＰ４ａと２層目の導体パターンＣＰ４ｂとによって形成される。導体パターンＣＰ４ｂは、導体パターンＣＰ４ａの線幅と同じ線幅を有し、導体パターンＣＰ４ａの上に重ねて形成される。

ただし、セラミック層ＳＨ４はセラミックシートとセラミックペーストを素材とし、導体パターンＣＰ４ａの形成後でかつ導体パターンＣＰ４ｂの形成前にセラミックペーストがセラミックシートの上面に塗布される。詳しくは、セラミックペーストは、導体パターンＣＰ４ａの幅方向における中央部を回避しかつ導体パターンＣＰ４ａの幅方向における端部に重なるように、セラミックシートに塗布される。

この結果、１層目の導体パターンＣＰ４ａはセラミック層ＳＨ４に埋め込まれ、２層目の導体パターンＣＰ４ｂはセラミック層ＳＨ４の上面に露出する。また、導体パターンＣＰ４ｂの幅方向における端部は、セラミック層ＳＨ４（素材はセラミックペースト）によって支持される。

図４（Ａ）を参照して、セラミック層ＳＨ５の上面には、下面にまで達するビアホール導体ＶＨ５ａ〜ＶＨ５ｄが形成される。ビアホール導体ＶＨ５ａは、セラミック層ＳＨ５をセラミック層ＳＨ４に積層したときにビアホール導体ＶＨ４ａと重なる位置に設けられる。また、ビアホール導体ＶＨ５ｂは、セラミック層ＳＨ５をセラミック層ＳＨ４に積層したときにビアホール導体ＶＨ４ｂと重なる位置に設けられる。さらに、ビアホール導体ＶＨ５ｃは、セラミック層ＳＨ５の上面中央位置に設けられる。また、ビアホール導体ＶＨ５ｄは、セラミック層ＳＨ５をセラミック層ＳＨ４に積層したときに導体パターンＣＰ４の終端と重なる位置に設けられる。なお、セラミック層ＳＨ５のＦ−Ｆ断面は図４（Ｃ）に示す構造を有する。

図４（Ｂ）を参照して、セラミック層ＳＨ６の上面には、下面にまで達するビアホール導体ＶＨ６ａ〜ＶＨ６ｄが形成される。ビアホール導体ＶＨ６ａは、セラミック層ＳＨ６をセラミック層ＳＨ５に積層したときにビアホール導体ＶＨ５ａと重なる位置に設けられる。また、ビアホール導体ＶＨ６ｂは、セラミック層ＳＨ６をセラミック層ＳＨ５に積層したときにビアホール導体ＶＨ５ｂと重なる位置に設けられる。さらに、ビアホール導体ＶＨ６ｃは、セラミック層ＳＨ６の上面中央位置に設けられる。また、ビアホール導体ＶＨ６ｄは、セラミック層ＳＨ６をセラミック層ＳＨ５に積層したときにビアホール導体ＶＨ５ｄと重なる位置に設けられる。

セラミック層ＳＨ６の上面には、パッド電極１６ａおよび１６ｂが形成される。パッド電極１６ａはビアホール導体ＶＨ６ｃを覆う位置に設けられ、パッド電極１６ｂはビアホール導体ＶＨ６ｄを覆う位置に設けられる。なお、セラミック層ＳＨ６のＧ−Ｇ断面は図４（Ｄ）に示す構造を有する。

セラミック層ＳＨ１〜ＳＨ６が上述のように構成されることから、導体パターンＣＰ１〜ＣＰ４，ビアホール導体ＶＨ２ｃ〜ＶＨ２ｄ，ＶＨ３ｃ〜ＶＨ３ｄ，ＶＨ４ｃ〜ＶＨ４ｄ，ＶＨ５ｃ〜ＶＨ５ｄはコイル状に接続され、これによってＺ軸を巻回軸とする巻回体が積層体１２の内部に形成される。巻回体の内側および外側には磁性体が存在するため、巻回体はインダクタとして機能する。また、導体パターンＣＰ１〜ＣＰ４のいずれも２層構造となっていることから、インダクタに大電流を流すことができ、或いはインダクタの直流抵抗成分を抑えることができる。

さらに、２層目の導体パターンＣＰ１ｂ〜ＣＰ４ｂの線幅を１層目の導体パターンＣＰ１ａ〜ＣＰ４ａの線幅に合わせられるということは、換言すれば、導体パターンＣＰ１〜ＣＰ４の線幅を設計可能な最も細い幅に調整できるということである。この結果、積層型インダクタ素子１０として、小型でかつ大電流用途或いは低直流抵抗成分用途の素子を実現することができる。

こうして積層型インダクタ素子１０は、図５に示す外観を有する。また、この積層型インダクタ素子１０のＨ−Ｈ断面は図６に示す構造を有する。

なお、セラミック層ＳＨ０，ＳＨ３およびＳＨ６は非磁性（比透磁率：１）のフェライトを材料とし、熱膨張係数は“８．５”〜“９．０”の範囲の値を示す。また、セラミック層ＳＨ１，ＳＨ２，ＳＨ４およびＳＨ５は磁性（比透磁率：１００〜１２０）のフェライトを材料とし、熱膨張係数は“９．０”〜“１０．０”の範囲の値を示す。さらに、パッド電極１４ａ〜１４ｂ，１６ａ〜１６ｂ，導体パターンＣＰ１〜ＣＰ４，ビアホール導体ＶＨ１ａ〜ＶＨ１ｂ，ＶＨ２ａ〜ＶＨ２ｄ，ＶＨ３ａ〜ＶＨ３ｄ，ＶＨ４ａ〜ＶＨ４ｄ，ＶＨ５ａ〜ＶＨ５ｄは、銀を材料とし、熱膨張係数は“２０”を示す。

セラミック層ＳＨ０に対応する焼成前のシートは、図７（Ａ）〜図７（Ｃ）に示す要領で作製される。まず、非磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ０として用意される（図７（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。この破線によって定義される複数の矩形の各々を“分割ユニット”と定義する。

次に、貫通孔ＨＬ０ａおよびＨＬ０ｂが分割ユニット毎にマザーシートＢＳ０に形成される（図７（Ｂ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ０ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ０ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられる。貫通孔ＨＬ０ａおよびＨＬ０ｂにはその後、導電ペーストが充填される（図７（Ｃ）参照）。貫通孔ＨＬ０ａに充填された導電ペーストはビアホール導体ＶＨ０ａをなし、貫通孔ＨＬ０ｂに充填された導電ペーストはビアホール導体ＶＨ０ｂをなす。

セラミック層ＳＨ１に対応する焼成前のシートは、図８（Ａ）〜図８（Ｆ）に示す要領で作製される。まず、磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ１として用意される（図８（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。

次に、ループ状に延在する導体パターンＣＰ１ａが各分割ユニットの上面にスクリーン印刷によって形成され（図８（Ｂ）参照）、磁性のセラミックペーストがスクリーン印刷によってマザーシートＢＳ１の上面に塗布される（図８（Ｃ）参照）。セラミックペーストの厚みは図示しないスキージによって調整され、スキージはＹ軸方向において正側から負側に移動する。こうして塗布されたセラミックペーストは、導体パターンＣＰ１ａの幅方向の中央部を回避しかつ導体パターンＣＰ１ａの幅方向の端部を覆う。

セラミックペーストの塗布が完了すると、導体パターンＣＰ１ｂが導体パターンＣＰ１ａに重ねて印刷される（図８（Ｄ）参照）。導体パターンＣＰ１ｂの線幅は導体パターンＣＰ１ａの線幅に合わせられる。また、導体パターンＣＰ１ｂも、スクリーン印刷によって形成される。

上述のように、セラミックペーストは、導体パターンＣＰ１ａの幅方向における端部に部分的に塗布される。セラミックペーストが塗布された後に印刷される導体パターンＣＰ１ｂはセラミックペーストによって支持され、これによって導体パターンＣＰ１の厚みの増大に起因する積層不良（積み倒れ）が回避される。

また、セラミックペーストは導体パターンＣＰ１ａの形成後でかつ導体パターンＣＰ１ｂの形成前に（つまり導体パターンの高さが低い段階で）印刷されるため、セラミックペーストを印刷する際にループの内側に発生した気泡は、導体パターンＣＰ１ａを跨いでループの外側に排除される。この結果、マザーシートＢＳ１は後述するマザーシートＢＳ２と強く密着する。

塗布されたセラミックペーストが乾燥すると、貫通孔ＨＬ１ａおよびＨＬ１ｂが分割ユニット毎にマザーシートＢＳ１に形成される（図８（Ｅ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ１ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ１ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられる。貫通孔ＨＬ１ａおよびＨＬ１ｂにはその後、導電ペーストが充填される（図８（Ｆ）参照）。貫通孔ＨＬ１ａに充填された導電ペーストはビアホール導体ＶＨ１ａをなし、貫通孔ＨＬ１ｂに充填された導電ペーストはビアホール導体ＶＨ１ｂをなす。

セラミック層ＳＨ２に対応する焼成前のシートは、図９（Ａ）〜図９（Ｄ）および図１０（Ａ）〜図１０（Ｄ）に示す要領で作製される。まず、磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ２として用意される（図９（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。

次に、貫通孔ＨＬ２ｄが分割ユニット毎にマザーシートＢＳ２に形成される（図９（Ｂ）参照）。各分割ユニットにおいて、貫通孔ＨＬ２ｄは上述の要領で作製された導体パターンＣＰ１の終端に相当する位置に形成される。形成された貫通孔ＨＬ２ｄには、導電ペーストが充填される（図９（Ｃ）参照）。貫通孔ＨＬ２ｄに充填された導電ペーストは、ビアホール導体ＶＨ２ｄをなす。

続いて、ループ状に延在する導体パターンＣＰ２ａが各分割ユニットの上面にスクリーン印刷によって形成され（図９（Ｄ）参照）、磁性のセラミックペーストがスクリーン印刷によってマザーシートＢＳ２の上面に塗布される（図１０（Ａ）参照）。セラミックペーストの厚みは図示しないスキージによって調整され、スキージはＹ軸方向において正側から負側に移動する。こうして塗布されたセラミックペーストは、導体パターンＣＰ２ａの幅方向の中央部を回避しかつ導体パターンＣＰ２ａの幅方向の端部を覆う。

セラミックペーストの塗布が完了すると、導体パターンＣＰ２ｂが導体パターンＣＰ２ａに重ねて印刷される（図１０（Ｂ）参照）。導体パターンＣＰ２ｂの線幅は導体パターンＣＰ２ａの線幅に合わせられる。また、導体パターンＣＰ２ｂも、スクリーン印刷によって形成される。

上述のように、セラミックペーストは、導体パターンＣＰ２ａの幅方向における端部に部分的に塗布される。セラミックペーストが塗布された後に印刷される導体パターンＣＰ２ｂはセラミックペーストによって支持され、これによって導体パターンＣＰ２の厚みの増大に起因する積層不良（積み倒れ）が回避される。

また、セラミックペーストは導体パターンＣＰ２ａの形成後でかつ導体パターンＣＰ２ｂの形成前に（つまり導体パターンの高さが低い段階で）印刷されるため、セラミックペーストを印刷する際にループの内側に発生した気泡は、導体パターンＣＰ２ａを跨いでループの外側に排除される。この結果、マザーシートＢＳ２は後述するマザーシートＢＳ３と強く密着する。

塗布されたセラミックペーストが乾燥すると、貫通孔ＨＬ２ａ〜ＨＬ２ｃが分割ユニット毎にマザーシートＢＳ２に形成される（図１０（Ｃ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ２ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ２ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられ、そして貫通孔ＨＬ２ｃは中央位置に設けられる。

貫通孔ＨＬ２ａ〜ＨＬ２ｃにはその後、導電ペーストが充填される（図１０（Ｄ）参照）。貫通孔ＨＬ２ａに充填された導電ペーストはビアホール導体ＶＨ２ａをなし、貫通孔ＨＬ２ｂに充填された導電ペーストはビアホール導体ＶＨ２ｂをなし、貫通孔ＨＬ２ｃに充填された導電ペーストはビアホール導体ＶＨ２ｃをなす。

セラミック層ＳＨ３に対応する焼成前のシートは、図１１（Ａ）〜図１１（Ｄ）および図１２（Ａ）〜図１２（Ｄ）に示す要領で作製される。まず、磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ３として用意される（図１１（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。

次に、貫通孔ＨＬ３ｄが分割ユニット毎にマザーシートＢＳ３に形成される（図１１（Ｂ）参照）。各分割ユニットにおいて、貫通孔ＨＬ３ｄは上述の要領で作製されたビアホール導体ＶＨ２ｄに相当する位置に形成される。形成された貫通孔ＨＬ３ｄには、導電ペーストが充填される（図１１（Ｃ）参照）。貫通孔ＨＬ３ｄに充填された導電ペーストは、ビアホール導体ＶＨ３ｄをなす。

続いて、ループ状に延在する導体パターンＣＰ３ａが各分割ユニットの上面にスクリーン印刷によって形成され（図１１（Ｄ）参照）、非磁性のセラミックペーストがスクリーン印刷によってマザーシートＢＳ３の上面に塗布される（図１２（Ａ）参照）。セラミックペーストの厚みは図示しないスキージによって調整され、スキージはＹ軸方向において正側から負側に移動する。こうして塗布されたセラミックペーストは、導体パターンＣＰ３ａの幅方向の中央部を回避しかつ導体パターンＣＰ３ａの幅方向の端部を覆う。

セラミックペーストの塗布が完了すると、導体パターンＣＰ３ｂが導体パターンＣＰ３ａに重ねて印刷される（図１２（Ｂ）参照）。導体パターンＣＰ３ｂの線幅は導体パターンＣＰ３ａの線幅に合わせられる。また、導体パターンＣＰ３ｂも、スクリーン印刷によって形成される。

上述のように、セラミックペーストは、導体パターンＣＰ３ａの幅方向における端部に部分的に塗布される。セラミックペーストが塗布された後に印刷される導体パターンＣＰ３ｂはセラミックペーストによって支持され、これによって導体パターンＣＰ３の厚みの増大に起因する積層不良（積み倒れ）が回避される。

また、セラミックペーストは導体パターンＣＰ３ａの形成後でかつ導体パターンＣＰ３ｂの形成前に（つまり導体パターンの高さが低い段階で）印刷されるため、セラミックペーストを印刷する際にループの内側に発生した気泡は、導体パターンＣＰ３ａを跨いでループの外側に排除される。この結果、マザーシートＢＳ３は後述するマザーシートＢＳ４と強く密着する。

塗布されたセラミックペーストが乾燥すると、貫通孔ＨＬ３ａ〜ＨＬ３ｃが分割ユニット毎にマザーシートＢＳ３に形成される（図１２（Ｃ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ３ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ３ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられ、そして貫通孔ＨＬ３ｃは中央位置に設けられる。

貫通孔ＨＬ３ａ〜ＨＬ３ｃにはその後、導電ペーストが充填される（図１２（Ｄ）参照）。貫通孔ＨＬ３ａに充填された導電ペーストはビアホール導体ＶＨ３ａをなし、貫通孔ＨＬ３ｂに充填された導電ペーストはビアホール導体ＶＨ３ｂをなし、貫通孔ＨＬ３ｃに充填された導電ペーストはビアホール導体ＶＨ３ｃをなす。

セラミック層ＳＨ４に対応する焼成前のシートは、図１３（Ａ）〜図１３（Ｄ）および図１４（Ａ）〜図１４（Ｄ）に示す要領で作製される。まず、磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ４として用意される（図１３（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。

次に、貫通孔ＨＬ４ｄが分割ユニット毎にマザーシートＢＳ４に形成される（図１３（Ｂ）参照）。各分割ユニットにおいて、貫通孔ＨＬ４ｄは上述の要領で作製された導体パターンＣＰ３の終端に相当する位置に形成される。形成された貫通孔ＨＬ４ｄには、導電ペーストが充填される（図１３（Ｃ）参照）。貫通孔ＨＬ４ｄに充填された導電ペーストは、ビアホール導体ＶＨ４ｄをなす。

続いて、ループ状に延在する導体パターンＣＰ４ａが各分割ユニットの上面にスクリーン印刷によって形成され（図１３（Ｄ）参照）、セラミックペーストがスクリーン印刷によってマザーシートＢＳ４の上面に塗布される（図１４（Ａ）参照）。セラミックペーストの厚みは図示しないスキージによって調整され、スキージはＹ軸方向において正側から負側に移動する。こうして塗布されたセラミックペーストは、導体パターンＣＰ４ａの幅方向の中央部を回避しかつ導体パターンＣＰ４ａの幅方向の端部を覆う。

セラミックペーストの塗布が完了すると、導体パターンＣＰ４ｂが導体パターンＣＰ４ａに重ねて印刷される（図１４（Ｂ）参照）。導体パターンＣＰ４ｂの線幅は導体パターンＣＰ４ａの線幅に合わせられる。また、導体パターンＣＰ４ｂも、スクリーン印刷によって形成される。

上述のように、セラミックペーストは、導体パターンＣＰ４ａの幅方向における端部に部分的に塗布される。セラミックペーストが塗布された後に印刷される導体パターンＣＰ４ｂはセラミックペーストによって支持され、これによって導体パターンＣＰ４の厚みの増大に起因する積層不良（積み倒れ）が回避される。

また、セラミックペーストは導体パターンＣＰ４ａの形成後でかつ導体パターンＣＰ４ｂの形成前に（つまり導体パターンの高さが低い段階で）印刷されるため、セラミックペーストを印刷する際にループの内側に発生した気泡は、導体パターンＣＰ４ａを跨いでループの外側に排除される。この結果、マザーシートＢＳ４は後述するマザーシートＢＳ５と強く密着する。

塗布されたセラミックペーストが乾燥すると、貫通孔ＨＬ４ａ〜ＨＬ４ｃが分割ユニット毎にマザーシートＢＳ４に形成される（図１４（Ｃ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ４ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ４ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられ、そして貫通孔ＨＬ４ｃは中央位置に設けられる。

貫通孔ＨＬ４ａ〜ＨＬ４ｃにはその後、導電ペーストが充填される（図１４（Ｄ）参照）。貫通孔ＨＬ４ａに充填された導電ペーストはビアホール導体ＶＨ４ａをなし、貫通孔ＨＬ４ｂに充填された導電ペーストはビアホール導体ＶＨ４ｂをなし、貫通孔ＨＬ４ｃに充填された導電ペーストはビアホール導体ＶＨ４ｃをなす。

セラミック層ＳＨ５に対応する焼成前のシートは、図１５（Ａ）〜図１５（Ｃ）に示す要領で作製される。まず、磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ５として用意される（図１５（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。

次に、貫通孔ＨＬ５ａ〜ＨＬ５ｄが分割ユニット毎にマザーシートＢＳ５に形成される（図１５（Ｂ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ５ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ５ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられ、貫通孔ＨＬ５ｃは中央位置に設けられる。また、貫通孔ＨＬ５ｄは、上述の要領で作製された導体パターンＣＰ４の終端に相当する位置に形成される。

貫通孔ＨＬ５ａ〜ＨＬ５ｄにはその後、導電ペーストが充填される（図１５（Ｃ）参照）。貫通孔ＨＬ５ａに充填された導電ペーストはビアホール導体ＶＨ５ａをなし、貫通孔ＨＬ５ｂに充填された導電ペーストはビアホール導体ＶＨ５ｂをなす。また、貫通孔ＨＬ５ｃに充填された導電ペーストはビアホール導体ＶＨ５ｃをなし、貫通孔ＨＬ５ｄに充填された導電ペーストはビアホール導体ＶＨ５ｄをなす。

セラミック層ＳＨ６に対応する焼成前のシートは、図１６（Ａ）〜図１６（Ｄ）に示す要領で作製される。まず、非磁性のフェライト材料からなるセラミックシートがマザーシートＢＳ６として用意される（図１６（Ａ）参照）。ここで、Ｘ軸方向およびＹ軸方向に延びる複数の破線は切り出し位置を示す。

次に、貫通孔ＨＬ６ａ〜ＨＬ６ｄが分割ユニット毎にマザーシートＢＳ６に形成される（図１６（Ｂ）参照）。各分割ユニットに注目したとき、貫通孔ＨＬ６ａはＸ軸方向の負側端部でかつＹ軸方向の負側端部に相当する位置に設けられ、貫通孔ＨＬ６ｂはＸ軸方向の正側端部でかつＹ軸方向の正側端部に相当する位置に設けられ、貫通孔ＨＬ６ｃは中央位置に設けられる。また、貫通孔ＨＬ６ｄは、上述の要領で作製されたビアホール導体ＶＨ５ｄに相当する位置に形成される。

貫通孔ＨＬ６ａ〜ＨＬ６ｄにはその後、導電ペーストが充填される（図１６（Ｃ）参照）。貫通孔ＨＬ６ａに充填された導電ペーストはビアホール導体ＶＨ６ａをなし、貫通孔ＨＬ６ｂに充填された導電ペーストはビアホール導体ＶＨ６ｂをなし、貫通孔ＨＬ６ｃに充填された導電ペーストはビアホール導体ＶＨ６ｃをなし、貫通孔ＨＬ６ｄに充填された導電ペーストはビアホール導体ＶＨ６ｄをなす。

こうしてビアホール導体ＶＨ６ａ〜ＶＨ６ｄが形成されると、パッド電極１６ａおよび１６ｂがマザーシートＢＳ６の上面に印刷される（図１６（Ｄ）参照）。パッド電極１６ａはビアホール導体ＶＨ６ｃを覆う位置に形成され、パッド電極１６ｂはビアホール導体ＶＨ６ｄを覆う位置に形成される。

なお、ＰＥＴフィルムＰＦ上に用意されたマザーシートＢＳ１，ＢＳ２またはＢＳ４に図１７（Ａ）に示す要領で導体パターンＣＰ１ａ，ＣＰ２ａまたはＣＰ４ａが印刷されたとき、セラミックペーストは図１７（Ｂ）に示すようにＹ軸方向の負側から正側に印刷される。導体パターンＣＰ１，ＣＰ２またはＣＰ４がなすループの内側に発生した気泡は、導体パターンＣＰ１ａ，ＣＰ２ａまたはＣＰ４ａを跨いでループの外部に排除される。導体パターンＣＰ１ｂ，ＣＰ２ｂまたはＣＰ４ｂは、セラミックペーストが印刷された後に、導体パターンＣＰ１ａ，ＣＰ２ａまたはＣＰ４ａの上に図１７（Ｃ）に示す要領で印刷される。

また、ＰＥＴフィルムＰＦ上に用意されたマザーシートＢＳ３に図１８（Ａ）に示す要領で導体パターンＣＰ３ａが印刷されたとき、セラミックペーストは図１８（Ｂ）に示すようにＹ軸方向の負側から正側に印刷される。導体パターンＣＰ３がなすループの内側に発生した気泡は、導体パターンＣＰ３ａを跨いでループの外部に排除される。導体パターンＣＰ３ｂは、セラミックペーストが印刷された後に、導体パターンＣＰ３ａの上に図１８（Ｃ）に示す要領で印刷される。

マザーシートＢＳ１〜ＢＳ６をベースとして上述の要領で作成された焼成前のシートは、この順序で積層されかつ圧着される。このとき、各シートの積層位置は、各シートに割り当てられた破線がＺ軸方向から眺めて重なるように調整される。これによって、図１９（Ａ）に示す積層体基板ＬＢ１が作製される。作製された積層体基板ＬＢ１は、その後焼成される（図１９（Ｂ）参照）。

焼成が完了すると、図１９（Ｃ）に示すように積層体基板ＬＢ１が上下方向において反転され、パッド電極１４ａおよび１４ｂが分割ユニット毎に積層体基板ＬＢ１の下面に形成される。図１９（Ｃ）には現れないが、パッド電極１４ａおよび１４ｂは、分割ユニット毎に設けられたビアホール導体ＶＨ０ａおよびＶＨ０ｂをそれぞれ覆うように形成される。積層体基板ＬＢ１は、パッド電極１４ａおよび１４ｂが形成された後に分割ユニット毎に個片化され、これによって複数の積層型インダクタ素子１０，１０，…が得られる。

以上の説明から分かるように、積層型インダクタ素子１０は、以下の工程によって作製される。まず、第１工程において、少なくとも一部のシートが磁性を有する複数のマザーシートＢＳ１〜ＢＳ４の主面に導体パターンＣＰ１ａ〜ＣＰ４ａがループ状に印刷される。次に、第２工程において、導体パターンＣＰ１ａ〜ＣＰ４ａの幅方向における中央部を回避しかつ導体パターンＣＰ１ａ〜ＣＰ４ａの幅方向における端部に重なるように、マザーシートＢＳ１〜ＢＳ４の主面にセラミックペーストが塗布される。

その後の第３工程では、導体パターンＣＰ１ａ〜ＣＰ４ａが導体パターンＣＰ１ｂ〜ＣＰ４ｂに重ねて印刷される。ビアホール導体ＶＨ２ｃ〜ＶＨ４ｃ，ＶＨ２ｄ〜ＶＨ４ｄは、こうして作製された導体パターンＣＰ１〜ＣＰ４とともにインダクタをなすべく、第４工程においてマザーシートＢＳ２〜ＢＳ４に形成される。その後の第５工程では、マザーシートＢＳ１〜ＢＳ４が積層・圧着され、これによってインダクタが埋め込まれた積層体１２が作製される。作製された積層体１２は、第６工程において焼成される。

１層目の導体パターンＣＰ１ａ〜ＣＰ４ａおよび２層目の導体パターンＣＰ１ｂ〜ＣＰ４ｂのいずれもループ状に印刷されるところ、セラミックペーストは、２層目の導体パターンＣＰ１ｂ〜ＣＰ４ｂの印刷に先立って、つまり導体パターンの高さが低い段階で、セラミックシートに塗布される。セラミックペーストを塗布する際にループの内側に発生した気泡は導体パターンＣＰ１ａ〜ＣＰ４ａを跨いでループの外側に排出され、積層方向に連続する２つのマザーシートはセラミックペーストによって強く密着する。これによって、焼成時の構造欠陥が生じ難くなる。

また、１層目の導体パターンＣＰ１ａ〜ＣＰ４ａの印刷の後にセラミックペーストを塗布することで、２層目の導体パターンＣＰ１ｂ〜ＣＰ４ｂの線幅を広げることが可能となり、つまり導体パターンＣＰ１ｂ〜ＣＰ４ｂの線幅を導体パターンＣＰ１ａ〜ＣＰ４ａの線幅に合わせることが可能となり、これによって直流抵抗成分の抑制が図られる。

さらに、セラミックペーストの塗布の後に印刷される導体パターンＣＰ１ｂ〜ＣＰ４ｂの幅方向における端部がセラミックペーストによって支持されるため、導体パターンＣＰ１ｂ〜ＣＰ４ｂの積み倒れを回避することができる。

なお、この実施例では、導体パターンＣＰ１〜ＣＰ４は２層構造となっているが、導体パターンＣＰ１〜ＣＰ４は３層以上の多層構造とするようにしてもよい。この場合、セラミック層ＳＨ２に対応する焼成前のシートは、図９（Ａ）〜図９（Ｄ），図２０（Ａ）〜図２０（Ｄ）および図２１（Ａ）〜図２１（Ｄ）に示す要領で作製される。ただし、図２０（Ａ）および図２０（Ｂ）に示す工程は図１０（Ａ）および図１０（Ｂ）に示す工程と同じであり、図２１（Ｃ）および図２１（Ｄ）に示す工程は図１０（Ｃ）および図１０（Ｄ）に示す工程と同じであるため、重複した説明は省略する。

図２０（Ｂ）に示す要領で導体パターンＣＰ２ｂがマザーシートＢＳ２に印刷されると、セラミックペーストがスクリーン印刷によってマザーシートＢＳ２の上面に塗布される（図２０（Ｃ）参照）。このときも、セラミックペーストの厚みは図示しないスキージによって調整され、スキージはＹ軸方向において正側から負側に移動する。こうして塗布されたセラミックペーストは、導体パターンＣＰ２ｂの幅方向の中央部を回避しかつ導体パターンＣＰ２ｂの幅方向の端部を覆う。

塗布されたセラミックペーストが乾燥すると、導体パターンＣＰ２ｃが導体パターンＣＰ２ｂに重ねて印刷される（図２０（Ｄ）参照）。導体パターンＣＰ２ｃの線幅は導体パターンＣＰ２ｂの線幅に合わせられる。また、導体パターンＣＰ２ｃも、スクリーン印刷によって形成される。導体パターンＣＰ２ｃの印刷が完了すると、セラミックペーストが再度スクリーン印刷によってマザーシートＢＳ２の上面に塗布される（図２１（Ａ）参照）。このときも、セラミックペーストの厚みは図示しないスキージによって調整され、スキージはＹ軸方向において正側から負側に移動する。塗布されたセラミックペーストは、導体パターンＣＰ２ｃの幅方向の中央部を回避しかつ導体パターンＣＰ２ｃの幅方向の端部を覆う。

塗布されたセラミックペーストが乾燥すると、導体パターンＣＰ２ｄが導体パターンＣＰ２ｃに重ねて印刷される（図２１（Ｂ）参照）。導体パターンＣＰ２ｄの線幅は導体パターンＣＰ２ｃの線幅に合わせられ、導体パターンＣＰ２ｃもまたスクリーン印刷によって形成される。導体パターンＣＰ２ｃの印刷が完了すると、図２１（Ｃ）に示す工程に移行する。このような工程を経て作製された積層型インダクタ素子１０を構成するセラミック層ＳＨ２は、図２２（Ａ）〜図２２（Ｂ）に示す構造をなす。

なお、セラミック層ＳＨ１，ＳＨ３およびＳＨ４にそれぞれ形成される導体パターンＣＰ１，ＣＰ３およびＣＰ４を４層構造とするときの作製方法は上述と同じであるため、重複した説明は省略する。

また、この実施例の積層型インダクタ素子１０には単一のインダクタを内蔵するようにしているが、たとえば４つのインダクタを単一の積層型インダクタ素子に内蔵させるようにしてもよい。この場合、セラミック層ＳＨ２は、図２３に示すように作製される。図２３によれば、互いに形状の異なる導体パターンＣＰ２１〜ＣＰ２４がセラミック層ＳＨ２の上面に形成される。なお、他のセラミック層ＳＨ１，ＳＨ３〜ＳＨ４の各々にも、同様に４つの導体パターンが形成される。

なお、この実施例では直流重畳特性を向上させるためにセラミック層ＳＨ３を非磁性としているが、セラミック層ＳＨ３は磁性であってもよい。また、図１に示すセラミック層ＳＨ６の上面には、コンデンサや抵抗素子などの受動素子が実装され、これらの受動素子がパッド電極１６ａ，１６ｂおよびビアホール導体ＶＨ５ａ，ＶＨ５ｂと接続される。

さらに、この実施例では、セラミック層ＳＨ０〜ＳＨ６の主面の端部よりも内側を貫通するようにビアホール導体ＶＨ０ａ〜ＶＨ６ａ，ＶＨ０ｂ〜ＶＨ６ｂを形成するようにしているが、セラミック層ＳＨ０〜ＳＨ６の側面つまり積層体１２の側面に露出するようにビアホール導体を形成するようにしてもよい。

１０ …積層型インダクタ素子
ＳＨ０〜ＳＨ６ …セラミック層
ＬＢ１ …積層体基板（積層体）
１４ａ，１４ｂ，１６ａ，１６ｂ …パッド電極
ＢＳ０〜ＢＳ６ …マザーシート（セラミックシート）
ＣＰ１ａ〜ＣＰ４ａ …導体パターン（第１導体パターン）
ＣＰ１ｂ〜ＣＰ４ｂ …導体パターン（第２導体パターン）
ＶＨ０ａ〜ＶＨ０ｂ，ＶＨ１ａ〜ＶＨ１ｂ，ＶＨ２ａ〜ＶＨ２ｄ，ＶＨ３ａ〜ＶＨ３ｄ，ＶＨ４ａ〜ＶＨ４ｄ，ＶＨ５ａ〜ＶＨ５ｄ，ＶＨ６ａ〜ＶＨ６ｄ …ビアホール導体

この発明に従う積層型インダクタ素子の製造方法は、少なくとも一部のセラミックシートが磁性セラミックシートである複数のセラミックシートの各々の主面に第１導体パターンをループ状に印刷する第１工程と、第１導体パターンの幅方向における中央部を回避しかつ第１導体パターンの幅方向における端部に重なるように、複数のセラミックシートの各々の主面にセラミックペーストを塗布する第２工程と、第２工程の後に第１導体パターンに重ねて第２導体パターンを印刷する第３工程と、第１導体パターンおよび第２導体パターンと重ならない位置に、積層体の主面に設けられた表面電極と接続されるビアホール導体を複数のセラミックシートに形成する第４工程と、第４工程の後に複数のセラミックシートを積層・圧着してインダクタが埋め込まれた積層体を作製する第５工程と、積層体を焼成する第６工程とを有し、第１工程の前に、第１導体パターンおよび第２導体パターンとともにインダクタをなすビアホール導体を、第１導体パターンに重なる位置に形成する工程とを有する。

好ましくは、ビアホール導体を形成する工程は、セラミックシートに貫通孔を形成する工程、および前記貫通孔に導電ペーストを充填する工程を含む。

好ましくは、第４工程は、セラミックシートに貫通孔を形成する工程、および貫通孔に導電ペーストを充填する工程を含み、第１工程の前に、第１導体パターンおよび第２導体パターンとともにインダクタをなすビアホール導体を、第１導体パターンに重なる位置に形成する工程は、セラミックシートに貫通孔を形成する工程、および前記貫通孔に導電ペーストを充填する工程を含む。

Claims (7)

1. 少なくとも一部のセラミックシートが磁性セラミックシートである複数のセラミックシートの各々の主面に第１導体パターンをループ状に印刷する第１工程と、
   前記第１導体パターンの幅方向における中央部を回避しかつ前記第１導体パターンの幅方向における端部に重なるように、前記複数のセラミックシートの各々の主面にセラミックペーストを塗布する第２工程と、
   前記第２工程の後に前記第１導体パターンに重ねて第２導体パターンを印刷する第３工程と、
   前記第１導体パターンおよび前記第２導体パターンとともにインダクタをなすビアホール導体を前記複数のセラミックシートの少なくとも一部に形成する第４工程と、
   前記第４工程の後に前記複数のセラミックシートを積層・圧着して前記インダクタが埋め込まれた積層体を作製する第５工程と、
   前記積層体を焼成する第６工程とを有する、積層型インダクタ素子の製造方法。
2. 前記第２導体パターンの線幅は前記第１導体パターンの線幅と一致する、請求項１記載の積層型インダクタ素子の製造方法。
3. 前記第４工程は、前記複数のセラミックシートの各々に貫通孔を形成する工程、および前記貫通孔に導電ペーストを充填する工程を含む、請求項１または２記載の積層型インダクタ素子の製造方法。
4. 前記第２工程はスクリーン印刷によって前記セラミックペーストを塗布する工程である、請求項１ないし３のいずれかに記載の積層型インダクタ素子の製造方法。
5. 前記第５工程は前記積層体の最外層に非磁性セラミックシートを積層・圧着する工程を含む、請求項１ないし４のいずれかに記載の積層型インダクタ素子の製造方法。
6. 前記第２導体パターンの幅方向における中央部を回避しかつ前記第２導体パターンの幅方向における端部に重なるように、前記複数のセラミックシートの各々の主面にセラミックペーストを塗布する第７工程と、
   前記第７工程の後に前記第２導体パターンに重ねて第３導体パターンを印刷する第８工程とをさらに備える、請求項１ないし５のいずれかに記載の積層型インダクタ素子の製造方法。
7. 前記第３導体パターンの幅方向における中央部を回避しかつ前記第３導体パターンの幅方向における端部に重なるように、前記複数のセラミックシートの各々の主面にセラミックペーストを塗布する第９工程と、
   前記第９工程の後に前記第３導体パターンに重ねて第４導体パターンを印刷する第１０工程とをさらに備える、請求項６記載の積層型インダクタ素子の製造方法。

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