KR20060134277A - 내장형 상하전극 적층부품 및 그의 제조 방법 - Google Patents

내장형 상하전극 적층부품 및 그의 제조 방법 Download PDF

Info

Publication number
KR20060134277A
KR20060134277A KR1020050053844A KR20050053844A KR20060134277A KR 20060134277 A KR20060134277 A KR 20060134277A KR 1020050053844 A KR1020050053844 A KR 1020050053844A KR 20050053844 A KR20050053844 A KR 20050053844A KR 20060134277 A KR20060134277 A KR 20060134277A
Authority
KR
South Korea
Prior art keywords
internal electrode
electrode pattern
via holes
sheet
laminated
Prior art date
Application number
KR1020050053844A
Other languages
English (en)
Inventor
강성형
안진용
조석현
최영돈
정해석
심창훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020050053844A priority Critical patent/KR20060134277A/ko
Priority to JP2006155294A priority patent/JP2007005788A/ja
Priority to CNA200610082892XA priority patent/CN1892935A/zh
Priority to DE102006028890A priority patent/DE102006028890A1/de
Priority to US11/472,335 priority patent/US20060291138A1/en
Publication of KR20060134277A publication Critical patent/KR20060134277A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Abstract

본 발명은 내장형 상하전극 적층부품 및 그의 제조 방법에 관한 것으로, 복수개로 적층되는 세라믹시트의 내부전극패턴이 중첩되는 면적을 정전 용량에 따라 다르게 형성함으로써, 원하는 정전 용량 대역을 구현할 수 있다. 그리고, 서로다른 내부전극패턴이 형성된 제 1 및 제 2 세리막시트를 번갈아 가며 복수개로 적층한 후 상기 제 1 및 제 2 세라믹시트를 각각 연결하는 제 1 및 제 2 비아홀을 형성한 다음, 적층시트물의 최상위와 최하위에 접합되는 세라믹시트에 비아홀을 형성할 때 상기 제 1 및 제 2 비아홀보다 크게 형성함으로써, 상기 적층시트물 상(上)에 니켈(Ni)층을 형성하지 않고 비아홀만으로도 상하 외부전극을 형성할 수 있다. 또한, 내장형 적층부품의 외부전극을 상하부의 전체 또는 일정 부분에 형성함으로써, 기판에 비아홀을 형성하기가 용이하다. 또한, 내장형 적층부품의 길이(L)와 폭(W)을 동일하게 제작함으로써, 상기 부품을 상기 기판 내부에 내장시키기 위해 실시하는 펀칭 또는 드릴 공정을 1회로 줄일 수 있을 뿐만 아니라 부품의 휨강도를 향상시킬 수 있다.
적층형 세라믹 캐패시터(MLCC), 상하전극, 적층, 비아홀, 세라믹시트

Description

내장형 상하전극 적층부품 및 그의 제조 방법{BUILT-IN TYPE UPPER/LOWER ELECTRODE MULTI LAYER PARTS AND METHOD OF MANUFACTURING THEREOF}
도 1은 종래 기술에 따른 내장형 좌우전극 적층부품을 나타낸 사시도
도 2는 도 1에 도시된 A-A선의 절취 단면도
도 3a 및 도 3b는 종래의 내장형 좌우전극 적층부품의 문제점을 설명하기 위한 참고도
도 4a 내지 도 4g는 본 발명의 제 1 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도
도 6a 및 도 6b는 본 발명의 제 3 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도
도 7a 및 도 7b는 본 발명의 제 4 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도
도 8은 본 발명의 제 5 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도
도 9는 본 발명의 제 6 실시예에 의한 내장형 상하전극 적층부품의 제조 공 정 단면도
도 10은 본 발명의 제 7 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도
<도면의 주요 부호에 대한 설명>
10a, 60a, 120a : 제 1 세라믹시트
10b, 60b, 120b : 제 2 세라믹시트
12a, 62a, 122a : 제 1 내부전극패턴
12b, 62b, 122b : 제 2 내부전극패턴
20, 70 : 제 1 적층시트물
21 : 제 2 비아홀(via hole)
22 : 제 1 비아홀
30a : 제 3 세라믹시트
30b : 제 4 세라믹시트
40, 90 : 제 2 적층시트물
41, 91 : 페이스트(paste)
50a, 50b, 100a, 100b : 니켈층
64a, 124a : 제 1 홀(hole)
64b, 124b : 제 2 홀
71 : 제 1 비아홀
72 : 제 2 비아홀
80a : 제 3 세라믹시트
80b : 제 4 세라믹시트
221, 321 : 제 3 비아홀
222, 322 : 제 4 비아홀
230a, 230b, 330a, 330b : 세라믹시트
본 발명은 내장형 상하전극 적층부품 및 그의 제조 방법에 관한 것으로, 특히 복수개로 적층되는 세라믹시트의 내부전극패턴을 정전 용량에 따라 중첩되는 면적이 다르게 형성함으로써, 원하는 정전 용량 대역을 구현할 수 있는 내장형 상하전극 적층부품 및 그의 제조 방법에 관한 것이다.
또한, 본 발명은 세라믹시트 상에 니켈(Ni)층을 형성하지 않고도 비아홀만으로 상하 외부전극을 형성할 수 있는 내장형 상하전극 적층부품 및 그의 제조 방법에 관한 것이다.
또한, 본 발명은 내장형 적층부품의 외부전극을 상하부의 전체 또는 일정 부분에 형성하고 부품의 길이(L)와 폭(W)을 동일하게 제작함으로써, 기판에 비아홀을 형성하기가 용이하고, 상기 부품을 상기 기판 내부에 내장시키기 위해 실시하는 펀칭(punching) 또는 드릴링(drilling) 공정을 1회로 줄일 수 있으며, 또한 부품의 휨강도를 향상시킬 수 있는 내장형 상하전극 적층부품 및 그의 제조 방법에 관한 것이다.
근래에는 전자 제품의 경박단소화를 위해 설계의 집적화 및 부품의 소형화가 이루어지고 있는 추세이다. 하지만, 이러한 집적화나 소형화도 공정요소 및 특성구현을 위해 여러가지 어려움이 따르게 된다. 따라서 이러한 문제점을 해결하기 위해 종래에는 기판에 실장되는 부품을 기판의 내부에 내장하여 사용하려고 하는 추세에 있다. 이와 같이, 부품이 기판의 내부에 내장되기 위해서는 부품의 두께가 기판의 두께보다 얇아야 하기 때문에 부품의 외부전극형성이 문제가 된다. 그러면, 첨부된 도면을 참조하여 종래기술의 외부전극 형성 방법에 대해 알아보고 그 문제점에 대해 설명하기로 한다.
도 1은 종래 기술에 따른 내장형 좌우전극 적층부품을 나타낸 사시도로서, 적층형 세라믹 캐패시터(Multi Layer Ceramic Capacitor: MLCC)를 예로 들어 나타내었다. 그리고, 도 2는 도 1에 도시된 A-A선의 절취 단면도이다.
종래의 내장형 좌우전극 적층부품(4)은 도 1 및 도 2에 도시된 바와 같이, 입방체의 몸체부(1)의 양단부의 외측에 양단부를 감싸도록 외부전극(external electrode)(3)이 형성된다. 상기 몸체부(1)는, 표면에 내부전극패턴(internal electrode pattern)(2)이 프린팅(printing)된 유전체 세라믹체 시트(dielectric ceramic sheet)가 적층되고, 이와 같은 시트 적층물이 커팅(cutting)되어 이루어진 다. 이러한 커팅에 의해서 상기 몸체(1)의 양단부에 내부 전극 패턴(2)의 일단이 외부로 노출된다.
상기 외부전극(3)은 상기 몸체부(1)의 양단부의 외측을 감싸고 있고, 시트 적층물의 커팅에 의해서 상기 입방체의 몸체부(1) 외부로 드러나는 상기 내부 전극 패턴(2)에 연결되도록 형성된다. 즉, 상기 내부전극패턴(2)은 상기 몸체부(1)의 양단부에 선택적으로 노출되므로, 상기 몸체부(1)의 양단부를 금속 페이스트(paste)에 디핑(dipping)하여 상기 외부 전극(3)을 묻힌 후, 상기 외부전극(3)을 전극 소성 공정을 통해서 소성하여 완성한다. 그리고, 상기 외부전극(3)의 표면에 니켈(Ni)층과 SnPb층(또는 Sn층)을 도금하여 칩 소자를 완성한다.
여기서, 상기 외부 전극(3)은 상기 디핑(dipping) 방법 이외에도 스퍼터링(sputtering), 페이스트 베이킹(paste baking), 증착(vapor deposition), 플레이팅(plating) 등의 공지된 방법을 사용하여 형성할 수 있다.
이 중 종래에 가장 널리 사용되고 있는 외부전극 형성 방법은 디핑(dipping) 방식을 이용하는 방법이다. 상기 디핑(dipping) 방식은 앞에서도 설명한 바와 같이, 상기 외부전극을 형성할 적층형 세라믹 캐패시터(MLCC)를 지그(JIG)에 부착한 다음 외부전극이 형성될 부분에 도전성 물질(예를 들어, Cu)의 페이스트(paste)를 묻혀서 열처리한 후, 이 위에 니켈(Ni) 및 주석(Sn)-납(Pb) 등을 차례로 도금함으로써 외부전극을 완성한다.
도 3a 및 도 3b는 종래의 내장형 좌우전극 적층부품의 문제점을 설명하기 위 한 참고도이다.
종래의 내장형 좌우전극 적층부품은 도 3a와 같이 전극방향이 좌우로만 형성되어 있고 길이(L)와 폭(W)이 서로 다르게 형성되어 있다.
따라서, 폭(W)과 길이(L)가 서로 다른 내장형 좌우전극 적층부품을 기판 내부에 내장하기 위해서는 상기 부품의 길이(L) 또는 폭(W)에 맞도록 펀칭(punching) 또는 드릴링(drilling)을 해야하기 때문에 적어도 2회 이상의 펀칭(punching) 또는 드릴링(drilling) 공정이 필요하였다.
그리고, 종래의 내장형 좌우전극 적층부품은 폭(W)과 길이(L)가 서로 다르기 때문에 수직으로 하중을 받을 경우 휨강도가 약한 문제점이 있었다.
또한, 기판 내부에 내장된 종래의 내장형 좌우전극 적층부품은 전기적 접속을 위해 (상기 기판에) 비아홀(via hole)을 뚫을 때, 오픈(open)이 되지 않게 하기 위해서는 상기 좌우 외부전극의 밴드(band)폭 만큼의 정밀도를 가져야 하기 때문에 비아홀을 형성하기가 매우 어려웠다. 더욱이, 보다 작은 형태를 갖는 부품의 경우에는 보다 더 높은 정밀도를 가지는 펀칭(punching) 또는 드릴링(drilling) 기술이 필요하기 때문에 더 어려운 문제점이 있었다.
또한, 종래의 내장형 좌우전극 적층부품은 특히 얇은 부품(예를 들어, 0.8mm이하의 부품두께를 가지는 부품)에서 디핑 방법에 의하여 좌우 외부전극을 형성할 때, 외부전극 형성용 페이스트(paste)가 도 3b와 같이 부품의 좌우 부분에는 적게 묻고, 상부 및 하부에는 많이 묻는 성냥개비 모양으로 형성되는 경우가 많았다. 이와 같이, 좌우 외부전극이 성냥개비 모양으로 뭉치는 현상이 발생되면, 내부전극과 의 접속(contact) 문제를 야기할 뿐만 아니라 원하는 부품의 두께를 만들 수 없는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 복수개로 적층되는 세라믹시트의 내부전극패턴을 정전 용량에 따라 중첩되는 면적이 다르게 형성함으로써, 원하는 정전 용량 대역을 구현할 수 있는 내장형 상하전극 적층부품 및 그의 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 서로다른 내부전극패턴이 형성된 제 1 및 제 2 세리막시트를 번갈아 가며 복수개로 적층한 후 상기 제 1 및 제 2 세라믹시트를 각각 연결하는 제 1 및 제 2 비아홀을 형성한 다음, 적층시트물의 최상위와 최하위에 접합되는 세라믹시트에 비아홀을 형성할 때 상기 제 1 및 제 2 비아홀보다 크게 형성함으로써, 니켈(Ni)층을 형성하지 않고도 비아홀만으로 상하 외부전극을 형성할 수 있는 내장형 상하전극 적층부품 및 그의 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 내장형 적층부품의 외부전극을 상하부의 전체 또는 일정 부분에 형성함으로써, 기판에 비아홀을 형성하기가 용이하도록 한 내장형 상하전극 적층부품 및 그의 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 내장형 적층부품의 길이(L)와 폭(W)을 동일하게 제작함으로써, 상기 부품을 상기 기판 내부에 내장시키기 위해 실시하는 펀칭 또는 드릴 공정을 1회로 줄일 수 있을 뿐만 아니라 부품의 휨강도를 향상시킬 수 있는 내장형 상하전극 적층부품 및 그의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 내장형 상하전극 적층부품의 제조 방법은, 제 1 내부전극패턴이 형성된 제 1 세라믹시트와 제 2 내부전극패턴이 형성된 제 2 세라믹시트를 번갈아 가며 적층하여 제 1 적층시트물을 형성하는 단계; 상기 제 1 적층시트물에 상기 제 1 및 제 2 내부전극패턴을 각각 연결하는 제 1 및 제 2 비아홀을 형성하는 단계; 상기 제 1 적층시트물의 상하부에 상기 제 1 및 제 2 비아홀에 대응되는 제 3 및 제 4 비아홀이 형성된 내부전극패턴이 없는 제 3 및 제 4 세라믹시트를 각각 접합하여 제 2 적층시트물을 형성하는 단계; 및 상기 제 1 내지 제 4 비아홀에 전도성 페이스트를 충진하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 및 제 2 세라믹시트는 정사각형 모양을 갖는 것을 특징으로 한다.
그리고, 상기 제 1 내부전극패턴과 상기 제 2 내부전극패턴은 서로 겹쳤을 때 일정 부분이 중첩되도록 형성된 것을 특징으로 한다.
또한, 상기 제 1 및 제 2 내부전극패턴이 중첩되는 부분의 면적은 정전 용량에 따라 다른 것을 특징으로 한다.
또한, 상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀과 크기가 동일한 것을 특징으로 한다.
또한, 상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀보다 크기가 큰 것을 특징으로 한다.
또한, 상기 전도성 페이스트가 충진된 상기 제 2 적층시트물의 상하부에 금속층을 각각 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
또한, 상기 금속층의 형성 방법은 금속성 물질의 시트를 접합하여 형성하는 것을 특징으로 한다.
또한, 상기 금속층의 형성 방법은 상기 제 1 내지 제 4 비아홀에 전도성 페이스트를 충진할 때 동시에 형성하는 것을 특징으로 한다.
또한, 상기 금속층은 니켈(Ni)로 형성된 것을 특징으로 한다.
또한, 상기 금속층은 수분에 의해 산화되는 것을 방지하기 위해 도금된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 내장형 상하전극 적층부품은, 제 1 내부전극패턴이 형성된 제 1 세라믹시트; 제 2 내부전극패턴이 형성된 제 2 세라믹시트; 상기 제 1 세라믹시트와 상기 제 2 세라믹시트를 번갈아 가며 적층하고 상기 제 1 및 제 2 내부전극패턴을 각각 연결하는 제 1 및 제 2 비아홀이 형성된 제 1 적층시트물; 상기 제 1 적층시트물의 상하부에 상기 제 1 및 제 2 비아홀에 대응되는 제 3 및 제 4 비아홀이 형성된 내부전극패턴이 없는 제 3 및 제 4 세라믹시트가 각각 접합된 제 2 적층시트물; 및 상기 제 1 내지 제 4 비아홀에 충진된 전도성 페이스트;를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 및 제 2 세라믹시트는 정사각형 모양을 갖는 것을 특징으로 한다.
그리고, 상기 제 1 내부전극패턴과 상기 제 2 내부전극패턴은 서로 겹쳤을 때 일정 부분이 중첩되도록 형성된 것을 특징으로 한다.
또한, 상기 제 1 내부전극패턴은 기억자('ㄱ') 모양으로 형성되고, 상기 제 2 내부전극패턴은 니은자('ㄴ') 모양으로 형성된 것을 특징으로 한다.
또한, 상기 제 1 내부전극패턴은 일측에 제 1 홀이 형성된 정사각형 모양으로 형성되고, 상기 제 2 내부전극패턴은 타측에 제 2 홀이 형성된 정사각형 모양으로 형성된 것을 특징으로 한다.
또한, 상기 제 1 내부전극패턴은 기억자('ㄱ') 또는 니은자('ㄴ') 모양으로 형성되고, 상기 제 2 내부전극패턴은 상기 제 1 내부전극패턴과 저용량대역의 범위를 갖도록 소정의 부분이 중첩된 것을 특징으로 한다.
또한, 상기 제 1 내부전극패턴은 일측에 제 1 홀이 형성된 사각형 모양으로 형성하고, 상기 제 2 내부전극패턴은 타측에 제 2 홀이 형성되고 상기 제 1 내부전극패턴에 모두 포함되도록 형성된 것을 특징으로 한다.
또한, 상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀과 크기가 동일한 것을 특징으로 한다.
또한, 상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀보다 크기가 큰 것을 특징으로 한다.
또한, 상기 전도성 페이스트가 충진된 상기 제 2 적층시트물의 상하부에 형 성된 금속층;을 더 포함하는 것을 특징으로 한다.
또한, 상기 금속층은 금속성 물질의 시트인 것을 특징으로 한다.
또한, 상기 금속층은 상기 제 1 내지 제 4 비아홀에 전도성 페이스트를 충진할 때 동시에 형성하는 것을 특징으로 한다.
또한, 상기 금속층은 수분에 의해 산화되는 것을 방지하기 위해 도금된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 내장형 상하전극 적층부품은 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 방법에 의해 제조된 것을 특징으로 한다.
따라서, 복수개로 적층되는 세라믹시트의 내부전극패턴이 중첩되는 면적을 정전 용량에 따라 다르게 형성함으로써, 원하는 정전 용량 대역을 구현할 수 있다.
또한, 니켈(Ni)층을 형성하지 않고도 비아홀만으로 상하 외부전극을 형성할 수 있는 장점이 있다.
또한, 상기 부품을 기판 내부에 내장할 경우 기판에 비아홀을 형성하는 공정이 용이하고, 상기 부품을 상기 기판 내부에 내장시키기 위한 펀칭 또는 드릴링 공정을 1회로 줄일 수 있을 뿐만 아니라 부품의 휨강도를 향상시킬 수 있다.
첨부된 도면의 도 4 내지 도 7은 복수개로 적층된 세라믹시트의 내부전극패 턴을 정전 용량에 따라 중첩되는 면적이 다르게 형성함으로써, 원하는 정전 용량 대역을 구현한 내장형 상하전극 적층부품에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 더욱 상세히 설명하기로 한다.
[제 1 실시예]
도 4a 내지 도 4g는 본 발명의 제 1 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도로서, 제조 공정 순서는 다음과 같다.
먼저 도 4a를 참조하면, 제 1 세라믹시트(10a)의 일측에 일정 모양을 갖는 제 1 내부전극패턴(pattern)(12a)을 형성하고 제 2 세라믹시트(10b)의 일측에 제 2 내부전극패턴(12b)을 형성하되, 상기 제 1 세라믹시트(10a)와 상기 제 2 세라믹시트(10b)를 겹쳤을 때 상기 제 1 내부전극패턴(pattern)(12a)과 제 2 내부전극패턴(12b)이 일정 부분 중첩되도록 형성한다.
이때, 상기 제 1 세라믹시트(10a)와 상기 제 2 세라믹시트(10b)는 가로 및 세로의 길이가 동일한 정사각형 모양을 갖는다. 그리고, 상기 제 1 내부전극패턴(12a)은 예를 들어, 도 4a와 같이 기억자('ㄱ') 모양으로 형성하고, 상기 제 2 내부전극패턴(12b)은 니은자('ㄴ') 모양으로 형성한다.
한편, 상기 제 1 내부전극패턴(12a)과 제 2 내부전극패턴(12b)의 모양은 정전 용량(capacity)에 따라 다르게 형성할 수 있다.
상기 제 1 세라믹시트(10a)와 제 2 세라믹시트(10b)의 정전용량(C)은 다음의 수학식 1과 같이 나타낼 수 있다.
Figure 112005033081228-PAT00001
여기서, S : 제 1 내부전극패턴(12a)과 제 2 내부전극패턴(12b)이 중첩되는 면적, ε o : 제 1 내부전극패턴(12a)과 제 2 내부전극패턴(12b)간의 물질의 비유전율, ε r : 비례상수, Q : 전하, n : 제 1 세라믹시트(10a)와 제 2 세라믹시트(10b)의 층수, t : 제 1 세라믹시트(10a)와 제 2 세라믹시트(10b)의 두께를 나타낸다.
상기 수학식 1로부터, 상기 정전 용량(C)을 증가시키려면 상기 제 1 내부전극패턴(12a)과 상기 제 2 내부전극패턴(12b)이 중첩되는 면적(S)을 증가시키든지, 비유전율이 큰 물질을 상기 제 1 세라믹시트(10a)와 상기 제 2 세라믹시트(10b) 사이에 사용하든지, 또는 상기 제 1 세라믹시트(10a)와 상기 제 2 세라믹시트(10b)간의 거리를 작게 하면 된다는 것을 알 수 있다.
그러므로, 상기 제 1 내부전극패턴(12a)과 제 2 내부전극패턴(12b)이 중첩되는 면적을 크게 하면 상기 정전 용량(C)이 증가되고, 상기 제 1 내부전극패턴(12a)과 제 2 내부전극패턴(12b)이 중첩되는 면적을 작게 하면 상기 정전 용량(C)이 감소된다.
따라서, 본 발명에서는 상기 제 1 내부전극패턴(12a)과 제 2 내부전극패턴(12b)이 중첩되는 면적을 다르게 형성하여 원하는 정전 용량(C)을 만들 수 있도록 구현하였다. 그러므로, 상기 제 1 내부전극패턴(12a)과 상기 제 2 내부전극패턴 (12b)의 모양은 상기 제 1 실시예에서 구현한 모양 이외에 다른 모양으로도 얼마든지 구현할 수 있다.
그 다음, 도 4b에 나타낸 바와 같이, 상기 제 1 세라믹시트(10a)와 제 2 세라믹시트(10b)를 번갈아 가며 쌓아서 제 1 적층시트물(20)을 형성한다.
그 다음, 도 4c에 나타낸 바와 같이, 상기 제 1 적층시트물(20) 상(上)에 상기 제 1 세라믹시트(10a)에 형성된 상기 제 1 내부전극패턴(12a)을 연결시켜 주는 제 1 비아홀(via hole)(22)을 형성하고, 상기 제 2 세라믹시트(10b)에 형성된 상기 제 2 내부전극패턴(12b)을 연결시켜 주는 제 2 비아홀(via hole)(21)을 형성한다.
그 다음, 도 4d에 나타낸 바와 같이, 제 3 세라믹시트(30a)에 상기 제 2 비아홀(21)과 동일한 크기와 위치를 갖는 제 2 비아홀(21)을 형성하고, 제 4 세라믹시트(30b)에 상기 제 1 비아홀(22)과 동일한 크기와 위치를 갖는 제 1 비아홀(22)을 형성한다. 여기서, 상기 제 3 및 제 4 세라믹시트(30a)(30b)는 내부전극패턴이 형성되지 않은 세라믹시트이다.
그 다음, 도 4d 및 도 4e에 나타낸 바와 같이, 상기 제 1 적층시트물(20)의 상하부에 상기 제 3 세라믹시트(30a)와 상기 제 4 세라믹시트(30b)를 원하는 두께만큼 각각 쌓아서 접합한다.
여기서, 도 4e는 상기 제 1 적층시트물(20)의 상하부에 상기 제 3 세라믹시트(30a)와 상기 제 4 세라믹시트(30b)가 접합된 제 2 적층시트물(40)을 나타내고 있다. 이때, 상기 제 2 적층시트물(40)의 상면에는 상기 제 2 내부전극패턴(12b)을 연결시켜 주는 제 2 비아홀(21)이 형성되어 있고, 상기 제 2 적층시트물(40)의 하면에는 상기 제 1 내부전극패턴(12a)을 연결시켜 주는 제 1 비아홀(22)이 형성되어 있다.
그 다음, 도 4f에 나타낸 바와 같이, 상기 제 2 적층시트물(40)에 형성된 상기 제 1 및 제 2 비아홀(22)(21)에 도전성 물질의 페이스트(paste)(41)를 충진한 후 건조한다.
여기서, 상기 제 1 및 제 2 비아홀(22)(21)에 충진된 상기 페이스트(41)에 의해, 상기 제 1 세라믹시트(10a)의 제 1 내부전극패턴(12a)이 전기적으로 서로 연결되고, 또한 상기 제 2 세라믹시트(10b)의 제 2 내부전극패턴(12b)이 전기적으로 서로 연결된다.
그 다음, 도 4f 및 도 4g에 나타낸 바와 같이, 상기 페이스트(41)가 충진된 상기 제 2 적층시트물(40)의 상하부에 각각 니켈(Ni)층(50a)(50b)을 형성한다.
이때, 상기 니켈(Ni)층(50a)(50b)을 형성하는 방법은, 도 4f와 같이 상기 니켈(Ni)층(50a)(50b)을 시트 타입(sheet type)으로 만들어서 접합하는 방법과, 도 4g와 같이 상기 제 1 및 제 2 비아홀(22)(21)에 상기 페이스트(paste)(41)를 충진할 때 상기 니켈(Ni)층(50a)(50b)을 동시에 형성하는 방법이 있다. 이때, 후자의 방법의 경우 상기 페이스트(41)는 니켈(Ni)을 사용하여 상기 제 1 및 제 2 비아홀(22)(21)과 상기 니켈(Ni)층(50a)(50b)을 동시에 형성한다.
여기서, 상기 니켈(Ni)층(50a)(50b)을 형성할 때 상기 니켈(Ni)층(50a)(50b)이 수분에 의해 산화되는 것을 방지하기 위해 도금하여 형성할 수도 있다.
마지막으로, 연마공정을 행한 후, 가소 및 소성 공정을 통해 원하는 형상의 칩(chip)을 제작 완료한다.
이후, 블레이드 커팅, 레이저 커팅, 다이싱 중 어느 하나를 이용하여 단위 칩으로 분리한다.
[제 2 실시예]
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도로서, 제 1 실시예에 비하여 내부전극패턴의 중첩되는 부분의 면적이 다르도록 내부전극패턴의 모양을 다르게 구현한 것이다.
도 5a에 나타낸 바와 같이, 상기 내장형 상하전극 적층부품은, 제 1 세라믹시트(60a)의 일측에 일정 모양을 갖는 제 1 내부전극패턴(62a)을 형성하고 제 2 세라믹시트(60b)의 일측에 제 2 내부전극패턴(62b)을 형성하되, 상기 제 1 세라믹시트(60a)와 상기 제 2 세라믹시트(60b)를 겹쳤을 때 상기 제 1 내부전극패턴(62a)과 제 2 내부전극패턴(62b)이 일정 부분 중첩되도록 형성한다.
이때, 상기 제 1 세라믹시트(10a)와 상기 제 2 세라믹시트(10b)는 제 1 실시예와 마찬가지로, 가로 및 세로의 길이가 동일한 정사각형 모양을 갖는다. 그리고, 상기 제 1 내부전극패턴(62a)은 예를 들어, 도 5a와 같이 일측에 제 1 홀(hole)(64a)이 형성된 정사각형 모양으로 형성하고, 상기 제 2 내부전극패턴(62b)은 타측에 제 2 홀(hole)(64b)이 형성된 정사각형 모양으로 형성한다.
그 다음, 도 5b에 나타낸 바와 같이, 상기 제 1 세라믹시트(60a)와 제 2 세 라믹시트(60b)를 번갈아 가며 쌓아서 제 1 적층시트물(70)을 형성한다.
그 다음, 도 5c에 나타낸 바와 같이, 상기 제 1 적층시트물(70) 상(上)에 상기 제 1 세라믹시트(60a)의 제 1 내부전극패턴(62a)을 연결하기 위한 제 1 비아홀(via hole)(71)을 상기 제 2 홀(64b)의 내부에 형성하고, 상기 제 2 세라믹시트(60b)의 제 2 내부전극패턴(62b)을 연결하기 위한 제 2 비아홀(via hole)(72)을 상기 제 1 홀(도 5b의 64a) 내부에 형성한다. 여기서, 상기 제 1 내부전극패턴(62a)과 상기 제 2 내부전극패턴(62b)이 서로 쇼트(short)되는 것을 방지하기 위해, 상기 제 1 비아홀(71)의 크기는 상기 제 2 홀(64b)보다 작으며, 또한 상기 제 2 비아홀(72)의 크기는 상기 제 1 홀(64a)보다 작다.
그 다음, 도 5d에 나타낸 바와 같이, 제 3 세라믹시트(80a)에 상기 제 1 비아홀(71)과 동일한 크기와 위치를 갖는 제 1 비아홀(71)을 형성하고, 제 4 세라믹시트(30b)에 상기 제 2 비아홀(72)과 동일한 크기와 위치를 갖는 제 2 비아홀(72)을 형성한다. 이때, 상기 제 3 및 제 4 세라믹시트(80a)(80b)는 내부전극패턴이 형성되지 않은 세라믹시트이다.
그 다음, 도 5d 및 도 5e에 나타낸 바와 같이, 상기 제 1 적층시트물(70)의 상하부에 상기 제 3 세라믹시트(80a)와 상기 제 4 세라믹시트(80b)를 원하는 두께만큼 각각 쌓아서 접합한다.
여기서, 도 5e는 상기 제 1 적층시트물(70)의 상하부에 상기 제 3 세라믹시트(80a)와 상기 제 4 세라믹시트(80b)가 접합된 제 2 적층시트물(90)을 나타내고 있다. 이때, 상기 제 2 적층시트물(90)의 일측에는 상기 제 1 내부전극패턴(62a)을 연결시켜 주는 제 1 비아홀(71)이 형성되어 있고, 상기 제 2 적층시트물(90)의 타측에는 상기 제 2 내부전극패턴(62b)을 연결시켜 주는 제 2 비아홀(72)이 형성되어 있다.
그 다음, 도 5f에 나타낸 바와 같이, 상기 제 2 적층시트물(90)의 일측 및 타측에 형성된 상기 제 1 및 제 2 비아홀(71)(72)에 도전성 물질의 페이스트(paste)(91)를 충진한 후 건조한다.
여기서, 상기 제 1 및 제 2 비아홀(71)(72)에 각각 충진된 상기 페이스트(91)에 의해, 상기 제 1 세라믹시트(60a)에 형성된 상기 제 1 내부전극패턴(62a)이 전기적으로 서로 연결되고 또한 상기 제 2 세라믹시트(60b)에 형성된 상기 제 2 내부전극패턴(62b)이 전기적으로 서로 연결된다.
그 다음, 도 5f 및 도 5g에 나타낸 바와 같이, 상기 페이스트(91)가 충진된 상기 제 2 적층시트물(90)의 상하부에 각각 니켈(Ni)층(100a)(100b)을 형성한다.
이때, 상기 니켈(Ni)층(100a)(100b)을 형성하는 방법은, 상기 제 1 실시예에서 이미 상술한 바와 같이, 도 5f와 같이 상기 니켈(Ni)층(100a)(100b)을 시트 타입(sheet type)으로 만들어서 접합하는 방법과, 도 5g와 같이 상기 제 1 및 제 2 비아홀(71)(72)에 상기 페이스트(91)를 충진할 때 상기 니켈(Ni)층(100a)(100b)을 동시에 형성하는 방법이 있다. 이때, 후자의 방법의 경우 상기 페이스트(91)는 니켈(Ni)을 사용하여 상기 제 1 및 제 2 비아홀(71)(72)과 상기 니켈(Ni)층(100a)(100b)을 동시에 형성한다.
여기서도 상기 니켈(Ni)층(100a)(100b)을 형성할 때 상기 니켈(Ni)층 (100a)(100b)이 수분에 의해 산화되는 것을 방지하기 위해 도금하여 형성할 수도 있다.
마지막으로, 연마공정을 행한 후, 가소 및 소성 공정을 통해 원하는 형상의 칩(chip)을 제작 완료한 후 단위 칩으로 분리하기 위한 칩 분리 공정을 수행한다.
다음은, 도 6 및 도 7을 참조하여 저용량대역을 갖는 내장형 상하전극 적층부품의 제조 방법에 대해 설명하기로 한다.
[제 3 실시예]
도 6a 및 도 6b는 본 발명의 제 3 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도이다.
상기 제 3 실시예에 의한 내장형 상하전극 적층부품의 제조 공정은 저용량대역을 실현하기 위해 세라믹시트를 겹쳤을 때 중첩되는 내부전극패턴의 면적을 작게 형성한 것으로, 제조 공정은 상기 제 1 및 제 2 실시예와 거의 동일한 방법을 사용한다.
앞에서도 설명한 바와 같이, 정전 용량(capacity)은 내부전극패턴이 중첩되는 면적에 따라 크기가 달라지므로, 상기 내부전극패턴이 중첩되는 면적을 작게 하면 저용량대역을 실현할 수 있다.
상기 제 3 실시예에 의한 내장형 상하전극 적층부품의 내부전극패턴은 도 6a와 같이, 제 1 세라믹시트(110a)의 일측에 일정 모양을 갖는 제 1 내부전극패턴 (112a)을 형성하고, 상기 제 1 세라믹시트(110a)와 겹쳤을 때 상기 제 1 내부전극패턴(112a)과 소정의 부분이 중첩되도록 제 2 내부전극패턴(112b)을 제 2 세라믹시트(110b)의 일측에 형성한다.
예를 들어, 상기 제 1 내부전극패턴(112a)은 도 6a와 같이 기억자('ㄱ') {또는 니은자('ㄴ')} 모양으로 형성하고, 상기 제 2 내부전극패턴(112b)은 상기 제 1 내부전극패턴(112a)과 저용량대역의 범위에 해당하는 만큼 중첩되도록 형성한다.
그리고, 상기 제 1 및 제 2 내부전극패턴(112a)(112b)이 형성된 상기 제 1 세라믹시트(110a)와 제 2 세라믹시트(110b)는 도 4b(또는 도 5b)와 같이, 서로 번갈아 가며 쌓아서 적층시트물을 형성한다.
이어서, 상기 적층시트물의 제 1 내부전극패턴(112a)을 서로 연결하기 위해 상기 제 1 내부전극패턴(112a) 상에 제 1 비아홀(미도시)을 형성하고, 상기 제 2 내부전극패턴(112b)을 서로 연결하기 위해 상기 제 2 내부전극패턴(112b) 상에 제 2 비아홀(미도시)을 형성한다.
그 다음, 상기 제 1 및 제 2 비아홀이 형성된 세라믹시트를 상하로 접합한 후 상기 제 1 및 제 2 비아홀에 도전성 물질의 페이스트(114)를 충진한다.
그 다음, 마지막으로 도 4f 및 도 4g(또는, 도 5f 및 도 5g)와 같이, 상기 적층시트물의 상하부에 각각 니켈(Ni)층을 형성한 다음, 연마 공정, 가소 및 소성 공정을 통해 원하는 형상의 칩(chip)을 제작 완료한다.
[제 4 실시예]
도 7a 및 도 7b는 본 발명의 제 4 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도이다.
상기 제 4 실시예에 의한 내장형 상하전극 적층부품의 제조 공정은 도 6과 마찬가지로, 저용량대역을 실현하기 위해 내부전극패턴을 다르게 구현한 것이다.
상기 내장형 상하전극 적층부품의 내부전극패턴은 도 7a와 같이, 일측에 제 1 홀(124a)이 형성된 제 1 내부전극패턴(122a)을 제 1 세라믹시트(120a)에 형성하고, 타측에 제 2 홀(124b)이 형성된 제 2 내부전극패턴(122b)을 제 2 세라믹시트(120b)에 형성하되, 상기 제 2 내부전극패턴(122b)은 상기 제 1 내부전극패턴(122a)에 모두 중첩되도록 작게 형성한다.
예를 들어, 상기 제 1 내부전극패턴(122a)은 도 7a와 같이 일측에 제 1 홀(124a)이 형성된 사각형 모양으로 형성하고, 상기 제 2 내부전극패턴(122b)은 타측에 제 2 홀(124b)이 형성되고 상기 제 1 내부전극패턴(112a)에 모두 포함되도록 작게 형성한다.
마찬가지로, 상기 제 1 및 제 2 내부전극패턴(122a)(122b)이 형성된 상기 제 1 세라믹시트(120a)와 제 2 세라믹시트(120b)는 도 4b(또는 도 5b)와 같이, 서로 번갈아 가며 쌓아서 적층시트물을 형성한다.
그리고, 여러층으로 형성된 상기 제 1 내부전극패턴(122a)을 서로 연결시켜 주기 위해 상기 제 2 홀(124b) 내부에 제 1 비아홀(미도시)을 형성하고, 상기 제 2 내부전극패턴(112b)을 서로 연결시켜 주기 위해 상기 제 1 홀(124a) 내부에 제 2 비아홀(미도시)을 형성한다.
그 다음, 상기 제 1 및 제 2 비아홀이 형성된 세라믹시트를 상기 적층시트물의 상하에 접합한 후 상기 제 1 및 제 2 비아홀에 도전성 물질의 페이스트(127)를 충진한다.
마지막으로, 도 4f 및 도 4g(또는, 도 5f 및 도 5g)와 같이, 상기 적층시트물의 상하부에 각각 니켈(Ni)층을 형성한 다음, 연마 공정, 가소 및 소성 공정을 통해 원하는 형상의 칩(chip)을 제작 완료한다.
다음은, 상기 적층시트물의 상하부에 니켈(Ni)층을 형성하지 않고 비아홀(Via-Hole)만으로 외부전극을 형성하는 방법에 대해 도 8 내지 도 10을 참조하여 설명하기로 한다.
[제 5 실시예]
먼저, 도 8은 본 발명의 제 5 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도이다.
도 8을 참조하여 설명하면, 도시된 적층시트물(20)은 도 4a 내지 도 4c(또는, 도 5a 내지 도 5c)와 같은 공정에 의해 형성된 것으로, 상기 적층시트물(20)의 일측에는 제 1 내부전극패턴(미도시)을 연결하는 제 1 비아홀(22)이 형성되어 있고, 타측에는 상기 제 2 내부전극패턴(12b)을 연결하는 제 2 비아홀(21)이 형성되어 있다.
그리고, 상기 적층시트물(20)의 상하부에 제 3 및 제 4 비아홀(221)(222)이 형성된 세라믹시트(230a)(230b)를 원하는 두께만큼 각각 쌓아서 접합한다.
이때, 상기 세라믹시트(230a)(230b)는 내부전극패턴이 형성되어 있지 않으며, 상기 제 3 및 제 4 비아홀(221)(222)의 크기는 상기 제 1 및 제 2 비아홀(22)(21)보다 크게 형성되어 있다.
이어서, 상기 제 3 및 제 4 비아홀(221)(222)이 형성된 상기 세라믹시트(230a)(230b)를 상기 적층시트물(20)의 상하부에 접착한 다음, 상기 제 1 내지 제 4 비아홀(22)(21)(221)(222)에 도전성 물질의 페이스트를 충진한 후 건조한다. 그리고, 연마 공정, 가소 및 소성 공정을 통해 원하는 형상의 칩(chip)을 제작 완료한다.
이와 같이 제조된 상기 내장형 상하전극 적층부품은 상하부에 형성된 상기 제 3 및 제 4 비아홀(221)(222)이 상기 제 1 및 제 2 비아홀(22)(21)보다 크게 형성되어 있기 때문에, 상기 적층시트물의 상하부에 니켈(Ni)층을 형성하지 않고 비아홀만으로도 충분히 외부전극을 형성할 수가 있다.
[제 6 실시예]
도 9는 본 발명의 제 6 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도이다.
상기 내장형 상하전극 적층부품의 제조 방법은 도 9에 도시된 바와 같이, 세라믹시트(330a)(330b)에 형성된 비아홀(321)(322)의 크기를 적층시트물(20)에 형성된 제 1 및 제 2 비아홀(22)(21)보다 크게 형성하기 위해, 수회의 펀칭(punching) 또는 드릴링(drilling) 공정을 수행하였다.
이에 의해, 도 8과 마찬가지로, 상하부에 형성된 외부전극이 기존의 비아홀에 비해 면적이 넓게 형성되어 있기 때문에, 상기 적층시트물의 상하부에 니켈(Ni)층을 형성하지 않고도 비아홀만으로 충분히 외부전극을 형성할 수가 있다.
[제 7 실시예]
도 10은 본 발명의 제 7 실시예에 의한 내장형 상하전극 적층부품의 제조 공정 단면도이다.
도 10을 참조하여 설명하면, 도시된 적층시트물(20)은 도 4a 내지 도 4c(또는, 도 5a 내지 도 5c)와 같은 공정에 의해 형성된 것으로, 상기 적층시트물(20)의 일측 및 타측에는 제 1 내부전극패턴(미도시)을 연결하는 제 1 비아홀(22)과 상기 제 2 내부전극패턴(12b)을 연결하는 제 2 비아홀(21)이 각각 형성되어 있다.
그리고, 상기 적층시트물(20)의 상하부에 제 1 및 제 2 비아홀(22)(21)이 형성된 세라믹시트(330a)(330b)를 원하는 두께만큼 각각 쌓아서 접합한다. 마찬가지로, 상기 세라믹시트(330a)(330b)는 내부전극패턴이 형성되어 있지 않다.
이어서, 상기 제 1 및 제 2 비아홀(22)(21)이 형성된 상기 세라믹시트(330a)(330b)를 상기 적층시트물(20)의 상하부에 접착한 다음, 상기 제 1 및 제 2 비아홀(22)(21)에 도전성 물질의 페이스트를 채워서 충진한 후 건조한다.
이와 같이 제조된 상기 내장형 상하전극 적층부품은 상하부에 각각 상기 제 1 및 제 2 내부전극패턴을 연결하는 2개의 외부전극을 구비하고 있다. 따라서, 상 기 내장형 상하전극 적층부품을 기판의 내부에 실장할 경우, 한쪽 방향으로만 비아홀을 형성할 수 있기 때문에 비아홀을 형성하기가 매우 용이한 장점이 있다. 즉, 부품의 상하부에 외부전극이 각각 형성된 기존의 경우에는, 상부전극을 연결하는 비아홀을 형성하는데는 큰 어려움이 없었으나 부품의 하부에 형성된 하부전극으로 비아홀을 형성하기가 굉장히 어려운 문제점이 있었다.
본 발명에서는 상하 외부전극이 형성된 적층형 부품으로써, 적층형 세라믹 캐패시터(MLCC)를 예로 들어 설명하였으나 적층 방법을 이용한 모든 전자부품에 적용이 가능하다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 의한 내장형 상하전극 적층부품 및 그의 제조 방법에 의하면, 복수개로 적층되는 세라믹시트의 내부전극패턴이 중첩되는 면적을 정전 용량에 따라 다르게 형성함으로써, 원하는 정전 용량 대역을 구현할 수 있다.
또한, 서로다른 내부전극패턴이 형성된 제 1 및 제 2 세리막시트를 번갈아 가며 복수개로 적층한 후 상기 제 1 및 제 2 세라믹시트를 각각 연결하는 제 1 및 제 2 비아홀을 형성한 다음, 적층시트물의 최상위와 최하위에 접합되는 세라믹시트에 비아홀을 형성할 때 상기 제 1 및 제 2 비아홀보다 크게 형성함으로써, 니켈 (Ni)층을 형성하지 않고도 비아홀만으로 상하 외부전극을 형성할 수 있다.
또한, 내장형 적층부품의 외부전극을 상하부의 전체 또는 일정 부분에 형성함으로써, 기판에 비아홀을 형성하기가 용이하다.
또한, 내장형 적층부품의 길이(L)와 폭(W)을 동일하게 제작함으로써, 상기 부품을 상기 기판 내부에 내장시키기 위해 실시하는 펀칭 또는 드릴링 공정을 1회로 줄일 수 있을 뿐만 아니라 부품의 휨강도를 향상시킬 수 있다.
또한, 기존의 칩에서 고질적으로 가지고 있던 외부전극 형성 공정을 통하지 않고도 외부전극을 형성할 수 있는 효과가 있다.
또한, 본 발명은 외부전극도포공정을 거치지 않고 적층 또는 인쇄 공정을 통하여 상하 외부전극을 형성함으로써, 보다 쉽고 값싼 방법으로 기판에 내장할 수 있는 효과가 있다.

Claims (25)

  1. 제 1 내부전극패턴이 형성된 제 1 세라믹시트와 제 2 내부전극패턴이 형성된 제 2 세라믹시트를 번갈아 가며 적층하여 제 1 적층시트물을 형성하는 단계;
    상기 제 1 적층시트물에 상기 제 1 및 제 2 내부전극패턴을 각각 연결하는 제 1 및 제 2 비아홀을 형성하는 단계;
    상기 제 1 적층시트물의 상하부에 상기 제 1 및 제 2 비아홀에 대응되는 제 3 및 제 4 비아홀이 형성된 내부전극패턴이 없는 제 3 및 제 4 세라믹시트를 각각 접합하여 제 2 적층시트물을 형성하는 단계; 및
    상기 제 1 내지 제 4 비아홀에 전도성 페이스트를 충진하는 단계;를 포함하는 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 세라믹시트는 정사각형 모양을 갖는 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 내부전극패턴과 상기 제 2 내부전극패턴은 서로 겹쳤을 때 일정 부분이 중첩되도록 형성된 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 내부전극패턴이 중첩되는 부분의 면적은 정전 용량에 따라 다른 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀과 크기가 동일한 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀보다 크기가 큰 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전도성 페이스트가 충진된 상기 제 2 적층시트물의 상하부에 금속층을 각각 형성하는 단계;를 더 포함하는 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  8. 제 7 항에 있어서, 상기 금속층의 형성 방법은:
    금속성 물질의 시트를 접합하여 형성하는 것을 특징으로 하는 내장형 상하전 극 적층부품의 제조 방법.
  9. 제 7 항에 있어서, 상기 금속층의 형성 방법은:
    상기 제 1 내지 제 4 비아홀에 전도성 페이스트를 충진할 때 동시에 형성하는 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 금속층은 니켈(Ni)로 형성된 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  11. 제 10 항에 있어서,
    상기 금속층은 수분에 의해 산화되는 것을 방지하기 위해 도금된 것을 특징으로 하는 내장형 상하전극 적층부품의 제조 방법.
  12. 제 1 내부전극패턴이 형성된 제 1 세라믹시트;
    제 2 내부전극패턴이 형성된 제 2 세라믹시트;
    상기 제 1 세라믹시트와 상기 제 2 세라믹시트를 번갈아 가며 적층하고 상기 제 1 및 제 2 내부전극패턴을 각각 연결하는 제 1 및 제 2 비아홀이 형성된 제 1 적층시트물;
    상기 제 1 적층시트물의 상하부에 상기 제 1 및 제 2 비아홀에 대응되는 제 3 및 제 4 비아홀이 형성된 내부전극패턴이 없는 제 3 및 제 4 세라믹시트가 각각 접합된 제 2 적층시트물; 및
    상기 제 1 내지 제 4 비아홀에 충진된 전도성 페이스트;를 포함하는 것을 특징으로 하는 내장형 상하전극 적층부품.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 세라믹시트는 정사각형 모양을 갖는 것을 특징으로 하는 내장형 상하전극 적층부품.
  14. 제 12 항에 있어서,
    상기 제 1 내부전극패턴과 상기 제 2 내부전극패턴은 서로 겹쳤을 때 일정 부분이 중첩되도록 형성된 것을 특징으로 하는 내장형 상하전극 적층부품.
  15. 제 14 항에 있어서,
    상기 제 1 내부전극패턴은 기억자('ㄱ') 모양으로 형성되고,
    상기 제 2 내부전극패턴은 니은자('ㄴ') 모양으로 형성된 것을 특징으로 하는 내장형 상하전극 적층부품.
  16. 제 14 항에 있어서,
    상기 제 1 내부전극패턴은 일측에 제 1 홀이 형성된 정사각형 모양으로 형성 되고, 상기 제 2 내부전극패턴은 타측에 제 2 홀이 형성된 정사각형 모양으로 형성된 것을 특징으로 하는 내장형 상하전극 적층부품.
  17. 제 14 항에 있어서,
    상기 제 1 내부전극패턴은 기억자('ㄱ') 또는 니은자('ㄴ') 모양으로 형성되고, 상기 제 2 내부전극패턴은 상기 제 1 내부전극패턴과 저용량대역의 범위를 갖도록 소정의 부분이 중첩된 것을 특징으로 하는 내장형 상하전극 적층부품.
  18. 제 14 항에 있어서,
    상기 제 1 내부전극패턴은 일측에 제 1 홀이 형성된 사각형 모양으로 형성하고, 상기 제 2 내부전극패턴은 타측에 제 2 홀이 형성되고 상기 제 1 내부전극패턴에 모두 포함되도록 형성된 것을 특징으로 하는 내장형 상하전극 적층부품.
  19. 제 12 항에 있어서,
    상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀과 크기가 동일한 것을 특징으로 하는 내장형 상하전극 적층부품.
  20. 제 12 항에 있어서,
    상기 제 3 및 제 4 비아홀은 상기 제 1 및 제 2 비아홀보다 크기가 큰 것을 특징으로 하는 내장형 상하전극 적층부품.
  21. 제 12 항에 있어서,
    상기 전도성 페이스트가 충진된 상기 제 2 적층시트물의 상하부에 형성된 금속층;을 더 포함하는 것을 특징으로 하는 내장형 상하전극 적층부품.
  22. 제 21 항에 있어서,
    상기 금속층은 금속성 물질의 시트인 것을 특징으로 하는 내장형 상하전극 적층부품.
  23. 제 21 항에 있어서,
    상기 금속층은 상기 제 1 내지 제 4 비아홀에 전도성 페이스트를 충진할 때 동시에 형성하는 것을 특징으로 하는 내장형 상하전극 적층부품.
  24. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 금속층은 수분에 의해 산화되는 것을 방지하기 위해 도금된 것을 특징으로 하는 내장형 상하전극 적층부품.
  25. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 방법에 의해 제조된 것을 특징으로 하는 내장형 상하전극 적층부품.
KR1020050053844A 2005-06-22 2005-06-22 내장형 상하전극 적층부품 및 그의 제조 방법 KR20060134277A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050053844A KR20060134277A (ko) 2005-06-22 2005-06-22 내장형 상하전극 적층부품 및 그의 제조 방법
JP2006155294A JP2007005788A (ja) 2005-06-22 2006-06-02 内蔵型上下電極積層部品及びその製造方法
CNA200610082892XA CN1892935A (zh) 2005-06-22 2006-06-19 内置式上/下电极多层部件及其制造方法
DE102006028890A DE102006028890A1 (de) 2005-06-22 2006-06-21 Unten/Oben-Elektroden-Einbaumehrschichtbauteil und Verfahren zur Herstellung eines solchen Bauteils
US11/472,335 US20060291138A1 (en) 2005-06-22 2006-06-22 Built-in type upper/lower electrode multi-layer part and method of manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053844A KR20060134277A (ko) 2005-06-22 2005-06-22 내장형 상하전극 적층부품 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20060134277A true KR20060134277A (ko) 2006-12-28

Family

ID=37567064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053844A KR20060134277A (ko) 2005-06-22 2005-06-22 내장형 상하전극 적층부품 및 그의 제조 방법

Country Status (5)

Country Link
US (1) US20060291138A1 (ko)
JP (1) JP2007005788A (ko)
KR (1) KR20060134277A (ko)
CN (1) CN1892935A (ko)
DE (1) DE102006028890A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236186B2 (en) 2012-10-12 2016-01-12 Samsung Electro-Mechanics Co., Ltd. Multi-layered ceramic capacitor
US9524827B2 (en) 2014-04-16 2016-12-20 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and circuit board for mounting the same
US11309131B2 (en) 2019-07-05 2022-04-19 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008802A (ja) * 2011-06-23 2013-01-10 Sony Corp 薄膜キャパシタ、多層配線基板および半導体装置
KR101933414B1 (ko) 2016-11-11 2018-12-28 삼성전기 주식회사 다층 박막 커패시터
JP2020096074A (ja) * 2018-12-12 2020-06-18 太陽誘電株式会社 セラミック電子部品及び配線基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02128414A (ja) * 1988-11-07 1990-05-16 Murata Mfg Co Ltd 積層コンデンサ
JPH0574650A (ja) * 1991-09-17 1993-03-26 Rohm Co Ltd 積層セラミツクコンデンサ及びその製造方法
US5583738A (en) * 1993-03-29 1996-12-10 Murata Manufacturing Co., Ltd. Capacitor array
JPH10112409A (ja) * 1996-10-07 1998-04-28 Sumitomo Kinzoku Electro Device:Kk チップコイル
JPH10289837A (ja) * 1997-04-15 1998-10-27 Murata Mfg Co Ltd 積層電子部品
US6366443B1 (en) * 1997-12-09 2002-04-02 Daniel Devoe Ceramic chip capacitor of conventional volume and external form having increased capacitance from use of closely-spaced interior conductive planes reliably connecting to positionally-tolerant exterior pads through multiple redundant vias
JPH11176691A (ja) * 1997-12-16 1999-07-02 Taiyo Yuden Co Ltd 積層チップ電子部品の製造方法
JP2003051423A (ja) * 2001-08-03 2003-02-21 Tdk Corp 電子部品
JP2000269066A (ja) * 1999-03-19 2000-09-29 Taiyo Yuden Co Ltd 積層セラミックコンデンサ
JP3489728B2 (ja) * 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
JP3489729B2 (ja) * 1999-11-19 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2001267176A (ja) * 2000-03-22 2001-09-28 Koa Corp 積層コンデンサおよびその製造方法
JP2005123415A (ja) * 2003-10-17 2005-05-12 Ngk Spark Plug Co Ltd コンデンサの製造方法およびコンデンサ
US7414857B2 (en) * 2005-10-31 2008-08-19 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236186B2 (en) 2012-10-12 2016-01-12 Samsung Electro-Mechanics Co., Ltd. Multi-layered ceramic capacitor
US9524827B2 (en) 2014-04-16 2016-12-20 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and circuit board for mounting the same
US11309131B2 (en) 2019-07-05 2022-04-19 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
US11657979B2 (en) 2019-07-05 2023-05-23 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
US11682529B2 (en) 2019-07-05 2023-06-20 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor

Also Published As

Publication number Publication date
US20060291138A1 (en) 2006-12-28
CN1892935A (zh) 2007-01-10
DE102006028890A1 (de) 2007-02-15
JP2007005788A (ja) 2007-01-11

Similar Documents

Publication Publication Date Title
KR101141457B1 (ko) 적층 세라믹 콘덴서 및 그 제조방법
EP1195783B1 (en) Multilayer electronic device
US11227723B2 (en) Multilayer ceramic capacitor
CN102683017B (zh) 多层陶瓷电容器和制造该多层陶瓷电容器的方法
JP7440180B2 (ja) 積層セラミックキャパシタ
US11322304B2 (en) Multilayer ceramic capacitor
CN102683015A (zh) 多层陶瓷电容器及其制造方法
CN212161587U (zh) 多层陶瓷电容器
JP2010041030A (ja) 積層セラミック電子部品
KR20160040035A (ko) 칩 부품 및 그 제조방법
JP7476652B2 (ja) 積層セラミックキャパシタ
KR20060134277A (ko) 내장형 상하전극 적층부품 및 그의 제조 방법
US11227722B2 (en) Multilayer ceramic capacitor
CN112397307B (zh) 多层陶瓷电容器
KR101973442B1 (ko) 적층 세라믹 커패시터 및 그의 제조 방법
JP7379790B2 (ja) 積層セラミックキャパシタ
CN115527773A (zh) 多层陶瓷电容器
CN107578921B (zh) 层叠陶瓷电容器及层叠陶瓷电容器的制造方法
CN106935402B (zh) 多层电子组件及其制造方法
JP7459812B2 (ja) 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
WO2024075427A1 (ja) 積層セラミックコンデンサ
JP2002343640A (ja) 積層セラミック型電子部品
JP2005039200A (ja) コンデンサ及びその実装構造
JPH03123011A (ja) 積層コンデンサの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application