JP2010041030A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】内部電極に相対的に膜厚の厚い部分を設けた構造において、電気的特性のばらつきを小さくすることが可能とされている積層セラミック電子部品を得る。
【解決手段】第１の内部電極５と第２の内部電極６とがセラミック層を介して重なり合うように配置されており、第１，第２の内部電極５，６が、第１，第２の有効部５ａ，６ａと、第１，第２の接続部５ｂ，６ｂと、第１，第２の接続部５ｂ，６ｂよりも膜厚が厚く、かつセラミック素体２の外表面に引き出されている第１，第２の引き出し部５ｃ，６ｃとを有し、第１，第２の外部電極３，４が形成されているセラミック素体の側面から第１，第２の引き出し部５ｃ，６ｃの内側端縁までの距離をそれぞれＬ_１，Ｌ_２とし、側面２ｃ，２ｄと、第２の内部電極の先端または第１の内部電極の先端との間との距離をＧ_２またはＧ_１としたときに、Ｇ_２＞Ｌ_１かつＧ_１＞Ｌ_２とされている、積層セラミック電子部品１。
【選択図】図２

Description

本発明は、例えば積層セラミックコンデンサなどの積層セラミック電子部品に関し、より詳細には、内部電極引き出し部に相対的に膜厚が厚くされた膜厚部分を有する積層セラミック電子部品に関する。

携帯電話やデジタルカメラなどの携帯側電子機器の小型化が進んでいる。そのため、携帯側電子機器に用いられる積層セラミックコンデンサなどの積層セラミック電子部品においても、小型化及び高精度化が強く求められている。例えば積層セラミックコンデンサでは、異なる電位に接続される内部電極間のセラミック層の厚みは３μｍ以下と非常に薄くなってきている。

ところで、積層セラミックコンデンサの外部電極は、セラミック素体端部に導電ペーストを塗布し、焼き付けることにより形成されている。このようにして形成される外部電極では、導電ペースト塗布時に、セラミック素体の端面の中央において導電ペーストが厚く付着しがちであった。そのため、外部電極がセラミック素体端面において部分的に厚くなり、厚みが３０μｍを超えることもあった。従って、セラミック素体の小型化を図ったとしても、積層セラミックコンデンサの外寸が大きくなりがちであった。

上記のような問題に鑑み、下記の特許文献１には、セラミック素体端面に直接メッキすることにより外部電極を形成する方法が開示されている。特許文献１では、図１０に示すように、セラミック素体１０１の端面１０１ａにおいて、内部電極１０２，１０３が露出している。内部電極１０２，１０３の露出部分は、端面１０１ａよりも内側に後退しているのが普通である。しかしながら、内部電極１０２，１０３の露出している部分１０２ａ，１０３ａを核としてメッキ膜が析出し、メッキ膜が成長する。そのため、たとえ内部電極１０２，１０３が端面１０１ａから内側に後退していたとしても、内部電極１０２，１０３同士を確実に接続するメッキ膜が形成される。導電ペーストを用いた外部電極形成方法に比べ、メッキ膜により外部電極を形成する方法では、薄くかつ平坦な外部電極を形成することが可能となる。

もっとも、導電ペーストを用いた外部電極形成方法では、導電ペースト中のガラス成分により接合強度が高められる。これに対して、上記メッキ法では、セラミック素体に対するメッキ膜の固着力がさほど高くならないという問題があった。

そのため、特許文献２には、内部電極が露出されている部分における内部電極の厚みを厚くし、外部電極の固着力を高めることが提案されている。

ＷＯ２００７／０４９４５６ 特開２００６−３３２６０１号公報

特許文献２に記載の構造では、内部電極が露出している部分において、内部電極の厚みが相対的に厚くされている。この相対的に厚くされている部分を、厚膜部分と称することとする。厚膜部分が設けられていると、厚膜部分の内側端が、他の電位に接続される内部電極の先端とセラミック層を介して重なり合ったり、あるいは他の電位に接続される内部電極の先端と隣接していたりする部分において、絶縁抵抗がばらつき易いという問題があった。これは、厚膜部の形成に際し、スクリーン印刷などが用いられるが、厚膜部の内側端がにじんだり、かすれたりすることによる。従って、積層セラミックコンデンサの特性のばらつきを小さくすることができなかった。

本発明の目的は、上述した従来技術の現状に鑑み、セラミック素体の外表面に露出されている内部電極部分に相対的に膜厚の厚い部分を設けた構造を有する積層セラミック電子部品において、絶縁抵抗などの特性のばらつきが生じ難い、積層セラミック電子部品を提供することにある。

本発明の他の目的は、外部電極がセラミック素体表面にメッキにより形成され、小型化に適しており、内部電極がセラミック素体外表面に露出している部分に相対的に膜厚の厚い部分を有する、積層セラミック電子部品において、上記内部電極に相対的に膜厚の厚い部分を形成したことによる特性のばらつきが生じ難い、積層セラミック電子部品を提供することにある。

本発明によれば、複数のセラミック層が積層されている構造を有し、対向し合う第１の主面及び第２の主面と、第１の主面と第２の主面とを接続している複数の側面とを有するセラミック素体と、前記セラミック素体内において前記第１，第２の主面に平行に配置された第１の内部電極と、前記セラミック素体内に配置されており、前記第１の内部電極とセラミック層を介して部分的に重なり合うように配置された第２の内部電極とを備え、前記第１の内部電極が、セラミック素体内に配置された第１の有効部と、前記第１の有効部に連ねられている第１の接続部と、前記第１の接続部に接続されておりかつ前記セラミック素体のいずれかの側面に露出しており、第１の接続部よりも膜厚の厚い第１の引き出し部とを有し、前記第２の内部電極が、前記第１の有効部とセラミック層を介して重なり合っている第２の有効部と、前記第２の有効部に連ねられている第２の接続部と、前記第２の接続部に接続されており、前記セラミック素体のいずれかの側面に引き出されている、第２の接続部よりも膜厚の厚い第２の引き出し部とを有し、前記第１の内部電極の前記第１の引き出し部が引き出されている側面に形成された第１の外部電極と、前記第２の内部電極の前記第２の引き出し部が引き出されているセラミック素体の側面に形成された第２の外部電極とをさらに備え、前記第１の外部電極が形成されているセラミック素体側面から前記第１の引き出し部の内側端縁までの距離をＬ_１、前記第２の外部電極が形成されている側面から前記第２の引き出し部の内側端縁までの距離をＬ_２とし、前記第１の外部電極が形成されている側面と、前記第２の内部電極の先端との間の距離をＧ_２、前記第１の内部電極の先端と、前記第２の外部電極が形成されている側面との間の距離をＧ_１としたときに、Ｇ_２＞Ｌ_１かつＧ_１＞Ｌ_２とされている、積層セラミック電子部品が提供される。

本発明のある特定の局面では、前記セラミック層の厚みをｃ、前記第１の接続部の厚みをｅ_１、前記第２の接続部の厚みをｅ_２、前記第１の引出し部の厚みをｔ_１、前記第２の引出し部の厚みをｔ_２、としたとき、（Ｇ_１−Ｌ_２）^２＋｛ｃ−（ｔ_２−ｅ_２）｝^２≧ｃ^２、かつ、（Ｇ_２−Ｌ_１）^２＋｛ｃ−（ｔ_１−ｅ_１）｝^２≧ｃ^２である。この場合には、十分な厚みの第１，第２の引き出し部を形成でき、かつ第１，第２の引き出し部と、異なる電位に接続される第２，第１の内部電極先端との間の絶縁抵抗などの特性の影響を小さくすることができる。

本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記複数の側面か、第１，第２の外部電極が形成されている第１，第２の側面を有し、前記第１，第２の外部電極が、前記セラミック素体の側面上に形成された第１，第２のメッキ膜をそれぞれ有し、前記セラミック素体の第１の側面側及び第２の側面側のそれぞれにおいて、前記第１及び第２の主面の少なくとも一方に形成された第１，第２の表面導体をさらに備え、前記第１のメッキ膜が、前記第１の側面側に設けられた前記第１の表面導体を被覆するように前記第１，第２の主面の少なくとも一方に至っている延長部を有し、前記第２のメッキ膜が、前記第２の側面側に設けられた前記第２の表面導体を被覆するように前記第１，第２の主面の少なくとも一方に至っている延長部を有する。

本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記第１の表面導体が、セラミック層の積層方向において前記第１の引き出し部と重なっておらず、前記第２の表面導体が、前記第２の引き出し部と前記積層方向において重なっていない。従って、第１の表面導体と第１の引き出し部との間及び第２の表面導体と第２の引き出し部との間に不要な段差が生じ難いため、積層セラミック電子部品の構造欠陥を抑制することができる。

本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記第１の表面導体及び前記第２の表面導体が、外側に位置する第１の面と、反対側の主面である第２の面とを有し、第２の面側から前記セラミック素体に該表面導体の前記第１の面を露出するようにして埋められている。

好ましくは、前記第１の表面導体の第１の面及び前記第２の表面導体の第１の面が、前記セラミック素体の第１の主面または第２の主面と実質的に面一とされている。従って、積層セラミック電子部品の小型化をより一層進めることができる。

本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記第１，第２の接続部が前記第１，第２の有効部と同じ膜厚で一体に形成されている。この場合には、第１，第２の有効部と第１，第２の接続部と、導電ペーストの塗布・焼付等により同時にかつ効率良く形成することができる。

本発明に係る積層セラミック電子部品のさらに別の特定の局面によれば、前記第１，第２の引き出し部が、前記第１，第２の連結部と同じ金属により一体に形成された第１の金属層と、第１の金属層上に積層されている第２の金属層とを有する。この場合、第１の金属層を第１，第２の有効部や第１，第２の接続部と同じ金属により同時に形成すれば、第２の金属層を第１，第２の引き出し部形成部分に積層するだけで、第１，第２の引き出し部を容易に形成することができる。

本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記セラミック素体が、直方体状の形状を有し、前記第１，第２の外部電極がそれぞれ形成されている側面が、対向し合う第１，第２の端面であり、前記第１の内部電極の第１の引き出し部が第１の端面に、前記第２の内部電極の第２の引き出し部が第２の端面に引き出されている。この場合には、通常の直方体状の積層セラミック電子部品であって、本発明に従って特性のばらつきの少ない積層セラミック電子部品を得ることができる。

本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記第１，第２の内部電極がセラミック層を介して積層されている電子部品ユニットが、前記セラミック素体内において複数並設されている。この場合、好ましくは、前記複数の電子部品ユニットのそれぞれに対応するように、複数対の第１，第２の外部電極が備えられている。それによって、特性ばらつきの少ない複数の電子部品ユニットを、１つの積層セラミック電子部品により形成することができる。

本発明に係る積層セラミック電子部品では、第１，第２の内部電極の第１，第２の引き出し部が、第１，第２の接続部よりも厚くされており、Ｇ_２＞Ｌ_１かつＧ_１＞Ｌ_２とされているため、第１，第２の引き出し部と、第１，第２の引き出し部と異なる電位に接続される第２，第１の内部電極の先端との間における絶縁抵抗などのばらつきが生じ難い。そのため、電気的特性のばらつきの少ない積層セラミック電子部品を提供することが可能となる。

よって、第１，第２の引き出し部の膜厚が厚くされており、セラミック素体の外表面に直接メッキ膜を形成した構造を有する第１，第２の外部電極を形成し、小型化を図った場合であっても、積層セラミック電子部品の特性のばらつきを低減することができる。言い換えれば、特性のばらつきを大きくすることなく、より一層小型の安定な積層セラミック電子部品を提供することが可能となる。

本発明の第１の実施形態に係る積層セラミック電子部品の外観を示す斜視図である。 第１の実施形態の積層セラミック電子部品の正面断面図である。 （ａ）及び（ｂ）は、第１の実施形態において、第１の内部電極及び第２の内部電極が形成されている高さ位置の各模式的平面断面図である。 図４は、第１の内部電極と、第２内部電極が積層されている部分において、内部電極間の距離及び引き出し部の厚み等の好ましい関係を説明するための模式図である。 本発明の第２の実施形態に係る積層セラミック電子部品の正面断面図である。 （ａ）及び（ｂ）は、本発明の第３の実施形態に係る積層セラミック電子部品の第１，第２の内部電極が形成されている高さ位置における各模式的平面断面図である。 本発明の第４の実施形態に係る積層セラミック電子部品の外観を示す斜視図である。 （ａ）及び（ｂ）は、第４の積層セラミック電子部品において、ある高さ位置における模式的平面断面図及び異なる高さ位置における模式的平面断面図を示す。 （ａ）及び（ｂ）は、本発明の積層セラミック電子部品の変形例を説明するための各模式的平面断面図である。 （ａ）及び（ｂ）は、本発明の積層セラミック電子部品の他の変形例を説明するための各模式的平面断面図である。 従来の積層セラミック電子部品の製造方法の一例を説明するための模式的部分切欠断面図である。

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

図１は、本発明の第１の実施形態に係る積層セラミック電子部品の外観を示す斜視図であり、図２はその正面断面図である。

本実施形態の積層セラミック電子部品１は、積層セラミックコンデンサである。

積層セラミック電子部品１は、直方体状のセラミック素体２を有する。セラミック素体２は、複数のセラミック層を積層した構造を有する。セラミック素体２は、第１の主面２ａと、第１の主面２ａと対向している第２の主面２ｂとを有する。第１，第２の主面２ａ，２ｂを結ぶ方向において、複数のセラミック層が積層されている。従って、第１，第２の主面２ａ，２ｂを結ぶ方向を積層方向とする。また、図２では、第１の主面２ａが上方に、第２の主面２ｂが下方に位置している。従って、以下の説明においては、適宜、セラミック素体２内の積層方向における位置を説明するために、高さ位置なる表現を用いることとする。

セラミック素体２は、第１，第２の主面２ａ，２ｂを結ぶ４つの側面を有している。図２では、４つの側面の内、対向し合っている第１，第２の側面としての第１，第２の端面２ｃ，２ｄが図示されている。図１では、４つの側面の内の残りの側面の内の第３の側面２ｅが図示されている。第３の側面２ｅと対向する第４の側面２ｆは後述する図３において図示されている。

なお、本発明において、セラミック素体２は、直方体状の形状を有するものには限定されない。従って、第１，第２の主面２ａ，２ｂの形状は、三角形、五角形、六角形等の形状を有してもいてもよく、第１，第２の主面２ａ，２ｂの平面形状に応じてセラミック素体２は複数の側面を有する。

セラミック素体２の第１の端面２ｃを覆うように、第１の外部電極３が形成されており、第２の端面２ｄを覆うように外部電極４が形成されている。

第１の外部電極３は、第１の端面２ｃを覆う端面部３ａと、端面部３ａの上端に連ねられており、第１の主面２ａ上に至っている第１の延長部３ｂと、第２の主面２ｂ上に至っている第２の延長部３ｃとを有する。第２の外部電極４も、同様に、端面部４ａと、第１の延長部４ｂと、第２の延長部４ｃとを有する。

上記第１，第２の外部電極は、本実施形態では、セラミック素体２の外表面に直接メッキすることにより形成されたメッキ膜からなる。

セラミック素体２においては、複数の第１の内部電極５と複数の第２の内部電極６とがセラミック層を介して部分的に重なり合っている。

図３（ａ）は、セラミック素体２内において、第１の内部電極５が形成されている高さ位置における平面断面図であり、（ｂ）は、第２の内部電極６が形成されている高さ位置のセラミック素体２の平面断面図である。

第１の内部電極５は、第１の有効部５ａと、第１の接続部５ｂと、第１の引き出し部５ｃとを有する。第２の内部電極６も同様に、第２の有効部６ａと、第２の接続部６ｂと、第２の引き出し部６ｃとを有する。第１，第２の有効部５ａ，６ａが、セラミック層を介して重なり合っている。この部分で、積層セラミックコンデンサの静電容量が取り出される。

他方、第１の内部電極５の第１の有効部５ａの先端とは反対側端部に、第１の接続部５ｂが連ねられている。第１の接続部５ｂの第１の有効部５ａとは反対側の端部が第１の引き出し部５ｃに接続されている。第１の引き出し部５ｃの厚みは、第１の接続部５ｂよりも厚くされている。

本実施形態では、第１の内部電極５の平面形状を有するように、セラミックグリーンシート上に導電ペーストが印刷され、しかる後、第１の引き出し部５ｃが設けられている部分において、さらに導電ペーストを印刷することにより、第１の引き出し部５ｃの厚みが厚くされている。すなわち、第１の有効部５ａと、第１の接続部５ｂとが、同じ材料を用いて一体に形成されている。

第２の内部電極６においても、同様にして、第２の有効部６ａ、第２の接続部６ｂ及び第２の引き出し部６ｃが形成されている。第２の内部電極６は、第２の端面２ｄに引き出されている。すなわち、第２の引き出し部６ｃが、第２の端面２ｄに露出している。

第１，第２の内部電極５，６は、膜厚が厚い第１，第２の引き出し部５ｃ，６ｃを有し、膜厚の厚い第１，第２の引き出し部５ｃ，６ｃが、端面２ｃ，２ｄにそれぞれ露出している。従って、第１，第２の外部電極３，４の形成に際し、セラミック素体２の端面２ｃ，２ｄを覆うようにメッキ膜を直接形成した場合、メッキ膜が厚みの厚い第１，第２の引き出し部５ｃ，６ｃを核として成長し、接合強度に優れたメッキ膜を形成することができる。

また、第１の主面２ａ及び第２の主面２ｂ上には、第１の端面２ｃ側において、それぞれ第１の表面導体７，８が形成されている。第１の表面導体７は、第１の主面２ａ上に、導電ペーストを塗布し、焼き付けることにより形成することができる。第１の表面導体８についても、同様に導電ペーストの塗布・焼き付けにより形成することができる。

第１の表面導体７，８は、第１，第２の延長部３ｂ，３ｃでそれぞれ被覆されるように形成されている。すなわち、第１の表面導体７，８は、それぞれ、第１，第２の面７ａ，７ｂ，８ａ，８ｂを有する平坦な膜状の導体である。外側に位置する第１の面７ａ，８ａが、第１，第２の延長部３ｂ，３ｃにより被覆さされており、第２の面７ｂ，８ｂがセラミック素体２の第１，第２の主面２ａ，２ｂに接している。

第２の端面２ｄ側においても、同様に、第２の表面導体９，１０が設けられている。第２の表面導体９，１０もまた、第１，第２の主面９ａ，９ｂ，１０ａ，１０ｂを有し、第１の主面９ａ，１０ａが延長部４ｂ，４ｃにより被覆されている。

第１の表面導体７，８及び第２の表面導体９，１０は、内部電極５，６と同様の金属もしくは合金からなることが望ましい。もっとも、内部電極５，６と異なる金属もしくは合金により形成されてもよい。

第１の表面導体７，８及び第２の表面導体９，１０は必ずしも設けられずともよいが、第１の表面導体７，８及び第２の表面導体９，１０の形成により、外部電極３，４を構成しているメッキ膜の接合強度をより一層高めることができ望ましい。

セラミック素体２に対する接合強度を高める上では、第１の表面導体７，８及び第２の表面導体９，１０は、ガラス成分を含む導電ペーストを用いて形成されることが望ましい。

本実施形態の積層セラミック電子部品１では、さらに、第１の端面２ｃと、第１の引き出し部５ｃの第１の接続部５ｂ側の端縁との間の距離をＬ_１とし、第２の内部電極６の先端すなわち第２の内部電極６の第１の端面２ｃ側端部と、第１の端面２ｃとの間の距離をＧ_２としたとき、Ｇ_２＞Ｌ_１とされている。さらに、第２の端面２ｄ側においても、第２の端面２ｄと、第２の引き出し部６ｃの内側端縁との間の距離をＬ_２、第１の内部電極５の先端すなわち第１の内部電極５の端面２ｄ側の端部と、第２の端面２ｄとの間の距離をＧ_１としたときに、Ｇ_１＞Ｌ_２とされている。

従って、第１の端面２ｃ側では、第１の引き出し部５ｃと、第２の内部電極６とが近接していないため、両者の間で絶縁抵抗がばらつくことを確実に防止することができる。同様に、第２の端面２ｄ側においても、第２の引き出し部６ｃと、第１の内部電極５の先端との間の距離が近接しないことになるため、両者の間で絶縁抵抗がばらつくことを確実に防止することができる。

よって、本実施形態の積層セラミック電子部品１では、第１，第２の外部電極３，４として、セラミック素体の外表面に直接形成されたメッキ膜を有する構造を用い、かつ、第１，第２の引き出し部５ｃ，６ｃの厚みを厚くして、メッキ膜の接合強度を高めた構造において、電気的特性のばらつきを効果的に低減することが可能となる。よって、異なる電位に接続される内部電極間のセラミック層の厚みを薄くし、より一層小型化及び大容量化を図った場合であっても、電気的特性のばらつきの少ない積層セラミックコンデンサを提供することが可能となる。

なお、第１，第２の外部電極３，４は、上記メッキ膜のみを有していてもよく、メッキ膜の外側に、さらに、他のメッキ膜を形成した構造を有してもいてもよい。その場合、セラミック素体２の外表面に直接形成される下地となるメッキ膜としては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ及びＺｎからなる群から選択された１種の金属または該金属を主体とする合金を用いることが好ましい。下地となるメッキ膜上に形成される１以上の他のメッキ膜も同様の金属または合金により形成することが好ましい。また、内部電極が例えばＮｉからなる場合、素体表面に直接形成されるメッキ膜はＮｉとの接合性に優れた金属、例えばＣｕやＣｕを主体とする合金であることが好ましい。

さらに、複数のメッキ膜を積層した構造においては、最外側のメッキ膜として、半田濡れ性に優れたＳｎやＡｕを用いることが好ましい。この場合、ＳｎやＡｕからなるメッキ膜より内側のメッキ膜の１つが、半田バリヤー性に優れたＮｉからなることが望ましい。

複数のメッキ膜を積層して外部電極３，４を形成する場合、小型化を進めるためには、メッキ膜の厚みは、１層当たり１５μｍ以下であることが望ましい。

次に、本実施形態の積層セラミック電子部品１の製造方法の一例を説明する。

積層セラミック電子部品１の製造に際しては、複数枚のセラミックグリーンシート及び内部電極形成用導電ペーストを用意する。セラミックグリーンシート上に、内部電極５または内部電極６の平面形状に応じ、導電ペーストをスクリーン印刷などにより印刷し、複数の内部電極５が整列された内部電極パターンを形成する。この場合、第１の引き出し部５ｃが形成される部分には、同じ導電ペーストまたは他の導電ペーストをさらに塗布し、膜厚の厚い第１の引き出し部５ｃを形成する。第１のセラミックグリーンシート上に、同様にして、複数の第２の内部電極６が整列形成されている内部電極パターンを形成する。

しかる後、第１の内部電極を有する内部電極パターンが印刷されたセラミックグリーンシートと、第２の内部電極を複数有する内部電極パターンが形成されたセラミックグリーンシートとを交互に適宜の枚数積層し、上下に内部電極パターンが印刷されていない外層用セラミックグリーンシートを適宜の枚数積層する。このようにしてマザーの積層体を得る。

マザーの積層体２を厚み方向に加圧する。しかる後、マザーの積層体を個々の積層セラミックコンデンサ単位の寸法に切断し、生チップを得る。この生チップを焼成し、セラミック素体を得る。必要に応じてセラミック素体を研磨し、第１，第２の内部電極５，６を端面２ｃ，２ｄに確実に露出させる。しかる後、第１，第２の端面２ｃ，２ｄを覆うように、メッキを施し、外部電極３，４を形成する。外部電極３，４として、複数のメッキ膜を積層する場合には、下地となるメッキ膜を形成して上層の１以上のメッキ膜をさらにメッキ法により形成すればよい。

メッキ法としては、電解メッキまたは無電解メッキのいずれを用いてもよい。無電解メッキを用いた場合には、メッキ膜析出速度を高めるために、触媒などによる前処理が必要となり、工程が複雑化する。そのため、工程が簡略な無電解メッキを用いることが望ましい。また、具体的なメッキ工法としては、量産性に優れているため、バレルメッキを用いることが望ましい。

なお、上記実施形態では、導電ペーストをセラミックグリーンシート上に印刷し、第１の引き出し部５ｃが形成される部分において導電ペーストをさらに印刷したが、第１の引き出し部５ｃを１度の導電ペーストの印刷により形成してもよい。例えば、第１の有効部５ａ及び第１の接続部５ｂが形成される部分に導電ペーストを印刷した後、第１の引き出し部５ｃが形成される部分に、かつ第１の接続部５ｂに接触するように、より大きな厚みで導電ペーストを印刷し、第１の引き出し部５ｃを形成してもよい。

もっとも、上記実施形態のように、第１の接続部５ｂと同じ導電ペーストを第１の引き出し部５ｃが形成される部分に印刷し、しかる後、第１の接続部５ｂ上にのみ導電ペーストを印刷する方法が望ましい。それによって、第１の引き出し部５ｃを第１の接続部５ｂと確実に電気的に接続することができる。

また、厚膜化するための付加的な導電ペースト印刷工程において、使用する導電ペーストを異ならせてもよく、それによって、メッキ膜との接合強度をより一層高めることも可能である。すなわち、第１の引き出し部５ｃを形成するにあたり、複数の導電ペーストを印刷する場合には、複数の導電ペーストの種類を異ならせてもよい。第１の接続部５ｂ及び第１の有効部５ａと一体に導電ペーストを印刷する場合には、電気的抵抗の少ないＮｉ、Ａｇなどを用いることが好ましく、その上に印刷される導電ペーストについては、Ｃｕなどのメッキ膜との接合性に優れた金属を用いることが好ましい。

小型化及び高容量化を図るには、第１の内部電極５と内部電極６との間に挟まれるセラミック層の厚みは焼成後で１０μｍ以下であることが好ましい。このセラミック層の厚みが薄い方が高容量化を図る上で望ましいが、０．１μｍ未満になると、第１，第２の内部電極間の短絡が生じ易くなる。従って、望ましくは、セラミック層の厚みは０．１〜１０μｍである。

また、内部電極５，６における第１，第２の有効部５ａ，６ａの厚みと、第１，第２の接続部５ｂ，６ｂの厚みは同じであることが好ましいが、異なっていてもよい。第１，第２の有効部及び第１，第２の接続部５ｂ，６ｂの厚みは、焼成後で０．１〜２．０μｍであることが好ましい。０．１μｍ未満では内部電極に部分的に脱落している部分が生じたり、内部電極形状にばらつきが生じたりすることがあり、２．０μｍを越えると、コストが高くなる。

また、相対的に膜厚の厚い第１，第２の引き出し部５ｃ，６ｃの厚みは、上記第１，第２の接続部５ｂ，６ｂよりも厚ければよいが、好ましくは、１．５〜２．５倍の厚み、絶対値では、０．１５〜５．０μｍ程度であることが好ましい。第１，第２の引き出し部５ｃ，６ｃの厚みがさほど厚くない場合には、メッキ膜と内部電極との接合強度を十分に高めることができないことがあり、厚過ぎると、構造欠陥を引き起こすことがある。

好ましくは、内部電極５と内部電極６との間に位置するセラミック層の厚みをｃ、第１の接続部５ｂの厚みをｅ_１、第２の接続部６ｂの厚みをｅ_２、第１の引出し部５ｃの厚みをｔ_１、第２の引出し部６ｃの厚みをｔ_２としたときに、（Ｇ_１−Ｌ_２）^２＋｛ｃ−（ｔ_２−ｅ_２）｝^２≧ｃ^２…式（１）、かつ、（Ｇ_２−Ｌ_１）^２＋｛ｃ−（ｔ_１−ｅ_１）｝^２≧ｃ^２…式（２）の範囲内とされる。

上記セラミック層、第１，第２の接続部５ｂ，６及び第１，第２の引き出し部５ｃ，６ｃの厚みが上記好ましい範囲内である場合には、第１，第２の引き出し部５ｃ，６ｃや第１，第２の引き出し部５ｃ，６ｃと異なる電位に接続される内部電極との間での絶縁抵抗などの電気的特性の影響を十分に抑制することができ、望ましい。

なお、上記好ましい範囲を規定する式（１）及び（２）が 満たされているか否かの確認に際しては、セラミック素体を適度な位置で厚み方向に切断し、セラミック層の厚み、第１，第２の接続部５ｂ，６ｂの厚み、第１，第２の引き出し部５ｃ，６ｃの厚みを例えば電子顕微鏡等により観察し、求めればよい。

最も好ましくは、内部電極間に挟まれている全てのセラミック層及び第１，第２の内部電極５，６が、上記好ましい範囲を示す式を満たすことが好ましい。もっとも、実質的には第１，第２の端面側のそれぞれにおいて、厚み方向において最上部に位置する第１，第２の内部電極５，６の対、厚み方向において中央に位置している第１，第２の内部電極５，６の対及び最も下方に位置している第１，第２の内部電極５，６の対において、上記式（１）（２）を満たしていればよい。

上記引き出し部５ｃ，６ｃの厚みと、接続部５ｂ，６ｂの厚みとの差を求めるに際しては、引き出し部５ｃ，６ｃのセラミック素体の外表面に露出している部分の厚みを引き出し部５ｃ，６ｃの厚みとし、接続部５ｂ，６ｂの厚みは、引き出し部５ｃ，６ｃの外表面に露出している部分と反対側の端部の内側に位置している接続部５ｂ，６ｂの厚みを用いればよい。従って、引き出し部５ｃ，６ｃのセラミック素体の外表面に露出している側の端部と、反対側の端部で厚み測定を行えばよい。

上記式（１）を満たすことが望ましいことを、図４を参照してより具体的に説明する。図４は、第１の内部電極５と第２の内部電極６とがセラミック層２ｘを介して重なり合っている部分を模式的に示す。いま、セラミック層２ｘの厚みがｃである。（Ｇ_１−Ｌ_２）^２＋｛ｃ−（ｔ_２−ｅ_２）｝^２は、図４の距離ｚの二乗に相当する。すなわち、第１の内部電極５の下面の端部に位置する点Ｐと、第２の内部電極６の第２の引き出し部６ｃの上面の内側端Ｑと、点Ｑと同じ高さ位置にあり、点Ｐの直下に位置する点Ｒとで形成される直角三角形ＰＱＲにおいて、斜辺ＰＱの長さをｚとする。辺ＱＲの長さは、（Ｇ_１−Ｌ_２）であり、辺ＰＲの長さは｛ｃ−（ｔ_２−ｅ_２）｝となる。従って、上記式（１）の左辺は、距離ｚの二乗となる。言い換えれば、式（１）を満たす範囲は、辺ＰＱの長さがセラミック層の厚みｃ以上であることを意味しており、ｚが厚みｃよりも短くなると、絶縁抵抗が劣化する。

式（２）についても同様であり、第２の内部電極５の第１の引き出し部５ｃが位置している部分において、同様の条件を定めたものである。

また、好ましくは、２μｍ≦Ｌ_１≦（Ｇ_１−１０）μｍかつ２μｍ≦Ｌ_２≦（Ｇ_２−１０）μｍを満足することが望ましい。Ｌ_１及びＬ_２が２μｍ未満の場合には、導電ペーストの印刷により、十分な厚みの第１，第２引き出し部５ｃ，６ｃを形成することが困難となることがある。

図５は、本発明の第２の実施形態に係る積層セラミック電子部品の縦断面図である。積層セラミック電子部品２１は、表面導体の構造及び形成位置が異なることを除いては、第１の実施形態と同様である。従って、同一部分については同一の参照番号を付することにより、その詳細な説明を省略することとする。

積層セラミック電子部品２１では、セラミック素体２の第１の端面２ｃ側及び第２の端面２ｄ側において、第１の主面２ａ上に第１，第２の表面導体２２，２３が形成されており、第２の主面２ａ上にも第１，第２の表面導体２２，２３が形成されている。

第１の表面導体２２を代表して説明すると、第１の表面導体２２は、外側の主面である第１の面２２ａと、内側の主面である第２の面２２ｂとを有する膜状の導体である。第１の面２２ａを露出させるようにして、第２の面２２ｂ側からセラミック素体２の第１の主面２ａに埋設されている。ここでは、第１の面２２ａがセラミック素体２の第１の主面２ａと面一とされている。

このような構造は、例えばマザーの積層体の主面に表面導体を形成した後、ＰＥＴフィルムなどを間に介在させて静水圧プレスなどのプレスによりマザーの積層体を積層方向に加圧することにより得ることができる。表面導体２２の第１の面２２ａが、セラミック素体２の第１の主面２ａと面一とされているので、第１の外部電極３の延長部３ｂを薄くした場合であっても、延長部３ｂの外表面を平坦化することができる。従って、電子部品の低背化を進めることができる。

なお、表面導体２２，２３を第１の面２２ａ，２３ａは、セラミック素体２の主面２ａよりも下方に位置していてもよい。すなわち、表面導体形成用導電ペーストの印刷に際しての圧力により、外側の面２２ａ，２３ａが、主面２ａよりも下方に埋没することもあり得る。

加えて、本実施形態では、第１の表面導体２２は、積層方向において、第１の引き出し部５ｃとは重ならないように形成されている。言い換えれば、第１の表面導体２２の第１の端面２ｃ側の端縁は、第１，第２の端面２ｃ，２ｄを結ぶ方向において、第１の引き出し部５ｃの内側の端縁よりも内側に位置している。第２の表面導体２３もまた、同様に、積層方向において、第２の引き出し部６ｃと重ならないように形成されている。

第１，第２の表面導体をマザーの積層体の主面上に導電ペーストの印刷により形成する場合、積層方向において重なり合う位置に、第１の引き出し部または第２の引き出し部と第１または第２の接続部との境界部が存在すると、印刷に際しての圧力が該境界部において変動する。そのため、各表面導体の平滑性が損なわれることがある。これに対して、本実施形態のように、第１の表面導体２２，２３の下方に、すなわち積層方向において、第１の引き出し部５ｃまたは第２の引き出し部６ｃが存在しない場合には、このような印刷に際しての圧力の変動が生じ難い。従って、表面導体２２，２３の平滑性が損なわれ難い。

図６（ａ）及び（ｂ）は、本発明の第３の実施形態に係る積層セラミック電子部品を説明するための図であり、（ａ）は、第１の内部電極が形成される高さ位置の平面断面図であり、（ｂ）は、第２の内部電極が形成される高さ位置の平面断面図である。

本実施形態では、第１の内部電極３２は、第１の有効部３２ａと、第１の接続部３２ｂと、第１の引き出し部３２ｃとを有する。第１の有効部３２ａは、矩形の平面形状有し、導電ペーストの印刷により形成されている。

本実施形態では、第１の外部電極３４が、第１の端面２ｃを覆う端面部３４ａと、第３，第４の側面２ｅ，２ｆに至っている延長部３４ｂ，３４ｃとを有し、平面視略Ｕ字状の形状を有する。この延長部３４ｂ，３４ｃに対応して、第１の引き出し部３２ｃは、端面２ｃに露出しているだけでなく、端面２ｅ，２ｆにも露出している平面形状を有する。そして、第１の接続部３２ｂは、このような平面形状の第１の引き出し部３２ｃの内側端縁に沿うように形成されており、平面視略Ｕ字状の形状を有する第１の有効部３２ａの３つの辺に連ねられている。

第２の内部電極３３もまた、同様の平面形状を有する。すなわち、第２の外部電極３５が、端縁部３５ａと、第３，第４の側面２ｅ，２ｆに至っている延長部３５ｂ，３５ｃとを有するため、第２の引き出し部３３ｃ及び第２の接続部３３ｂが、外部電極３５の平面形状に応じた形状とされている。第２の有効部３３ａは、第１の有効部３２ａと同様に、矩形の平面形状を有する。

本実施形態では、積層セラミック電子部品３１は、複数の内部電極３２，３３の面方向が実装基板に対して垂直となる方向に実装して用いられ得る。すなわち、外部電極３４，３５の延長部３４ｂ，３５ｂまたは延長部３４ｃ，３５ｃを用いて積層セラミック電子部品３１を実装することができる。

図７は、本発明の第４の実施形態に係る積層セラミック電子部品の外観を示す斜視図であり、図８（ａ）及び（ｂ）は、本実施形態の積層セラミック電子部品の異なる高さ位置における模式的略平面断面図を示す。

第４の実施形態の積層セラミック電子部品４１は、積層セラミックコンデンサアレイである。ここでは、セラミック素体４２内において、複数の電子部品ユニットとして、複数のコンデンサユニットが並設されている。すなわち、図６に示す第１の外部電極４３及び第２の外部電極４４を有する電子部品ユニットが、複数並設されている。

一対の第１，第２の外部電極４３，４４間に、１つの積層セラミックコンデンサユニットが構成されている。すなわち、図８（ａ）に示すように、ある高さ位置では、第１の内部電極４５，４５と、第１の内部電極４７，４７とが交互に配置されている。そして、セラミック層を介して第１の内部電極４５，４５または第１の内部電極４７，４７と重なり合うように、図８（ｂ）に示すように異なる高さ位置において、第２の内部電極４６，４６及び第２の内部電極４８，４８が形成されている。このようにして、複数の積層セラミックコンデンサユニットが構成されている。ここで、隣り合う第１の内部電極４５，４７は、セラミック素体４２の対向し合う一方及び他方の側面にそれぞれ引き出されている。もっとも、隣り合う第１の内部電極４５，４７は、セラミック素体４２において、同じ側面に引き出されていてもよい。

このような積層セラミックコンデンサアレイにおいても、各内部電極４５，４７及び４６，４８において、有効部、接続部及び引き出し部を設けることにより、前述した実施形態と同様に、メッキ膜の接合強度を高めることができると共に、電気的特性のばらつきを小さくすることができる。

例えば、第１の内部電極４５を例にとると、静電容量を取り出すための第１の有効部４５ａに連なるように、第１の接続部４５ｂが形成されており、第１の接続部４５ｂに連なるように、かつセラミック素体４２の側面４２ｃに露出するように、相対的に膜厚の厚い第１の引き出し部４５ｃが形成されている。他の第１の内部電極４７及び第２の内部電極４６，４８もまた、同様に、有効部、接続部及び引き出し部を有する。

本発明の積層セラミック電子部品は、積層セラミックコンデンサアレイとしての積層セラミック電子部品４１のように、複数の電子部品ユニットを１つの電子部品素体内に並設した構造を有していてもよい。

また、同じ機能を発現する複数の電子部品ユニットに限らず、異なる機能を有する電子部品ユニットが１つのセラミック素体内に形成されていてもよい。

図９（ａ）及び（ｂ）は、本発明の変形例を説明するための各模式的平面断面図である。本変形例の積層セラミック電子部品５１では、多端子型の低ＥＳＲ（透過直列抵抗）型の積層セラミックコンデンサである。積層セラミック電子部品５１は、セラミック素体５２を有する。セラミック素体５２内には、第１の内部電極５３及び第２の内部電極５４が形成されている。第１の内部電極５３は、第１の有効部５３ａと、複数の第１の接続部５３ｂと、複数の第１の接続部５３ｂにそれぞれ連ねられており、かつセラミック素体５２の第１の側面５２ｃまたは第２の側面５２ｄに引き出されている相対的に膜厚が厚い複数の第１の引き出し部５３ｃとを有する。第２の内部電極５４もまた、同様に、第２の有効部５４ａと、複数の第１の引き出し部５４ｃとを有する。

ここでは、複数の第１の引き出し部５３ｃがセラミック素体５２の側面５２ｃ，５２ｄに引き出されている部分と複数の第２の引き出し部５４ｃが側面５２ｃ，５２ｄに引き出されている部分とが積層方向において重なり合っていない。よって、第１の側面５２ｃにおいて４つの外部電極が、第２の側面５２ｄにおいても、４つの外部電極が形成され、多端子型の積層セラミックコンデンサを構成することができる。

このような多端子型の積層セラミックコンデンサにおいても、本発明に従って、相対的に膜厚の厚い第１，第２の引き出し部を設けることにより、上述した第１〜第４の実施形態と同様に、電気的特性のばらつきを小さくすることができる。

図１０（ａ）及び（ｂ）は、本発明の他の変形例を説明するための積層セラミック電子部品の異なる高さ位置の平面断面図である。

図１０（ａ）に示すように、セラミック素体６２のある高さ位置において、第１の内部電極６３が形成されている。第１の内部電極６３は、第１の有効部６３ａと、第１の有効部６３ａに連ねられた複数の第１の接続部６３ｂ，６３ｃを有する。そして、複数の第１の接続部６３ｂ，６３ｃにそれぞれ接続されており、セラミック素体６２の外表面に露出している複数の第１の引き出し部６３ｄ，６３ｅを有する。従って、第１の引き出し部６３ｄ，６３ｅのそれぞれに接続されるように、２つの外部電極６５ａ，６５ｂがメッキ法により形成されている。ここでは、一方の第１の接続部６３ｂ及び第１の引き出し部６３ｄが、セラミック素体６２の第１の側面６２ｃと、第３の側面６２ｅとのコーナー部分に位置している。また、もう１つの第１の接続部６３ｃ及び第１の引き出し部６３ｅは、第３の側面６２ｅの中央から第２の側面６２ｄ側に寄せられて配置されている。従って、複数の第１の外部電極６５ａ，６５ｂが設けられている。

第２の内部電極６４もまた、同様に形成された第２の有効部６４ａと、複数の第２の引き出し部６４ｂ，６４ｃと、複数の第２の引き出し部６４ｄ，６４ｅとを有する。第２の引き出し部６４ｄが、第２の側面６２ｄと、第３の側面６３ｅとのコーナー部分に位置している。また、第２の引き出し部６４ｅが、第３の側面６２ｅの略中央から第１の側面６２ｃ側に寄せられた位置に設けられている。従って、複数の第２の外部電極６６ａ，６６ｂが形成されている。

このように、本発明においては、第１の外部電極及び第２の外部電極が複数形成され、それぞれに応じて、第１，第２の接続部及び第１，第２の引き出し部が形成されてもよい。本変形例では、第３の側面６２ｅ側に、第１の外部電極６５ａ，６５ｂ及び複数の第２の外部電極６６ａ，６６ｂが形成されているので、内部電極６３，６４が実装面に対して垂直となるようにし、第３の側面６２ｅを実装面として、積層セラミック電子部品６１を基板上に実装することができる。

なお、上述した実施形態では、積層セラミックコンデンサにつき説明したが、本発明におけるセラミック素体は、圧電体や半導体であってもよく、すなわち、同様の積層構造を有する積層型圧電セラミック部品や積層型セラミックサーミスタにも本発明を適用することができる。

１…積層セラミック電子部品
２…セラミック素体
２ａ…第１の主面
２ｂ…第２の主面
２ｃ…第１の端面
２ｄ…第２の端面
２ｅ…第３の側面
２ｆ…第４の側面
３…第１の外部電極
３ａ…端面部
３ｂ…第１の延長部
３ｃ…第２の延長部
４…第２の外部電極
４ａ…端面部
４ｂ…第１の延長部
４ｃ…第２の延長部
５…第１の内部電極
５ａ…第１の有効部
５ｂ…第１の接続部
５ｃ…第１の引き出し部
６…第２の内部電極
６ａ…第２の有効部
６ｂ…第２の接続部
６ｃ…第２の引き出し部
７，８…第１の表面導体
７ａ，８ａ…第１の面
７ｂ，８ｂ…第２の面
９，１０…第２の表面導体
９ａ，１０ａ…第１の主面
９ｂ，１０ｂ…第２の主面
２１…積層セラミック電子部品
２２…第１の表面導体
２２ａ，２３ａ…第１の面
２２ｂ…第２の面
２３…第２の表面導体
３１…積層セラミック電子部品
３２…第１の内部電極
３２ａ…第１の有効部
３２ｂ…第１の接続部
３２ｃ…引き出し部
３３…第２の内部電極
３３ａ…第２の有効部
３３ｂ…第２の接続部
３３ｃ…引き出し部
３４…第１の外部電極
３４ａ…端面部
３４ｂ，３４ｃ…延長部
３５…第２の外部電極
３５ａ…端縁部
３５ｂ，３５ｃ…延長部
４１…積層セラミック電子部品
４２…セラミック素体
４２ｃ…側面
４３…第１の外部電極
４４…第２の外部電極
４５，４７…第１の内部電極
４５ａ…第１の有効部
４５ｂ…第１の接続部
４５ｃ…引き出し部
４６，４８…第２の内部電極
５１…積層セラミック電子部品
５２…セラミック素体
５２ｃ…第１の側面
５２ｄ…第２の側面
５３…第１の内部電極
５３ａ…第１の有効部
５３ｂ…第１の接続部
５３ｃ…引き出し部
５４…第２の内部電極
５４ａ…第２の有効部
５４ｃ…引き出し部
６１…積層セラミック電子部品
６２…セラミック素体
６２ｃ…第１の側面
６２ｄ…第２の側面
６２ｅ…第３の側面
６３…第１の内部電極
６３ａ…第１の有効部
６３ｂ…第１の接続部
６３ｃ…第１の接続部
６３ｄ…引き出し部
６３ｅ…引き出し部
６４…第２の内部電極
６４ａ…第２の有効部
６４ｂ，６４ｃ，６４ｄ，６４ｅ…引き出し部
６５ａ，６５ｂ…第１の外部電極
６６ａ，６６ｂ…第２の外部電極

Claims (11)

1. 複数のセラミック層が積層されている構造を有し、対向し合う第１の主面及び第２の主面と、第１の主面と第２の主面とを接続している複数の側面とを有するセラミック素体と、
   前記セラミック素体内において前記第１，第２の主面に平行に配置された第１の内部電極と、
   前記セラミック素体内に配置されており、前記第１の内部電極とセラミック層を介して部分的に重なり合うように配置された第２の内部電極とを備え、
   前記第１の内部電極が、セラミック素体内に配置された第１の有効部と、前記第１の有効部に連ねられている第１の接続部と、前記第１の接続部に接続されておりかつ前記セラミック素体のいずれかの側面に露出しており、第１の接続部よりも膜厚の厚い第１の引き出し部とを有し、
   前記第２の内部電極が、前記第１の有効部とセラミック層を介して重なり合っている第２の有効部と、前記第２の有効部に連ねられている第２の接続部と、前記第２の接続部に接続されており、前記セラミック素体のいずれかの側面に引き出されている、第２の接続部よりも膜厚の厚い第２の引き出し部とを有し、
   前記第１の内部電極の前記第１の引き出し部が引き出されている側面に形成された第１の外部電極と、
   前記第２の内部電極の前記第２の引き出し部が引き出されているセラミック素体の側面に形成された第２の外部電極とをさらに備え、
   前記第１の外部電極が形成されているセラミック素体側面から前記第１の引き出し部の内側端縁までの距離をＬ_１、前記第２の外部電極が形成されている側面から前記第２の引き出し部の内側端縁までの距離をＬ_２とし、前記第１の外部電極が形成されている側面と、前記第２の内部電極の先端との間の距離をＧ_２、前記第１の内部電極の先端と、前記第２の外部電極が形成されている側面との間の距離をＧ_１としたときに、Ｇ_２＞Ｌ_１かつＧ_１＞Ｌ_２とされている、積層セラミック電子部品。
2. 前記セラミック層の厚みをｃ、
   前記第１の接続部の厚みをｅ_１、
   前記第２の接続部の厚みをｅ_２、
   前記第１の引出し部の厚みをｔ_１、
   前記第２の引出し部の厚みをｔ_２、
   としたとき、
   （Ｇ_１−Ｌ_２）^２＋｛ｃ−（ｔ_２−ｅ_２）｝^２≧ｃ^２、かつ、
   （Ｇ_２−Ｌ_１）^２＋｛ｃ−（ｔ_１−ｅ_１）｝^２≧ｃ^２
   である、請求項１に記載の積層セラミック電子部品。
3. 前記複数の側面か、第１，第２の外部電極が形成されている第１，第２の側面を有し、
   前記第１，第２の外部電極が、前記セラミック素体の側面上に形成された第１，第２のメッキ膜をそれぞれ有し、
   前記セラミック素体の第１の側面側及び第２の側面側のそれぞれにおいて、前記第１及び第２の主面の少なくとも一方に形成された第１，第２の表面導体をさらに備え、
   前記第１のメッキ膜が、前記第１の側面側に設けられた前記第１の表面導体を被覆するように前記第１，第２の主面の少なくとも一方に至っている延長部を有し、
   前記第２のメッキ膜が、前記第２の側面側に設けられた前記第２の表面導体を被覆するように前記第１，第２の主面の少なくとも一方に至っている延長部を有する、請求項１または２に記載の積層セラミック電子部品。
4. 前記第１の表面導体が、セラミック層の積層方向において前記第１の引き出し部と重なっておらず、前記第２の表面導体が、前記第２の引き出し部と前記積層方向において重なっていない、請求項３に記載の積層セラミック電子部品。
5. 前記第１の表面導体及び前記第２の表面導体が、外側に位置する第１の面と、反対側の主面である第２の面とを有し、第２の面側から前記セラミック素体に該表面導体の前記第１の面を露出するようにして埋められている、請求項３または４に記載の積層セラミック電子部品。
6. 前記第１の表面導体の第１の面及び前記第２の表面導体の第１の面が、前記セラミック素体の第１の主面または第２の主面と実質的に面一とされている、請求項５に記載の積層セラミック電子部品。
7. 前記第１，第２の接続部が前記第１，第２の有効部と同じ膜厚で一体に形成されている、請求項１〜６のいずれか１項に記載の積層セラミック電子部品。
8. 前記第１，第２の引き出し部が、前記第１，第２の接続部と同じ金属により一体に形成された第１の金属層と、第１の金属層上に積層されている第２の金属層とを有する、請求項１〜７のいずれか１項に記載の積層セラミック電子部品。
9. 前記セラミック素体が、直方体状の形状を有し、前記第１，第２の外部電極がそれぞれ形成されている側面が、対向し合う第１，第２の端面であり、前記第１の内部電極の第１の引き出し部が第１の端面に、前記第２の内部電極の第２の引き出し部が第２の端面に引き出されている、請求項１〜８のいずれか１項に記載の積層セラミック電子部品。
10. 前記第１，第２の内部電極がセラミック層を介して積層されている電子部品ユニットが、前記セラミック素体内において複数並設されている、請求項１〜９のいずれか１項に記載の積層セラミック電子部品。
11. 前記複数の電子部品ユニットのそれぞれに対応するように、複数対の第１，第２の外部電極が備えられている、請求項１０に記載の積層セラミック電子部品。

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