CN1892935A - 内置式上/下电极多层部件及其制造方法 - Google Patents

Abstract

本发明涉及制造内置式上/下电极多层部件的方法，包括将具有在其上形成的第一内部电极图样的第一陶瓷片和具有在其上形成的第二内部电极图样的第二陶瓷片交替层叠，以便形成第一多层片状产品；在第一多层片状产品上形成第一和第二通路孔，该第一和第二通路孔分别连接第一和第二内部电极图样；将不具有内部电极图样的第三和第四陶瓷片分别接合至第一多层片状产品的上部和下部，以便形成第二多层片状产品，第三和第四陶瓷片具有对应于第一和第二通路孔形成的第三和第四通路孔；以及在第一到第四通路孔中填入导电胶。

Description

内置式上/下电极多层部件及其制造方法

相关申请的交叉引用

本申请要求于2005年6月22日向韩国知识产权局提交的韩国专利申请第2005-0053844号的优先权，其披露内容接合于此作为参考。

技术领域

本申请涉及内置式上/下电极多层部件(built-in type upper/lowerelectrode multi-layer part)及其制造方法，更具体地，涉及内置式上/下电极多层部件及其制造方法，在该部件中，形成的具有多个层叠陶瓷片的内部电极图样(internal electrode pattern)相互重叠的面积根据静电容量(electrostatic capacity，静电电容)而不相同，以便实现预期范围的静电容量(desired band of electrostatic capacity)。

此外，本发明涉及内置式上/下电极多层部件及其制造方法，在该部件中，可以仅通过通路孔(via hole，通孔)来形成上外部电极和下外部电极(external electrode)，而无需在陶瓷片上形成任何镍(Ni)层。

此外，本发明还涉及内置式上/下电极多层部件及其制造方法，在该部件中，在上表面和下表面的整个部分或预定部分上形成外部电极，并且形成的该部件具有彼此相同的长度和宽度，以便易于在基板上形成通路孔，可将打孔或钻孔处理(通过该处理将部件内置入基板中)的次数减少到一次，并且可提高该部件的抗弯强度。

背景技术

最近，为了制造更轻、更小、更紧凑的电子产品，实现了设计一体化以及部件的小型化。然而，这种一体化和小型化带来了在处理元件以及特性方面的各种困难。因此，为了解决这些问题，在相关技术中，倾向于将已安装在基板上的部件内置于(嵌入)基板中。在这种情况下，部件的厚度应当小于基板的厚度，以便可将部件内置于基板中，而这使得形成部件的外部电极很困难。现在，将参照附图分析根据相关技术形成外部电极的方法，并且将描述该方法的问题。

图1是根据相关技术的内置式左/右电极多层部件的透视图，示出了作为实例的多层陶瓷电容器(MLCC)。图2是沿图1的A-A线的剖视图。

如图1和图2所示，根据相关技术的内置式左/右电极多层部件4具有为覆盖立方形主体1的两端而形成的外部电极3。主体1以如下方式形成。将其上印刷有内部电极图样2的电介质陶瓷片层叠，以便形成多层片状产品。将该多层片状产品恰当地插入主体1。该插入使内部电极图样2的端部在主体1的两端暴露在外。

外部电极3覆盖主体1两端的外部，并连接到内部电极图样2，其通过插入多层片状产品而暴露在立方形主体1的外部。换句话说，由于内部电极图样2是选择性地暴露在主体1的两端，所以将主体1的两端浸入金属胶(metallic paste，金属浆)中，并且将外部电极3粘接到其两端。此后，通过电极氧化法(electrode burning process，电极燃烧法)使外部电极3氧化(burned，焦化)。最后，将镍(Ni)层或SnPb层(或Sn层)电镀到外部电极3的表面上，以完全制成芯片元件。

除了上述浸入法之外，可以通过熟知的溅射法(sputteringmethod)、胶烘烤法(paste baking method)、汽相沉积法、以及电镀法来形成外部电极3。

在各方法中，浸入法广泛用于形成外部电极。在上述的浸入法中，形成外部电极的多层陶瓷电容器(MLCC)连接到装配架(jig)，并在其中形成有外部电极的部分上涂覆导电(例如，Cu)胶，以便可以被加热。然后，依次将镍(Ni)和锡(Sn)-铅(Pb)电镀到其上，以完全制成外部电极。

图3a和3b是用来解释说明根据相关技术的内置式左/右电极多层部件的问题的参考图。

如图3a所示，在根据相关技术的内置式左/右电极多层部件中，只在左和右方向上形成电极，并且部件的长度和宽度互不相同。

因此，由于长度和宽度互不相同的内置式左/右电极多层部件须被打孔和钻孔以便内置入基板，所以需要进行至少两次以上的打孔或钻孔。

由于根据相关技术的内置式左/右电极多层部件的长度和宽度互不相同，所以当垂直地进行加载时就可能使该部件弯曲。

在根据相关技术的内置式左/右电极多层部件中，当将基板钻孔以形成用于电连接的通路孔时，须确保与外部电极范围的宽度同一程度的精度，以便部件不会裂开，这使得形成通路孔非常困难。此外，当制造较小尺寸的部件时，需要高精度的打孔或钻孔技术，这使得制造该部件更加困难。

在根据相关技术的内置式左/右电极多层部件中，当通过浸入法形成较薄部件(例如，具有小于0.8mm厚度的部件)的左/右外部电极时，如图3b所示，用来形成外部电极的胶的少量涂覆到部件的左部和右部上，而大量的胶被涂覆到部件的上部和下部，这就意味着部件形成为火柴杆形状(matchstick shape)。同样地，如果左外部电极和右外部电极形成为火柴杆形状，则在与内部电极的连接上就会出现问题，而不可能制造出具有希望厚度的部件。

发明内容

本发明的一个优点在于提供了内置式上/下电极多层部件及其制造方法，在该部件中，形成的具有多个层叠陶瓷片的内部电极图样相互重叠的面积根据静电容量而不相同，以便实现期望范围的静电容量。

本发明的另一个优点在于提供了内置式上/下电极多层部件及其制造方法，在该部件中，将多个具有互不相同的内部电极图样的第一和第二陶瓷片交替层叠，以便形成多层片状产品，形成用于分别连接第一和第二陶瓷片的第一和第二通路孔，并且在接合(join，连接)至多层片状产品的顶面和底面的陶瓷片上形成的通路孔大于第一和第二通路孔，以便仅通过通路孔来形成上外部电极和下外部电极而无需形成镍层。

本发明的进一步优点在于提供了内置式上/下电极多层部件及其制造方法，在该部件中，在整个上部和下部或预定的上部和下部上形成部件的外部电极，以便易于在基板上形成通路孔。

本发明的又一优点在于提供了内置式上/下电极多层部件，将该部件制造为具有彼此相同的宽度和长度，以便可以使用于将部件内置入基板中的打孔和钻孔处理的次数减少到一次，并且提高部件的抗弯强度。

本发明的总的发明构思的其他方面和优点将在接下来的描述中部分地阐述，并且将会从描述中部分地显而易见，或可通过本发明的总的发明构思的实施而被理解。

根据本发明的一方面，制造内置式上/下电极多层部件的方法包括：将具有在其上形成的第一内部电极图样的第一陶瓷片和具有在其上形成的第二内部电极图样的第二陶瓷片交替层叠，以便形成第一多层片状产品；在第一多层片状产品上形成第一和第二通路孔，第一和第二通路孔分别连接第一和第二内部电极图样；将不具有内部电极图样的第三和第四陶瓷片分别接合至第一多层片状产品的上部和下部上，以便形成第二多层片状产品，第三和第四陶瓷片具有对应于第一和第二通路孔形成的第三和第四通路孔；以及将导电胶填入第一到第四通路孔中。

第一和第二陶瓷片形成为正方形形状。

当将第一和第二陶瓷片层叠时，第一和第二内部电极图样的预定部分相互重叠。

第一和第二内部电极图样相互重叠的面积根据静电容量而不相同。

第三和第四通路孔的尺寸与第一和第二通路孔的尺寸相同。

此外，第三和第四通路孔的尺寸大于第一和第二通路孔的尺寸。

根据本发明的另一方面，制造内置式上/下电极多层部件的方法进一步在其中填入了导电胶的第二多层片状产品的上部和下部分别形成金属层。

金属层是通过连接金属片而形成的。

在将导电胶填入第一到第四通路孔的同时形成金属层。

金属层由镍(Ni)形成。

将金属层电镀以便不会被水氧化。

根据本发明的另一方面，内置式上/下电极多层部件包括：具有在其上形成的第一内部电极图样的第一陶瓷片；具有在其上形成的第二内部电极图样的第二陶瓷片；第一多层片状产品，通过将第一和第二陶瓷片交替层叠而形成，并且在其中形成第一和第二通路孔，以分别连接第一和第二内部电极图样；第二多层片状产品，其中，不具有内部电极图样的第三和第四陶瓷片分别连接在第一多层片状产品的上部和下部，第三和第四陶瓷片具有对应于第一和第二通路孔形成的第三和第四通路孔；以及填入第一到第四通路孔的导电胶。

第一和第二陶瓷片形成为正方形形状。

当将第一和第二陶瓷片层叠时，第一和第二内部电极图样的预定部分相互重叠。

第一内部电极图样形成为倒L形，而第二内部电极图样形成为L形。

具有在其一边(side)上形成的第一孔的第一内部电极图样形成为正方形形状，而具有在其一边上形成的第二孔的第二内部电极图样形成为正方形形状。

第一内部电极图样形成为倒L形或L形，并且第二内部电极图样的预定部分与第一内部电极图样重叠，以便实现低电容范围(capacity band)。

具有在其一边上形成的第一孔的第一内部电极图样形成为正方形形状，而具有在其一边上形成的第二孔的第二内部电极图样形成为使得整个第二内部电极图样包含在第一内部电极图样中。

第三和第四通路孔具有与第一和第二通路孔相同的尺寸。

此外，第三和第四通路孔具有大于第一和第二通路孔的尺寸。

根据本发明的又一方面，内置式上/下电极多层部件进一步包括在其中填入了导电胶的第二多层片状产品的上部和下部之上形成的金属层。

金属层由金属片形成。

在将导电胶填入第一到第四通路孔的同时形成金属层。

将金属层电镀以便不会被水氧化。

内置式上/下电极多层部件是通过根据以上方面中的任一方面的方法来制造的。

由于所形成的具有多个层叠陶瓷片的内部电极图样相互重叠的面积根据静电容量而不相同，所以可实现期望范围的静电容量。

无需形成镍层，即可形成上外部电极和下外部电极。

另外，当部件内置入基板时，通路孔容易在基板中形成。而且，用于将部件内置入基板中的打孔或钻孔处理的次数可减少到一次，并且可提高部件的抗弯强度。

图4到图7示出了内置式上/下电极多层部件，在该部件中，形成的具有多个层叠陶瓷片的内部电极图样相互重叠的面积根据静电容量而不相同，所以可实现期望范围的静电容量。

附图说明

通过以下结合附图的实施例的描述，本发明的总的发明构思的这些和/或其他方面和优点将变得显而易见，并且更易于被理解，附图中：

图1是示出了根据相关技术的内置式左/右电极多层部件的透视图；

图2是沿图1A-A线的剖视图；

图3a和图3b是用来解释说明根据相关技术的内置式左/右电极多层部件的问题的参考图；

图4a到图4g是解释说明根据本发明第一实施例制造内置式上/下电极多层部件的过程的示图；

图5a到图5g是解释说明根据本发明第二实施例制造内置式上/下电极多层部件的过程的示图；

图6a和图6b是解释说明根据本发明第三实施例制造内置式上/下电极多层部件的过程的示图；

图7a和图7b是解释说明根据本发明第四实施例制造内置式上/下电极多层部件的过程的示图；

图8是解释说明根据本发明第五实施例制造内置式上/下电极多层部件的过程的示图；

图9是解释说明根据本发明第六实施例制造内置式上/下电极多层部件的过程的示图；

图10是解释说明根据本发明第七实施例制造内置式上/下电极多层部件的过程的示图。

具体实施方式

下面将详细参照本发明的总的发明构思(其实例在附图中示出)的实施例，其中，全文中相同的参考标号表示相同的元件。以下参照附图描述实施例，以解释说明本发明的总的发明构思。

在下文中，将参照附图详细描述本发明的优选实施例。

[第一实施例]

图4a到4g是解释说明根据本发明第一实施例制造内置式上/下电极多层部件的过程的示图，该过程的步骤如下。

参照图4a，在第一陶瓷片10a的一边上形成具有预定形状的第一内部电极图样12a，并且在第二陶瓷片10b的一边上形成第二内部电极图样12b。当第一和第二陶瓷片10a和10b相互重叠时，部分第一内部电极图样12a与部分第二内部电极图样12b重叠。

此时，第一和第二陶瓷片10a和10b形成为正方形形状(即长度和宽度彼此相同)。如图4a所示，第一内部电极图样12a形成为倒L形，而第二内部电极图样12b形成为L形。

形成的第一和第二内部电极图样12a和12b的形状可根据静电容量而不相同。

第一和第二陶瓷片10a和10b的静电容量可用下面的公式1来表示。

[公式1]

$C=\frac{Q}{S}={\mathrm{\ϵ}}_0{\mathrm{\ϵ}}_r\frac{\mathrm{nS}}{t}$

其中，S表示第一和第二内部电极图样12a和12b相互重叠的面积，ε₀表示在第一和第二内部电极图样12a和12b之间的物质的相对介电常数，ε_r表示比例常数(proportional constant)，Q表示电荷，n表示第一和第二陶瓷片10a和10b的数量，以及t表示第一和第二陶瓷片10a和10b的厚度。

为了增大公式1中的静电容量C，可以增大第一和第二内部电极图样12a和12b相互重叠的面积S，可在第一和第二陶瓷片10a和10b之间使用具有较大相对介电常数的物质，或可减小第一和第二陶瓷片10a和10b之间的距离。

因此，如果增大第一和第二内部电极图样12a和12b相互重叠的面积，静电容量C就会增加。反之，如果减小第一和第二内部电极图样12a和12b相互重叠的面积，静电容量C就会降低。

在本发明中，形成的第一和第二内部电极图样12a和12b相互重叠的面积不相同，以便实现期望的静电容量C。因此，可实现具有与在第一实施例中已实现的形状不相同的形状的第一和第二内部电极图样12a和12b。

接着，如图4b所示，将多个第一和第二陶瓷片10a和10b交替地层叠以便形成第一多层片状产品20。

如图4c所示，在第一多层片状产品20上，形成第一通路孔22以便连接在第一陶瓷片10a中形成的第一内部电极图样12a，并且形成第二通路孔21以便连接在第二陶瓷片10b中形成的第二内部电极图样12b。

如图4d所示，在第三陶瓷片30a上形成另一个具有与上述第二通路孔21相同的尺寸和位置的第二通路孔21，并且在第四陶瓷片30b上形成具有与上述第一通路孔22相同的尺寸和位置的另一个通路孔22。第三和第四陶瓷片30a和30b不具有在其上形成的内部电极图样。

如图4d和4e所示，将多个第三和第四陶瓷片30a和30b层叠，以使第一多层片状产品20的上部和下部分别具有期望的厚度。

图4e示出了第二多层片状产品40，在其中，第三和第四陶瓷片30a和30b接合(连接)至第一多层片状产品20的上部和下部。在第二多层片状产品40的顶面上，形成第二通路孔21以便连接第二内部电极图样12b。在第二多层片状产品40的底面上，形成第一通路孔22以便连接第一内部电极图样12a。

如图4f所示，将导电胶41填入在第二多层片状产品40上形成的第一和第二通路孔22和21中，然后进行干燥。

通过填入第一和第二通路孔22和21中的胶41，第一陶瓷片10a的第一内部电极图样12a相互电连接，并且第二陶瓷片10b的第二内部电极图样12b相互电连接。

如图4f和4g所示，在其中填入了胶41的第二多层片状产品40的上部和下部分别形成镍(Ni)层50a和50b。

镍层50a和50b可通过以下两种方法中的任何一种方法来形成。第一种方法是形成呈片状的镍层50a和50b以便于连接，如图4f所示。第二种方法是在将胶41填入第一和第二通路孔22和21中的同时形成镍层50a和50b，如图4g所示。在后一方法中，镍用作胶41以便第一和第二通路孔22和21与镍层50a和50b同时形成。

在形成镍层50a和50b时，可将镍层50a和50b进行电镀以便不会被水氧化。

最后，在打磨后，经过塑化(plasticzing)以及氧化处理(burningprocesss，燃烧处理)，完全制成具有期望形状的芯片。

在此之后，通过刀刃切割(blade-cutting)、激光切割、以及划线切割(dicing)中的任一种方式将芯片分成单元芯片。

[第二实施例]

图5a到图5g是解释说明根据本发明第二实施例制造内置式上/下电极多层部件的过程的示图，其中，实现的内部电极图样具有不同形状以便内部电极图样相互重叠的面积与第一实施例的面积不同。

如图5a所示，形成内置式上/下电极多层部件以便在第一陶瓷片60a的一边上形成具有预定形状的第一内部电极图样62a，以及在第二陶瓷片60b的一边上形成第二内部电极图样62b。当第一和第二陶瓷片60a和60b相互重叠时，部分第一内部电极图样62a与部分第二内部电极图样62b交迭。

与第一实施例中相同，第一和第二陶瓷片60a和60b形成为正方形形状(即长度和宽度相同)。如图5a所示，具有在其一个角处形成的第一孔64a的第一内部电极图样62a形成为正方形形状。具有在其一个角处形成的第二孔64b的第二内部电极图样62b形成为正方形形状。当第一和第二陶瓷片层叠时，第一和第二孔64a和64b位于对角方向。

如图5b所示，将多个第一和第二陶瓷片60a和60b交替层叠以便形成第一多层片状产品70。

如图5c所示，在第一多层片状产品70上，在第二孔64b中形成用于连接第一陶瓷片60a的第一内部电极图样62a的第一通路孔71，并且在第一孔64a中形成用于连接第二陶瓷片60b的第二内部电极图样62b的第二通路孔72。为了防止第一和第二内部电极图样62a和62b短路，第一通路孔71的尺寸小于第二孔64b的尺寸，并且第二通路孔72的尺寸也小于第一孔64a的尺寸。

如图5d所示，在第三陶瓷片80a上形成另一个具有与上述第一通路孔71相同的尺寸和位置的第一通路孔71，并且在第四陶瓷片80b上形成另一个具有与上述第二通路孔72相同的尺寸和位置的第二通路孔72。第三和第四陶瓷片80a和80b不具有在其上形成的内部电极图样。

如图5d和5e所示，将多个第三和第四陶瓷片80a和80b层叠以使第一多层片状产品70的上部和下部上分别具有期望的厚度。

图5e示出了第二多层片状产品90，在其中，第三和第四陶瓷片80a和80b分别接合(连接)至第一多层片状产品70的上部和下部上。在第二多层片状产品90的一边上形成用于连接第一内部电极图样62a的第一通路孔71，并且在第二多层片状产品90的另一边上形成用于连接第二内部电极图样62b的第二通路孔。

如图5f所示，将导电胶91填入分别在第二多层片状产品90的一边以及另一边上形成的第一和第二通路孔71和72中，然后进行干燥。

通过填入第一和第二通路孔71和72中的胶91，使得在第一陶瓷片60a中形成的第一内部电极图样62a相互电连接，并且使得在第二陶瓷片60b中形成的第二内部电极图样62b相互电连接。

如图5f和图5g所示，在填入了胶91的第二多层片状产品90的上部和下部上分别形成镍(Ni)层100a和100b。

镍层100a和100b可通过以下两种方法的任一种方法来形成。第一种方法是形成呈片状的镍层100a和100b以便于连接，如图5f所示。第二种方法是在将胶91填入第一和第二通路孔71和72中的同时形成镍层100a和100b，如图5g所示。在后一方法中，镍用作胶91以便第一和第二通路孔71和72与镍层100a和100b同时形成。

在形成镍层100a和100b时，可将镍层100a和100b进行电镀以便不会被水氧化。

最后，在打磨后，经过塑化以及氧化处理，完全制成具有期望形状的芯片，然后将芯片分成单元芯片。

接下来，将参照图6和图7描述制造具有低电容范围(capacityband)的内置式上/下电极多层部件的方法。

[第三实施例]

图6a和图6b是解释说明根据本发明第三实施例制造内置式上/下电极多层部件的过程的示图。

在根据第三实施例的内置式上/下电极多层部件中，减小陶瓷片层叠时内部电极图样相互重叠的面积以便实现低电容范围。该内置式上/下电极多层部件的制造几乎与第一和第二实施例的制造相同。

如上所述，静电容量根据内部电极图样相互重叠的面积而不相同。因此，如果减小内部电极图样相互重叠的面积，就可实现低电容范围。

根据第三实施例的内置式上/下电极多层部件的内部电极图样的形成如下。如图6a所示，在第一陶瓷片110a的一边上形成具有预定形状的第一内部电极图样112a，并且在第二陶瓷片110b的一边上形成第二内部电极图样112b，以便当第一和第二陶瓷片110a和110b层叠时覆盖第一内部电极图样112a的预定部分。

例如，第一内部电极图样112a形成为倒L形(或L形)，如图6a所示。第二内部电极图样112b形成为覆盖部分第一内部电极图样112a，以便能够实现低电容范围。

与图4b(或图5b)中类似，将其中分别形成有第一和第二内部电极图样112a和112b的第一和第二陶瓷片110a和110b交替层叠，以便形成多层片状产品，参见图6b。

接着，在第一内部电极图样112a上形成第一通路孔(未示出)，以便多层片状产品的第一内部电极图样112a相互连接，并且在第二内部电极图样112b上形成第二通路孔(未示出)，以便多层片状产品的第二内部电极图样112b相互连接。

将其中形成有第一和第二通路孔的陶瓷片相互连接以形成多层片状产品之后，将导电胶114填入第一和第二通路孔。

最后，与在图4f和图4g(或图5f和图5g)中类似，在多层片状产品的上部和下部上分别形成镍(Ni)层。接着，通过打磨处理以及塑化和氧化处理，完全制成具有期望形状的芯片。

[第四实施例]

图7a和图7b是解释说明根据本发明第四实施例制造内置式上/下电极多层部件的过程的示图。

在根据第四实施例的内置式上/下电极多层部件中，形成的内部电极图样具有不同形状以便实现低电容范围，如在图6中。

内置式上/下电极多层部件的形成如下。如图7a所示，在第一陶瓷片120a上形成具有在一边上形成的第一孔124a的第一内部电极图样122a，并且在第二陶瓷片120b上形成具有在一边上形成的第二孔124b的第二内部电极图样122b。当第一和第二陶瓷片120a和120b层叠时，第一孔124a位于与第二孔124b相对的一边。形成的第二内部电极图样122b足够小，以致整个第二内部电极图样122b与第一内部电极图样122a重叠。

例如，如图7a所示，具有第一孔124a的第一内部电极图样122a形成为正方形形状，并且形成的具有第二孔124b的第二内部电极图样122b足够小，以致整个第二内部电极图样122b被包在第一内部电极图样122a中。

同样地，如在图4b(或图5b)中，在其中形成有第一和第二内部电极图样122a和122b的第一和第二陶瓷片120a和120b交替层叠，以便形成多层片状产品。

在第二孔124b内，形成第一通路孔(未示出)，以便多层的第一内部电极图样122a相互连接。在第一孔124a内，形成第二通路孔(未示出)，以便第二内部电极图样122b相互连接。

在其中形成有第一和第二通路孔的陶瓷片接合(join，连接)至多层片状产品的上部和下部上之后，将导电胶127填入第一和第二通路孔中。

最后，如在图4f和图4g(或图5f和图5g)中，在多层片状产品的上部和下部上形成镍(Ni)层，然后通过打磨处理以及氧化和塑化处理，完全制成具有期望形状的芯片。

接下来，将参照图8到图10描述仅利用通路孔而无需在多层片状产品的上部和下部分上形成任何镍层来形成外部电极的方法。

[第五实施例]

图8是解释说明根据本发明第五实施例制造内置式上/下电极多层部件的过程的示图。

参照图8，示出的多层片状产品20通过与在图4a到图4c(或图5a到图5c)中的相同的过程形成。在多层片状产品20的一个角上，形成第一通路孔22以便连接第一内电极(inner electrode)(未示出)。在前述一个角的对角方向的另一个角上，形成第二通路孔21，以便连接第二内电极(未示出)。

在多层片状产品20的上部和下部上，分别层叠多个陶瓷片230a和230b以获得期望的厚度，在其中分别形成第三和第四通路孔221和222。

陶瓷片230a和230b不具有在其上形成的任何内部电极图样。第三和第四通路孔221和222的尺寸大于第一和第二通路孔22和21的尺寸。

在其中形成有第三和第四通路孔221和222的陶瓷片230a和230b接合(join，连接)至多层片状产品20的上部和下部上之后，将导电胶填入第一至第四通路孔22、21、221、以及222中，然后进行干燥。接着，通过打磨处理以及氧化和塑化处理，完全制成具有期望形状的芯片。

在以这种方式制造的内置式上/下电极多层部件中，在上部和下部形成的第三和第四通路孔221和222大于第一和第二通路孔22和21。因此，可仅通过通路孔来形成外部电极，而无需在多层片状产品的上部和下部形成镍(Ni)层。

[第六实施例]

图9是解释说明根据本发明第六实施例制造内置式上/下电极多层部件的过程的示图。

在制造内置式上/下电极多层部件中，进行多次打孔或钻孔，以便分别在陶瓷片330a和330b上形成的通路孔321和322具有比在多层片状产品20上形成的第一和第二通路孔更大的尺寸，如图9所示。

与在图8中类似，在顶面和底面上形成的外部电极具有比已有的通路孔更大的尺寸。因此，可仅通过通路孔来形成外部电极，而无需在顶面和底面上形成镍层。

[第七实施例]

图10是解释说明根据本发明第七实施例制造内置式上/下电极多层部件的过程的示图。

参照图10，示出的多层片状产品20通过与在图4a到图4c(或图5a到图5c)中相同的过程形成。在多层片状产品20的对角线上的角上，分别形成用于连接第一内部电极图样(未示出)的第一通路孔22和用于连接第二内部电极图样(未示出)的第二通路孔21。

在多层片状产品20的上部和下部，分别层叠多个陶瓷片330a和330b以便获得期望的厚度，在其中形成第一和第二通路孔22和21。陶瓷片330a和330b不具有在其上形成的任何内部电极图样。

在其中形成有第一和第二通路孔22和21的陶瓷片330a和330b接合(join，连接)至多层片状产品20的上部和下部上之后，将导电胶填入第一和第二通路孔22和21中，然后进行干燥。

以这种方式制造的内置式上/下电极多层部件设置有两个外部电极，其分别形成于上部和下部上以便连接第一和第二内部电极图样。因此，当将内置式上/下电极多层部件安装在基板内时，可只在一个方向上形成通路孔，这使得易于形成通路孔。换句话说，在传统情形中，在部件的上部和下部上分别形成外部电极，用于连接上电极的通路孔不难形成，但是在部件的下部上形成连接下电极的通路孔就非常困难。

在本发明中，已举例说明了多层陶瓷电容器(MLCC)，并将其描述为在其中形成有上外部电极和下外部电极的多层部件。但是，本发明可应用于所有利用多层方法的电子部件。

尽管参照其典型实施例描述了本发明，但是本领域的技术人员应该理解，对其在形式和细节上所作的各种改变和修改都不脱离由下面的权利要求所限定的本发明的范围。

如上所述，在根据本发明的内置式上/下电极多层部件及其制造方法中，可实现以下优点。形成的具有多个层叠陶瓷片的内部电极图样相互重叠的面积根据静电容量而不相同，由此来实现期望的静电容量范围。

此外，将多个具有互不相同的内部电极图样的第一和第二陶瓷片交替层叠，并且形成了用于分别连接第一和第二陶瓷片的第一和第二通路孔。然后，当在分别接合至多层片状产品的顶面和底面上的陶瓷片上形成通路孔时，形成的通路孔具有比第一和第二通路孔更大的尺寸，这使得有可能仅通过通路孔来形成外部电极，而无需形成镍层。

由于在上部和下部的整个或预定部分形成内置式上/下电极多层部件的外部电极，所以很容易在基板上形成通路孔。

制造的内置式上/下电极多层部件具有相同的长度和宽度。因此，打孔或钻孔处理的次数可减少到一次，进行打孔或钻孔用于将部件内置入基板中。而且，可提高部件的抗弯强度。

可以在无需进行传统芯片制造中通常需要进行的外部电极形成过程的情况下形成外部电极。

上外部电极和下外部电极通过层叠或印刷方法来形成，而无需进行外部电极涂覆过程。因此，通过简单和廉价的方法就可将电极内置入基板中。

尽管示出并描述了本发明的总的发明构思的一些实施例，但本领域的技术人员应该理解，在不脱离本发明的总的发明构思的原则和精神下，可以对这些实施例进行改变，本发明的总的发明构思的范围由所附权利要求及其等价物所限定。

Claims (24)

1.一种制造内置式上/下电极多层部件的方法，包括：

将具有在其上形成的第一内部电极图样的第一陶瓷片和具有在其上形成的第二内部电极图样的第二陶瓷片交替层叠，以便形成第一多层片状产品；

在所述第一多层片状产品上形成第一和第二通路孔，所述第一和第二通路孔分别连接所述第一和第二内部电极图样；

将不具有内部电极图样的第三和第四陶瓷片分别接合至所述第一多层片状产品的上部和下部上，以便形成第二多层片状产品，所述第三和第四陶瓷片具有对应于所述第一和第二通路孔形成的第三和第四通路孔；以及

将导电胶填入所述第一到第四通路孔。

2.根据权利要求1所述的制造内置式上/下电极多层部件的方法，其中，所述第一和第二陶瓷片形成为正方形形状。

3.根据权利要求1所述的制造内置式上/下电极多层部件的方法，其中，当将所述第一和第二陶瓷片层叠时，所述第一和第二内部电极图样的预定部分相互重叠。

4.根据权利要求3所述的制造内置式上/下电极多层部件的方法，其中，所述第一和第二内部电极图样相互重叠的面积根据静电容量而不相同。

5.根据权利要求1所述的制造内置式上/下电极多层部件的方法，其中，所述第三和第四通路孔的尺寸与所述第一和第二通路孔的尺寸相同。

6.根据权利要求1所述的制造内置式上/下电极多层部件的方法，其中，所述第三和第四通路孔的尺寸大于所述第一和第二通路孔的尺寸。

7.根据权利要求1所述的制造内置式上/下电极多层部件的方法，进一步包括在填入了所述导电胶的所述第二多层片状产品的上部和下部上分别形成金属层。

8.根据权利要求7所述的制造内置式上/下电极多层部件的方法，其中，所述金属层通过连接金属片来形成。

9.根据权利要求7所述的制造内置式上/下电极多层部件的方法，其中，在将导电胶填入所述第一到第四通路孔的同时形成所述金属层。

10.根据权利要求7到9中任一项所述的制造内置式上/下电极多层部件的方法，其中，所述金属层由镍(Ni)形成。

11.根据权利要求10所述的制造内置式上/下电极多层部件的方法，其中，将所述金属层进行电镀以便不会被水氧化。

12.一种内置式上/下电极多层部件，包括：

具有在其上形成的第一内部电极图样的第一陶瓷片；

具有在其上形成的第二内部电极图样的第二陶瓷片；

第一多层片状产品，其通过交替层叠所述第一和第二陶瓷片来形成，并且在其中形成第一和第二通路孔以分别连接所述第一和第二内部电极图样；

第二多层片状产品，其中，不具有内部电极图样的第三和第四陶瓷片分别接合至所述第一多层片状产品的上部和下部，所述第三和第四陶瓷片具有对应于所述第一和第二通路孔形成的第三和第四通路孔；以及

填入所述第一到第四通路孔中的导电胶。

13.根据权利要求12所述的内置式上/下电极多层部件，其中，所述第一和第二陶瓷片形成为正方形形状。

14.根据权利要求12所述的内置式上/下电极多层部件，其中，当将所述第一和第二陶瓷片层叠时，所述第一和第二内部电极图样的预定部分相互重叠。

15.根据权利要求14所述的内置式上/下电极多层部件，其中，所述第一内部电极图样形成为倒L形，并且所述第二内部电极图样形成为L形。

16.根据权利要求14所述的内置式上/下电极多层部件，其中，具有在其一边上形成的第一孔的所述第一内部电极图样形成为正方形形状，以及具有在其一边上形成的第二孔的所述第二内部电极图样形成为正方形形状。

17.根据权利要求14所述的内置式上/下电极多层部件，其中，所述内部电极图样形成为倒L形或L形，并且所述第二内部电极图样的预定部分与所述第一内部电极图样重叠以便实现低电容范围。

18.根据权利要求14所述的内置式上/下电极多层部件，其中，具有在其一边上形成的第一孔的所述第一内部电极图样形成为正方形形状，并且具有在其一边上形成的第二孔的所述第二内部电极图样形成为使得所述整个第二内部电极图样被包在所述第一内部电极图样中。

19.根据权利要求12所述的内置式上/下电极多层部件，其中，所述第三和第四通路孔具有与所述第一和第二通路孔相同的尺寸。

20.根据权利要求12所述的内置式上/下电极多层部件，其中，所述第三和第四通路孔具有大于所述第一和第二通路孔的尺寸。

21.根据权利要求12所述的内置式上/下电极多层部件，进一步包括在其中填入了所述导电胶的所述第二多层片状产品的上部和下部上形成的金属层。

22.根据权利要求21所述的内置式上/下电极多层部件，其中，所述金属层由金属片形成。

23.根据权利要求21所述的内置式上/下电极多层部件，其中，在将所述导电胶填入所述第一到第四通路孔的同时形成所述金属层。

24.根据权利要求21到23中任一项所述的内置式上/下电极多层部件，其中，所述金属层经过电镀以便不会被水氧化。

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