KR20160040035A

KR20160040035A - 칩 부품 및 그 제조방법

Info

Publication number: KR20160040035A
Application number: KR1020140133526A
Authority: KR
Inventors: 박용선; 오윤석; 최영대
Original assignee: 삼성전기주식회사
Priority date: 2014-10-02
Filing date: 2014-10-02
Publication date: 2016-04-12
Also published as: US20160099100A1; CN106158244A

Abstract

본 발명의 일 실시예에 따른 칩 부품은, 음각 구조의 외부전극 패턴을 갖는 세라믹층이 복수 개 배치되는 세라믹 본체, 상기 세라믹 본체의 내부에 위치하며, 상기 복수의 세라믹층 상에 배치되는 내부 도체 패턴을 포함하는 내부 코일부 및 상기 외부전극 패턴에 충전되는 도전성 물질이 서로 연결되어 형성되는 외부전극 을 포함할 수 있다.

Description

칩 부품 및 그 제조방법 {CHIP COMPONENT AND MANUFACTURING METHOD THEREOF}

본 발명은 칩 부품 및 그 제조방법에 관한 것이다.

적층형 칩 부품 중 하나인 인덕터는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하거나, LC 공진 회로를 이루는 부품으로 사용되는 대표적인 수동소자이다.

한편, 근래에는 적층형 인덕터가 널리 보급되어 가고 있는 추세이며, 상기 적층형 인덕터는 내부 코일 패턴이 형성된 복수의 세라믹층을 적층한 구조를 가지며, 상기 내부 코일 패턴은 서로 연결되어 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현할 수 있다.

다만, 종래의 하면 전극 인덕터는 인쇄 후 노출된 내부 전극을 비아(via)를 통해 연결하거나, 별도의 외부전극을 구현하기 위한 공정이 추가로 필요했다.

일본 공개특허공보 제2010-165973호

본 발명의 제1 기술적인 측면에 따른 칩 부품은, 음각 구조의 외부전극 패턴을 갖는 세라믹층이 복수 개 배치되는 세라믹 본체; 상기 세라믹 본체의 내부에 위치하며, 상기 복수의 세라믹층 상에 배치되는 내부 도체 패턴을 포함하는 내부 코일부; 및 상기 외부전극 패턴에 충전되는 도전성 물질이 서로 연결되어 형성되는 외부전극; 을 포함할 수 있다.

본 발명의 제2 기술적인 측면에 따른 칩 부품은, 외부전극 패턴부를 포함하는 세라믹층이 복수 개 배치되는 세라믹 본체; 및 상기 외부전극 패턴부에 충전되는 도전성 물질; 을 포함하고, 상기 외부전극 패턴부의 두께는 상기 세라믹층의 두께보다 낮으며, 상기 외부전극 패턴부는, 상기 세라믹층에 관통 형성되는 적어도 하나의 비아홀을 통해 연결될 수 있다.

본 발명의 제3 기술적인 측면에 따른 칩 부품의 제조방법은, 음각 구조의 외부전극 패턴을 갖는 복수의 세라믹층을 마련하는 단계; 상기 외부전극 패턴에 도전성 물질을 충전하는 단계; 및 상기 복수의 세라믹층 상에 배치되는 외부전극 패턴을 서로 연결하는 단계; 를 포함할 수 있다.

본 발명의 일 실시예에 따른 칩 부품 및 그 제조방법은, 별도로 외부전극을 구현하기 위한 공정이 없이도 세라믹층의 적층과 동시에 외부전극을 형성할 수 있으며, 이로써 제조 공정을 단순화시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 칩 부품을 내부 코일부가 나타나도록 도시한 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 칩 부품의 구성 중 외부전극 패턴을 갖는 세라믹층을 도시한 도면이다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시한 세라믹층에 내부 도체 패턴 및 도전성 물질이 충전된 것을 도시한 도면이다.
도 4는 도 1에 도시한 칩 부품의 분해 사시도이다.
도 5는 본 발명의 다른 실시예에 따른 칩 부품을 내부 코일부가 나타나도록 도시한 사시도이다.
도 6은 도 5에 도시한 칩 부품의 분해 사시도이다.
도 7은 본 발명의 일 실시예에 따른 칩 부품의 제조방법을 나타낸 순서도이다.
도 8은 도 7에 도시한 칩 부품의 제조방법 중 외부 전극을 형성하는 방법을 보다 구체적으로 나타낸 도면이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 부품(100)

이하에서는 본 발명의 일 실시형태에 따른 칩 부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 칩 부품(100)을 내부 코일부(120)가 나타나도록 도시한 사시도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 칩 부품(100)은 세라믹 본체(100), 내부 코일부(120) 및 외부전극(130)을 포함할 수 있다.

상기 세라믹 본체(110)는 복수의 관통 홈을 갖는 복수의 세라믹층이 적층되어 형성될 수 있다. 또한, 상기 세라믹 본체(110)는 상기 복수의 세라믹층이 소결된 상태일 수 있으며, 상기 인접하는 복수의 세라믹층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

세라믹 본체(110)는 일 실시예로 육면체 형상일 수 있다. 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.

또한, 세라믹 본체(110)는 실장면으로 제공되는 하면, 이에 대향하는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비할 수 있다.

상기 복수의 세라믹층은 Al₂O₃계 유전체 와 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 유전체와 페라이트를 포함할 수 있다.

상기 내부 코일부는 세라믹 본체(110)의 내부에 위치할 수 있다. 또한, 상기 복수의 세라믹층 상에 배치되는 내부 도체 패턴(121, 도 3a)을 포함할 수 있다.

상기 세라믹 본체(110)는 내부 도체 패턴(121, 도 3a)이 형성된 복수의 세라믹층이 적층되어 형성될 수 있으며, 상기 내부 도체 패턴(121, 도 3a)은 상기 세라믹 본체(110) 내에서 내부 코일부(120)를 형성할 수 있다.

상기 내부 코일부(120)는 세라믹 본체(110)의 내부에서, 상기 세라믹 본체(110)의 하면에 대하여 수직으로 배치될 수 있다.

즉, 세라믹 본체(110) 내부에 배치되는 내부 코일부(120)는, 내부 코일부(120)의 중앙을 관통하는 가상의 중심축이 세라믹 본체(110)의 두께 방향의 상면 또는 하면에 대하여 평행하도록 배치될 수 있다.

복수의 세라믹층 상에 형성되는 내부 도체 패턴(121, 도 3)은 비아홀에 의해 서로 전기적으로 연결되어 하나의 내부 코일부(120)를 형성할 수 있으며, 이로써 목표로 하는 인덕턴스(inductance)를 구현할 수 있다.

한편, 상기 내부 코일부(120)는 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 칩 부품(100)의 구성 중 외부전극 패턴(112)을 갖는 세라믹층(111)을 도시한 도면이다.

도 2a 및 도 2b를 참조하면, 세라믹층(111)은 음각 구조의 외부전극 패턴(112a, 112b, 단, 공통으로 지칭되는 경우 112)을 포함할 수 있다.

상기 외부전극 패턴(112)의 일 실시예는 세라믹층(111)의 일면에서 상기 일면과 마주보는 타면으로 음각 공법을 통해 형성될 수 있다. 이때, 도 2a에서는 소정의 깊이로써 세라믹층(111)의 상면에서 하면으로 음각 형성되는 것을 도시하고 있다.

즉, 외부전극 패턴(112)의 두께는 세라믹층(111)의 두께보다 낮게 형성되도록 세라믹층(111)의 전체 두께에 대해 두께 방향으로 오목하게 함몰된 홈이 형성될 수 있다. 이러한 외부전극 패턴(112)의 개수, 두께 및 위치는 세라믹 본체(110)에 배치되는 복수의 세라믹층 모두에 공통될 수 있으며, 이는 목표로 하는 인덕턴스 값에 따라 조절될 수 있다.

특히, 외부전극 패턴(112)의 형태는 외부전극(130)이 세라믹 본체(110)에 형성되는 위치에 따라 달라질 수 있다.

즉, 외부전극(130)이 세라믹 본체(110)의 길이 방향의 양 측면에 형성되는 경우라면, 세라믹층(111)의 길이 방향의 양 측면에 외부전극 패턴(112)이 위치할 수 있다.

도 2a 및 도 2b에서는 상기 외부전극 패턴(112a, 112b)이 세라믹층(111)의 길이 방향의 양 측면 모서리에 'L'자 형태로 구비되는 것으로 도시하였으며, 이에 따라 외부전극(130, 도 1 참조)은 'L'자 형태로 형성될 수 있다.

한편, 외부전극 패턴(112)에 위치하는 세라믹층(111)에는 세라믹층 상하로 관통하는 적어도 하나의 비아홀(113)이 형성될 수 있다. 상기 적어도 하나의 비아홀(113)은 개수 및 형태가 도 2a 및 도 2b에 도시된 것으로 제한되지는 않으나, 다만, 외부전극 패턴(112)이 위치하는 세라믹층(111) 각각에 형성되는 비아홀은 모두 동일한 개수 및 형태를 가질 수 있다.

도 3a 및 도 3b는 도 2a 및 도 2b에 도시한 세라믹층(111)에 내부 도체 패턴(121) 및 도전성 물질이 충전된 것을 도시한 도면이다.

도 2a, 2b, 3a 및 3b를 참조하면, 세라믹층(111)은 외부전극 패턴(112)에 충전되는 도전성 물질을 더 포함할 수 있다. 이때, 상기 도전성 물질은 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 등을 포함할 수 있다.

세라믹 본체(110)는 세라믹층(111)이 복수 개가 적층되어 형성될 수 있다. 이 경우, 도전성 물질이 충전된 외부전극 패턴(131a, 131b)은 세라믹층(111)에 형성된 적어도 하나의 비아홀(113a, 113b)을 통해 전기적으로 접속될 수 있으며, 적층 방향에 따라 적층되면서 'L'자 형태의 외부전극(130)을 형성할 수 있다.

보다 상세히 설명하면, Cu/Ni/Sn 또는 Ni/Sn과 같은 도금을 통해 도전성 물질이 충전된 외부전극 패턴(131a, 131b)에 도금층을 형성할 수 있으며, 상기 도금층을 서로 표면 연결하여 외부전극(130)을 구현할 수 있다.

상기 외부전극 패턴(131a, 131b)을 이용하여 외부전극(130)을 형성하는 내용에 대해서는 도 8을 참조하여 보다 구체적으로 설명하기로 한다.

도전성 물질이 충전된 외부전극 패턴(131a, 131b)의 두께는 세라믹층(111)의 두께와 동일하거나, 소성 후 수축에 의해 동일해질 수 있도록 세라믹층(111)의 두께를 초과하도록 형성될 수 있다.

한편, 세라믹층(111)에는 내부 도체 패턴(121)이 배치될 수 있다. 상기 내부 도체 패턴(121)의 형태는 목표로 하는 인덕턴스에 따라 달라질 수 있으며, 도 3a에 도시된 형태에 한정되는 것은 아니다.

복수 개의 세라믹층(111) 상에 형성되는 내부 도체 패턴(121)은 적어도 하나의 비아홀을 통해 전기적으로 접속될 수 있다. 즉, 복수 개의 세라믹층(111) 상에 형성되는 내부 도체 패턴(121)은 서로 전기적으로 접속될 수 있으며, 적층 방향에 따라 연속적으로 중첩되면서 나선형 구조의 내부 코일부(120, 도 1 참조)로 형성될 수 있다.

도 3b를 참조하면, 세라믹층(111) 상에 내부 도체 패턴(121)이 외부로 노출되는 면을 세라믹층(111)의 상면이라고 할 때, 세라믹층(111)의 상면에서 내부 도체 패턴(121)과 도전성 물질이 충전된 외부전극 패턴(131a, 131b)은 거의 동일면으로 이루어질 수 있으나, 상술한 바와 같이 이에 제한되는 것은 아니다.

도 4는 도 1에 도시한 칩 부품의 분해 사시도이다.

도 4를 참조하면, 본 발명의 일 실시예에 따른 칩 부품(100)은 세라믹 본체(110)를 형성하는 복수의 세라믹층(111a 내지 111h)을 포함할 수 있다.

이때, 세라믹 본체(110)를 구성하는 복수의 세라믹층(111a 내지 111h)은 도전성 물질이 충전된 외부전극 패턴(131a, 131b)이 형성되지 않은 세라믹층(111a, 111h)을 포함할 수 있다. 상기 세라믹층(111a, 111h)는 상기 세라믹 본체(110)의 내부를 보호할 수 있는 보호층 역할을 수행할 수 있다.

또한, 복수의 세라믹층(111a 내지 111h)은 내부 도체 패턴(121a 내지 121d)이 형성되지 않은 세라믹층(111b 및 111g)을 포함할 수 있다.

도 4에서는 세라믹 본체(110)가 도전성 물질이 충전된 외부전극 패턴(131a, 131b)이 형성되지 않은 세라믹층(111a, 111h)을 두 개 포함하는 것으로 도시하였으나, 적층되는 세라믹층의 개수는 이에 제한되는 것은 아니며, 목표로 하는 인덕턴스에 따라 달라질 수 있다.

또한, 도 4는 내부 도체 패턴(121a 내지 121d)은 세라믹층(111c 내지 111f) 상에만 형성되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다.

내부 도체 패턴(121a 내지 121d)은 세라믹층(111c 내지 111f) 상에 형성되어, 세라믹 본체(110)의 적층 방향에 따라 복수의 비아홀(도면 미도시)에 의해 서로 전기적으로 연결되어 내부 코일부(120, 도 1 참조)를 형성할 수 있다.

내부 도체 패턴(121a 내지 121d)은 세라믹 본체의 외부로 노출되는 인출부(114a, 114b)를 포함할 수 있다. 상기 인출부(114a, 114b)는 세라믹층(111c, 111f)의 길이 방향의 양 측면에서 서로 반대 방향으로 이격되어 배치될 수 있으며, 도전성 물질이 충전된 외부전극 패턴(131a, 131b)과 전기적으로 접속될 수 있다.

도 5는 본 발명의 다른 실시예에 따른 칩 부품(100)을 내부 코일부(120)가 나타나도록 도시한 사시도이다.

도 6은 도 5에 도시한 칩 부품(100)의 분해 사시도이다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 칩 부품(100)은 외부전극(130)이 세라믹 본체(110)의 하면에 형성될 수 있다.

도 6을 참조하면, 도전성 물질이 충전된 외부전극 패턴(131c, 131d)의 일 실시예는 세라믹층(111)의 일면에서 상기 일면과 마주보는 타면으로 음각 공법을 통해 형성될 수 있으며, 도전성 물질이 충전된 외부전극 패턴(131c, 131d)의 두께 및 위치는 전술한 일 실시예에서의 도전성 물질이 충전된 외부전극 패턴(131a, 131b)와 동일하므로 생략하기로 한다.

다만, 도전성 물질이 충전된 외부전극 패턴(131c, 131d)의 형태는 외부전극(130, 도 5 참조)이 세라믹 본체(110)에 형성되는 위치에 따라 달라질 수 있다.

즉, 본 발명의 다른 실시예에 따른 칩 부품(100)의 구성 중 외부전극(130)은 하면 전극 형태이며, 이에 따라 도전성 물질이 충전된 외부전극 패턴(131c, 131d)은 세라믹층(111)의 폭 방향의 일 측면에 도전성 물질이 충전되어 형성될 수 있다.

한편, 도 6을 참조하면, 도 4에 도시된 것과는 달리, 내부 도체 패턴(121a 내지 121d)에 포함되는 인출부(114c, 114d)는 세라믹 본체(110)의 실장면으로 제공되는 하면으로 노출될 수 있도록 도전성 물질이 충전된 외부전극 패턴(131c, 131d)와 전기적으로 접속될 수 있다.

즉, 인출부(114c, 114d)는 세라믹층(111c, 111f) 각각에서 폭 방향의 일 측면(세라믹층이 적층되는 경우 세라믹 본체의 하면)으로 노출될 수 있다. 또한, 인출부(114c, 114d)는 서로 일정 거리가 이격된 상태로 배치되는 외부전극 패턴(131c, 131d)에 각각 접속될 수 있다.

상술한 내용 외에 세라믹층(111a 내지 111h), 도전성 물질의 종류 및 내부 도체 패턴(121a 내지 121d) 및 비아홀에 대해서는 전술한 본 발명의 일 실시예에서 설명한 바와 동일하므로, 설명을 생략하기로 한다.

칩 부품의 제조방법

도 7은 본 발명의 일 실시예에 따른 칩 부품의 제조방법을 나타낸 순서도이다.

도 4 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 칩 부품의 제조방법은, 음각 구조의 외부전극 패턴(112a, 112b)을 갖는 복수의 세라믹층(111b 내지 111g)을 마련하는 단계(S100), 상기 외부전극 패턴(112a, 112b)에 도전성 물질을 충전하는 단계(S200) 및 상기 복수의 세라믹층(111b 내지 111g) 상에 배치되는 도전성 물질이 충전된 외부전극 패턴(131a, 131b)을 도금으로 서로 연결하여 외부전극(130)을 형성하는 단계(S300)를 포함할 수 있다.

상기 외부전극 패턴(112a, 112b)은 세라믹층의 일면에서 상기 일면과 마주보는 타면으로 음각 형성될 수 있으며, 음각 형성되는 외부전극 패턴(112a, 112b)의 두께는 세라믹층의 두께보다 낮다. 또한, 음각 형성되는 외부전극 패턴(112a, 112b)은 두께 및 형태 등이 적층되는 세라믹층 전체에 걸쳐 일정하게 유지될 수 있으며, 목표로 하는 인덕턴스에 따라 달라질 수 있다.

또한, 음각 형성되는 외부전극 패턴(112a, 112b)은 일 실시예로 레이저 가공에 의하여 형성될 수 있다. 즉, 레이저 빔을 물체의 표면에 조사하고, 물체의 표면 근처를 용융 및 증발시켜 물질을 제거시킴으로써 가공이 이루어질 수 있다.

이후, 도전성 물질을 스크린 프린팅 등의 방법을 이용하여 외부전극 패턴(112a, 112b)에 충전시킬 수 있다.

이때, 복수의 세라믹층(111a 내지 111h)은 세라믹 본체(100)의 실장면으로 제공되는 하면에 대하여 수직 방향으로 배치될 수 있다.

한편, 세라믹층 상(111c 내지 111f)에 내부 도체 패턴(121a 내지 121d)을 형성하는 단계 및 상기 내부 도체 패턴(121a 내지 121d)이 형성된 세라믹층을 적층하여 세라믹 본체(110)를 형성하는 단계를 더 포함할 수 있다.

즉, 복수의 세라믹층은 내부 도체 패턴(121a 내지 121d)이 형성되지 않은 세라믹층(111b 및 111g)을 포함할 수 있다.

이 경우, 세라믹 본체(110)가 도전성 물질이 충전된 외부전극 패턴(131a, 131b)이 형성되지 않은 세라믹층(111a, 111h)을 두 개 포함하는 것으로 도시 및 설명하였으나, 적층되는 세라믹층의 개수는 이에 제한되는 것은 아니며, 목표로 하는 인덕턴스에 따라 달라질 수 있다.

또한, 상기 외부전극 패턴(112a, 112b)을 갖는 세라믹층(111b 내지 111g)에 적어도 하나의 비아홀을 형성하는 단계를 더 포함할 수 있다. 상기 복수의 세라믹층(111b 내지 111g) 상에 형성되는 외부전극 패턴(112a, 112b)은 상기 적어도 하나의 비아홀을 통해 서로 전기적으로 연결될 수 있다.

이때, 세라믹층 상(111c 내지 111f)에 내부 도체 패턴(121a 내지 121d)을 형성하는 단계와 외부전극 패턴(112a, 112b)을 갖는 세라믹층(111b 내지 111g)에 적어도 하나의 비아홀을 형성하는 단계는 서로 순서가 바뀔 수 있다.

한편, 외부전극 패턴(112a, 112b), 비아홀 및 내부 도체 패턴(121a 내지 121d)의 형태, 위치 및 적층 순서를 조절하여 다양한 칩 부품을 제조할 수 있다.

도 8은 도 7에 도시한 칩 부품의 제조방법 중 외부 전극을 형성하는 방법을 보다 구체적으로 나타낸 도면이다.

도 8의 (a)를 참조하면, Cu/Ni/Sn 또는 Ni/Sn과 같은 도금을 통해 도전성 물질이 충전된 외부전극 패턴(131b, 131a의 경우도 동일함.)에 도금층(810)을 형성할 수 있으며, 상기 도금층(810)을 서로 표면 연결하여 외부전극(820)을 구현할 수 있다.

즉, 음각 가공방식을 이용하여 외부로 노출되는 도전성 물질이 충전된 외부전극 패턴(131b)을 형성함으로써 상기 도금층(810)간의 접촉면을 넓게 가져갈 수 있어 부분적인 도금 끊어짐 현상을 방지할 수 있다. 또한, 이를 통해 안정적인 도금 연결이 가능하며 납땜성 불량도 개선할 수 있다.

한편, 도 8의 (c)를 참조하면, 음각으로 형성되는 부위의 세라믹 층의 두께(t)는 내부 코일 패턴의 층간 세라믹 층의 두께(T) 대비 T/5 < t < T/2를 만족할 수 있다.

이때, T/5 >= t 일 경우, 세라믹 층에 도전성 물질을 충전 후 세라믹 층을 순서대로 적층 할 때 T와 t의 두께차이로 인한 세라믹 시트의 강도의 차이로 해당 부위가 찢어지는 손상이 발생할 수 있다.

또한, t >= T/2 일 경우, 세라믹 층간 도금의 원활한 연결이 어려워 부분적으로 두께 편차가 발생할 가능성이 크며, 심할 경우 도금이 연결되지 않고 미세하게 끊어질 수 있으며, 끊어진 부분의 발견이 어려울 수 있다.

본 발명에 따른 칩 부품(100)의 제조방법은, 별도의 외부전극을 형성하기 위한 공정 없이도 적층과 동시에 외부전극이 형성됨에 따라, 내부 코일 패턴의 방향을 나타내기 위한 마킹 패턴을 형성하는 과정을 생략할 수 있다.

본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정 해석되지 아니한다.

110: 세라믹 본체
111: 세라믹층
120: 내부 코일부
121: 내부 도체 패턴
130: 외부전극

Claims

음각 구조의 외부전극 패턴을 갖는 세라믹층이 복수 개 배치되는 세라믹 본체;
상기 세라믹 본체의 내부에 위치하며, 상기 복수의 세라믹층 상에 배치되는 내부 도체 패턴을 포함하는 내부 코일부; 및
상기 외부전극 패턴에 충전되는 도전성 물질이 서로 연결되어 형성되는 외부전극; 을 포함하는 칩 부품.
제1항에 있어서, 상기 외부전극 패턴은,
상기 외부전극 패턴을 갖는 세라믹층에 관통 형성되는 적어도 하나의 비아홀을 통해 연결되는 칩 부품.
제1항에 있어서, 상기 내부 도체 패턴은,
상기 세라믹 본체의 외부로 노출되는 인출부를 포함하는 칩 부품.
제3항에 있어서, 상기 인출부는,
상기 세라믹 본체의 실장면으로 제공되는 하면으로 노출되고,
상기 외부전극은 상기 세라믹 본체의 하면에 배치되어 상기 인출부와 연결되는 칩 부품.
제3항에 있어서, 상기 인출부는,
상기 세라믹 본체의 길이 방향의 양 측면으로 노출되고,
상기 외부전극은 상기 세라믹 본체의 길이 방향의 양 측면에 배치되어 상기 인출부와 연결되는 칩 부품.
제1항에 있어서, 상기 복수의 세라믹층은,
상기 세라믹 본체의 실장면으로 제공되는 하면에 대하여 수직 방향으로 배치되는 칩 부품.
외부전극 패턴부를 포함하는 세라믹층이 복수 개 배치되는 세라믹 본체; 및
상기 외부전극 패턴부에 충전되는 도전성 물질; 을 포함하고,
상기 외부전극 패턴부의 두께는 상기 세라믹층의 두께보다 낮으며,
상기 외부전극 패턴부는, 상기 세라믹층에 관통 형성되는 적어도 하나의 비아홀을 통해 연결되는 칩 부품.
제7항에 있어서, 상기 외부전극 패턴부는,
상기 세라믹층의 일면에서 상기 일면과 마주보는 타면으로 음각 형성되는 칩 부품.
제7항에 있어서, 상기 외부전극 패턴부는,
상기 세라믹층의 길이 방향의 양 끝에 배치되는 칩 부품.
제7항에 있어서,
상기 세라믹 본체의 내부에 배치되며, 세라믹층 상에 배치되는 내부 도체 패턴을 포함하는 내부 코일부; 를 더 포함하고,
상기 내부 도체 패턴은 상기 세라믹 본체의 외부로 노출되는 인출부를 갖는 칩 부품.
제10항에 있어서,
상기 외부전극 패턴부 중 적어도 하나는 상기 인출부와 연결되는 칩 부품.
제10항에 있어서, 상기 인출부는,
상기 세라믹 본체의 길이 방향의 양 측면으로 노출되고,
상기 외부전극 패턴부는 상기 세라믹 본체의 길이 방향의 양 측면에 배치되어 상기 인출부와 연결되는 칩 부품.
제7항에 있어서, 상기 복수의 세라믹층은,
상기 세라믹 본체의 실장면으로 제공되는 하면에 대하여 수직 방향으로 배치되는 칩 부품.
음각 구조의 외부전극 패턴을 갖는 복수의 세라믹층을 마련하는 단계;
상기 외부전극 패턴에 도전성 물질을 충전하는 단계; 및
상기 복수의 세라믹층 상에 배치되는 외부전극 패턴을 서로 연결하는 단계; 를 포함하는 칩 부품의 제조방법.
제14항에 있어서,
세라믹층 상에 내부 도체 패턴을 형성하는 단계; 및
상기 내부 도체 패턴이 형성된 세라믹층을 적층하여 세라믹 본체를 형성하는 단계; 를 더 포함하는 칩 부품의 제조방법.
제14항에 있어서,
상기 외부전극 패턴을 갖는 세라믹층에 적어도 하나의 비아홀을 형성하는 단계; 를 더 포함하고,
상기 복수의 세라믹층 상에 형성되는 상기 외부전극 패턴은 상기 적어도 하나의 비아홀을 통해 연결되는 칩 부품의 제조방법.
제14항에 있어서, 상기 복수의 세라믹층은,
상기 세라믹 본체의 실장면으로 제공되는 하면에 대하여 수직 방향으로 배치되는 칩 부품의 제조방법.
제14항에 있어서, 상기 외부전극 패턴은,
상기 세라믹층의 일면에서 상기 일면과 마주보는 타면으로 음각 형성되며,
상기 외부전극 패턴의 두께는 상기 세라믹층의 두께보다 낮은 칩 부품의 제조방법.
제14항에 있어서, 상기 외부전극 패턴을 서로 연결하는 단계는,
상기 외부전극 패턴끼리 서로 도금을 통해 표면 연결하여 외부전극을 형성하는 칩 부품의 제조방법.