KR100367859B1 - 적층 커패시터와 감결합 커패시터의 배선접속구조, 및배선기판 - Google Patents

적층 커패시터와 감결합 커패시터의 배선접속구조, 및배선기판 Download PDF

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다니구치마사아키
구로다요이치
호리하루오
곤도다카노리
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명에 따른 장치는 낮은 ESL 값을 갖도록 만들어진 적층 커패시터를 패키징하기 위해 형성되고 또한 MPU에 설치되는 MPU 칩을 위한 전원회로에 접속되는 감결합 커패시터를 위해서 이용된다. 배선기판에 형성되는 공동 안에 적층 커패시터가 설치된다. 상기 커패시터는 복수개의 제 1 관통도체를 통하여 제 1 내부전극에 접속된 복수개의 제 1 외부단자전극 및 복수개의 제 2 관통도체를 통하여 제 2 내부전극에 접속된 복수개의 제 2 외부단자전극을 포함한다. 커패시터 본체의 제 1 주면에 형성된 제 1 외부단자전극은 기판 내의 전원용 고온측의 관통공 도체에 접속되고, 또한 제 1 및 제 2 주면에 형성된 제 2 외부단자전극은 접지 관통공 도체와 기판 내의 모기판에 접지된다.

Description

적층 커패시터와 감결합 커패시터의 배선접속구조, 및 배선기판 {Wiring connection structure of laminated capacitor and decoupling capacitor, and wiring board}
본 발명은, 적층 커패시터와 감결합(decoupling) 커패시터의 배선접속구조 및 배선기판에 관한 것이다. 본 발명은, 특히, 고주파 회로에 있어서 유리하게 적용될 수 있는 적층 커패시터, 및 이 적층 커패시터를 이용하여 구성된 감결합 커패시터의 배선접속구조 및 배선기판에 관한 것이다.
가장 전형적인 적층 커패시터는, 예를 들어 세라믹 유전체로 이루어지고, 적층되는 복수개의 유전체층, 및 복수개의 커패시터 유닛을 형성하도록 특정 유전체층을 통해서 서로 대향하면서 유전체층의 적층방향에 서로 배치되는 복수개 쌍의 제 1 및 제 2 내부전극을 갖는, 커패시터 본체를 포함하고 있다. 커패시터 본체의 제 1 및 제 2 단면에는 각각 제 1 및 제 2 외부단자전극이 형성된다. 제 1 내부전극은 커패시터 본체의 제 1 단면 위에까지 연장되고, 제 1 내부전극은 제 1 외부단자전극에 전기적으로 접속된다. 또한, 제 2 내부전극은 제 2 단면 위에까지 연장되고, 제 2 내부전극은 제 2 외부단자전극에 전기적으로 접속된다.
이 적층 커패시터에서, 예를 들어 제 2 외부단자전극으로부터 제 1 외부단자전극으로 흐르는 전류는 제 2 외부단자전극으로부터 제 2 내부전극으로 흐르고, 또한 제 2 내부전극으로부터 유전체층을 통하여 제 1 내부전극에 이르며, 다음엔, 제 1 내부전극을 통하여 제 1 외부전극에 도달한다.
커패시터의 등가회로는, 커패시터 용량을 C, 등가 직렬 인덕턴스(ESL)을 L, 등가 직렬 저항(ESR)이라 불리는 대부분 전극저항을 R으로 할 경우, 직렬로 C,L 및 R이 접속된 회로로 표현된다.
이 등가회로의 공진주파수 (fo)는 fo= 1 / [2π×(L×C)1/2]이 되고, 공진주파수보다 높은 주파수에서는 커패시터로서 기능하지 않는다. 다시 말하면, L의 값, 또는 ESL 값이 작으면, 공진주파수(fo)는 높아지고, 더 높은 고주파에서 사용할 수 있게 된다. 내부전극에 구리를 이용하여 ESR을 낮게 하는 것도 이용되지만, 마이크로파 영역에서 사용하기 위해서는 낮은 ESR 값을 갖도록 설계된 커패시터가 필요하다.
또한, 워크스테이션이나 퍼스널 컴퓨터 등의 마이크로 프로세싱 유닛(MPU)의 MPU 칩(베어 칩)에 전원을 공급하는 전원회로에 접속되는 감결합 커패시터로서 이용되는 커패시터에 있어서도, 낮은 ESR 값이 필요하다.
도 8은, 상기 MPU 1 및 전원부 2에 관한 배선접속구조의 한 예를 도해적으로 나타낸 블록도이다.
도 8을 참조하면, MPU 1은 MPU 칩 3 및 메모리 4를 포함한다. 전원부 2는 MPU 칩 3에 전원을 공급하기 위한 것이고, 또한 전원부 2로부터 MPU 칩 3에 도달하는 전원회로에는 감결합 커패시터 5가 접속되어 있다. MPU 칩 3으로부터 메모리 4 쪽의 영역에는 신호회로가 구성되어 있다.
MPU 1에 관련해서 이용되는 감결합 커패시터 5는 또한 통상의 감결합 커패시터와 마찬가지로 노이즈 흡수나 전원의 변동에 대한 평활화를 위하여 이용된다. 그러나, 최근에는, MPU 칩 3에 있어서, 그 동작주파수가 500MHz를 넘어 1GHz까지 도달하는 것이 계획되고 있고, 이러한 MPU 칩 3에 관련해서 고속동작이 요구되는 용도에 있어서는, 급속 전원 공급기(quick power supply)로서 기능 (시작할 때 등의 전력이 급히 필요한 경우에, 커패시터에 충전된 전기량으로부터 수 나노초 사이에 전력을 공급하는 기능)이 필요하다.
어떤 MPU 칩(동작 클럭 주파수 약 500MHz) 3에서는, DC 약 2.0V가 공급되고, 소비전력은 약 24W, 즉 12A 정도의 전류가 흐르도록 설계가 되어 있다. 전력소비를 줄이기 위하여, MPU 1이 동작하지 않는 경우는 슬립모드로서 소비전력을 1W 이하까지 떨어뜨리는 방법이 채용되고 있다. 슬립 모드로부터 액티브 모드로의 변환시, MPU 칩 3에는, 그 동작 수 클럭의 동안에 액티브 모드에 필요한 전력이 공급될 필요가 있다. 동작주파수 500MHz에는, 슬립 모드로부터 액티브 모드로의 변환시에 있어서, 4 ~ 7 나노초의 시간간격 안에 전력을 공급할 필요가 있다.
그러나, 전원부 2로부터 전력을 공급하는 것이 너무 늦기 때문에, 전원부 2로부터 전원을 공급하기까지의 시간, MPU 칩 3 근방에 두는 감결합 커패시터 5에 충전되어 있는 전하를 방전하는 것에 의해 MPU 칩 3에 전원을 공급한다.
따라서, MPU 1에 있어서의 감결합 커패시터 5에 있어서도, 인덕턴스 성분이가능한 낮은 것이 필요하게 되어 있고, 인덕턴스 값이 아주 낮은 커패시터의 실현이 요망된다.
상기와 같은 조건에서, ESL 값을 더 낮게 할 수 있는 적층 커패시터의 구조가 일본특허 공개공보 11-204372 호에서 제안되고 있다.
ELS 값은 주로 적층 커패시터에 있어서 흐르는 전류에 의해 유도되는 자기장의 상쇄에 의해 감소된다. 따라서, 이러한 자기장의 상쇄가 생기도록 하기 위하여, 적층 커패시터에 있어서 흐르는 전류의 방향을 다양화하는 것이 실시되고 있다. 이 전류의 방향의 다양화를 위해, 커패시터 본체의 외부표면 위에 형성되는 외부단자전극의 수를 늘리거나, 외부단자전극에 전기적으로 접속되는 내부전극의 외부로 노출된 단자 탭의 수를 늘리거나, 또는 내부전극을 흐르는 전류에 대한 전류의 경로길이를 짧게 하는 것이 실시되고 있다.
도 9은 상기 일본특허 공개공보 11-204372 호에서 실시된 적층 커패시터 11을 개략적으로 표시하는 것과 함께, 적층 커패시터 11을 감결합 커패시터로서 이용하고 있는 MPU 12의 단면구조를 표시하고 있다.
도 9를 참조해서, 적층 커패시터 11은 적층되는 복수개의 유전체층 13을 포함하는 커패시터 본체 14를 포함하고 있다. 커패시터 본체 14의 내부에는 특정한 유전체층 13을 통하여 서로 대향하는 적어도 1쌍의 제 1 및 제 2 내부전극 15 및 16이 설치되어 있다.
커패시터 본체 14의 내부전극 15, 16과 평행하게 연장되는 제 1 주면 17 위에는 제 1, 제 2 외부단자전극 18, 19의 쌍방이 설치되어 있다. 제 1 주면 17에 대향하는 제 2 주면 20 위에는 외부단자전극이 설치되어 있지 않다.
커패시터 본체 14의 내부에는, 또한, 제 2 내부전극 16에 대하여 전기적으로 절연된 상태로 제 1 내부전극 15와 제 1 외부단자전극 18을 전기적으로 접속하도록 특정한 유전체층 13을 관통하는 제 1 관통도체(feedthrough conductor) 21, 및 제 1 내부전극 15에 대하여 전기적으로 절연된 상태로 제 2 내부전극 16과 제 2 외부단자전극 19를 전기적으로 접속하도록 특정한 유전체층 13을 관통하는 제 2 관통도체 22가 각각 설치되어 있다.
제 1, 제 2 관통도체 21, 22는 각각 복수개 설치되고, 제 1 및 제 2 관통도체 21 및 22 각각에 개별적으로 대응하여 제 1 및 제 2 외부단자전극 18 및 19도 각각 복수개 설치되어 있다.
적층 커패시터 11에 따르면, 내부전극 15 및 16을 흐르는 전류에 대하여, 전류의 경로길이를 짧게 할 수 있는 것과 함께, 각종 방향으로 향하게 하는 것이 가능하므로, 내부전극 15 및 16을 흐르는 전류에 의해 유도되는 자기장을 서로 상쇄하여, 그 결과, ELS 값을 낮게 할 수 있다.
한편, MPU 12는 아랫면 쪽에 공동(cavity) 23이 설치된 다층구조의 배선기판 24를 포함하고 있다. 배선기판 24의 윗면에는 MPU 칩 25가 표면실장되어 있다. 또한, 배선기판 24의 공동 23 안에는 감결합 커패시터로서 기능하는 상기 적층 커패시터 11이 수용되어 있다. 배선기판 24는 모기판(mother board) 26 위에 표면실장되어 있다.
도면에 나타낸 것처럼, 배선기판 24의 표면 및 내부에는 MPU 12에 있어서 필요한 배선도체가 형성되어 있고, 또한 이들 배선도체에 의해, 도 8에 나타난 것과 같은 접속이 달성된다.
대표적인 예는 배선기판 24의 내부에 형성된 고온측(hot-side) 전원용 전극 27 , 접지전극 28을 포함한다.
고온측 전원용 전극 27은, 전원용의 고온측 관통공 도체 29를 통하여 적층 커패시터 11의 제 1 외부단자전극 18에 전기적으로 접속되고, 전원용의 고온측 관통공 도체 30을 통하여 MPU 칩 25의 특정 단자 31에 전기적으로 접속되며, 또한, 전원용의 고온측 관통공 도체 32를 통하여 모기판 26에 접속되어야 하는 고온측 전도성 랜드(land) 33에 전기적으로 접속되어 있다.
또한, 접지전극 28은, 접지용 관통공 도체 34를 통하여 적층 커패시터 11의 제 2 외부단자전극 19에 전기적으로 접속되고, 접지용 관통공 도체 35를 통하여 MPU 칩 25의 특정 단자 36에 전기적으로 접속되며, 또한 접지용 관통공 도체 37을 통하여 모기판 26에 접속되어야 하는 접지측 전도성 랜드 38에 전기적으로 접속되어 있다.
도 9에서, 도 8에 나타낸 메모리 4에 상당하는 메모리의 도시는 생략되어 있다.
적층 커패시터 11에서, 도 9에 나타낸 것처럼, 제 1 및 제 2 외부단자전극 18 및 19의 쌍방을 커패시터 본체 14의 제 1 주면 17 위에 위치시키고 있다. 그 때문에, 예를 들어 배선도체가 접지전위를 가지면, 적층 커패시터 11의 제 2 외부단자전극 19는 배선기판 24 안에 있어서 접지용 관통공 도체 34, 접지전극 28 및 접지용 관통공 도체 37을 경유한 다음 접지용 도체 랜드 38에 접속된다.
따라서, 접지용 관통공 도체 34와 37의 길이에 의해 결정되는 접지측 라인의 길이 및 접지전극 28에 의해 결정되는 접지측 라인의 길이가 비교적 길어져서,접지측 라인 둘레에 발생하는 인덕턴스 성분이 증가된다. 결과적으로, 낮은 ELS 값을 갖도록 설계된 적층 커패시터 11을 이용한 효과는 감쇄된다. 또한, 비교적 더 긴 접지측 라인은 임피던스의 증가를 초래한다.
또한, 상기와 같은 접지측 라인 길이의 증가는 배선기판 24 안에서의 배선을 아주 복잡하게 한다.
상기 문제들을 극복하기 위하여, 본 발명의 바람직한 실시예들은 적층 커패시터 및 이 적층 커패시터를 이용하여 구성되는, 감결합 커패시터의 배선접속구조 및 배선기판을 제공한다.
도 1은 본 발명의 실시예에 의한 적층 커패시터 41의 내부구조를, 제 1 내부전극 44가 통하는 단면을 가지고 나타내는 평면도이다.
도 2는 도 1에 나타낸 적층 커패시터 41의 내부전극을, 제 2 내부전극 45가 통하는 단면을 가지고 나타내는 평면도이다.
도 3은 도 1 및 도 2에 나타낸 선 III-III에 따르는, 적층 커패시터 41의 단면도이다.
도 4는 도 1 내지 도 3에 나타낸 적층 커패시터 41을 감결합 커패시터로서 이용하고 있는, MPU 61의 구조예를 도해적으로 나타내는 단면도이다.
도 5는 이 발명의 따른 실시예에 의한 적층 커패시터 41a를 나타내는, 도 3에 상당하는 그림이다.
도 6은 도 5에 나타낸 적층 커패시터 41a를 감결합 커패시터로서 이용하고 있는, MPU 61a의 구조예를 도해적으로 나타내는 단면도이다.
도 7은 본 발명의 또다른 실시예에 의한 적층 커패시터 41b를 감결합 커패시터로서 이용하고 있는, MPU 61b의 구조예를 도해적으로 나타내는 단면도이다.
도 8은 본 발명의 바람직한 실시예에 있어서 흥미있는 MPU 1 및 전원보 2에 관한 접속구성을 도해적으로 나타내는 블록도이다.
도 9는 도 4에 상당하는 그림인데, 종래의 적층 커패시터 11을 감결합 커패시터로서 이용하고 있는, MPU 12의 구조예를 도해적으로 나타내는 단면도이다.
본 발명의 바람직한 실시예에 따른 적층 커패시터는 복수개의 유전체층을 포함하는 커패시터 본체를 바람직하게는 포함하고 있다.
커패시터 본체의 내부에는, 특정 유전체층을 통하여 서로 대향하는 적어도 1 쌍의 제 1 및 제 2 내부전극이 설치되어 있다.
또한, 커패시터 본체의 내부에는, 제 2 내부전극에 대하여 전기적으로 절연되면서 제 1 내부전극에 전기적으로 접속된 상태로 특정 유전체층을 관통하는 복수개의 제 1 관통도체, 및 제 1 내부전극에 대하여 전기적으로 절연되면서 제 2 내부전극에 전기적으로 접속된 상태로 커패시터 본체를 관통하는 복수개의 제 2 관통도체가 각각 설치된다. 제 1 및 제 2 관통도체는 내부전극을 흐르는 전류에 의해 유도되는 자기장을 서로 상쇄하도록 배치된다.
본 발명의 바람직한 실시예에 따른 적층 커패시터는, 복수개의 제 1 관통도체에 각각 전기적으로 접속된 상태로 각각의 제 1 관통도체에 각각 대응하도록 설치되는 복수개의 제 1 외부단자전극, 및 복수개의 제 2 관통도체에 각각 전기적으로 접속된 상태로 각각의 제 2 관통도체에 각각 대응하도록 설치되는 복수개의 제 2 외부단자전극을 포함하고 있다.
제 1 외부단자전극은 커패시터 본체의, 내부전극과 평행하게 연장되는 적어도 제 1 주면 위에 위치되고, 또한 제 2 외부단자전극은 제 1 주면 위 및 제 1 주면에 대향하는 제 2 주면 위의 쌍방에 위치된다.
본 발명의 바람직한 실시예에 따른 적층 커패시터에서, 제 2 외부단자전극만이 아니라 제 1 외부단자전극도 제 1 주면 위 및 제 2 주면 위의 쌍방에 위치될 수 있다.
즉, 본 발명의 바람직한 실시예에 따른 적층 커패시터는 제 1 내부전극에 접속되는 복수개의 제 1 관통도체의 각각에 개별적으로 대응하여 설치되는 복수개의 제 1 외부단자전극과, 제 2 내부전극에 접속되는 복수개의 제 2 관통도체의 각각에 개별적으로 대응하여 설치되는 복수개의 제 2 외부단자전극을 포함하고, 제 1 외부단자전극이 커패시터 본체의 적어도 제 1 주면 위에 설치되고, 제 2 외부단자전극이 제 1 및 제 2 주면의 쌍방 위에 설치되는 것을 특징으로 하고 있다.
제 2 관통도체는 제 1 주면과 제 2 주면 양쪽에 위치한 제 2 외부단자전극에 접속되고, 또한 제 1 외부단자전극이 제 1 주면과 제 2 주면의 양쪽에 위치된 경우에 제 1 관통도체는 제 1 외부단자전극에 전기적으로 접속된다.
제 1 외부단자전극에 전기적으로 접속되는 제 1 관통도체처럼, 제 1 주면 및 제 2 주면 양쪽에 닿도록 관통하고 있는 관통도체는 바람직하게 2×10-3mm2이상의 단면적, 보다 바람직하게는 7×10-3mm2이상의 단면적, 더욱 바람직하게는 1.5×10-2mm2이상의 단면적을 갖는다.
제 1 및 제 2 외부단자전극에는 땜납 범프(soler bump)가 형성되어 있는 것이 바람직하다.
본 발명의 다른 바람직한 실시예는, 또한 마이크로 프로세싱 유닛에 설치하는 MPU 칩을 위한 전원회로에 접속되는 감결합 커패시터의 배선접속구조에도 적용된다. 이 배선접속구조에 있어서, 감결합 커패시터는 서로 대향하는 제 1 및 제 2 주면을 갖는 커패시터 본체를 포함하고, 또한 이 커패시터 본체의 내부에는 제 1 및 제 2 주면 사이에서 관통하는 관통도체가 형성되어 있다. MPU 칩에 접속되는 전원라인 및/또는 신호라인은 상기 관통도체를 통하여 모기판에 접지접속된다.
상기 감결합 커패시터의 배선접속구조에서, 감결합 커패시터로서는 상기와 같은 본 발명의 바람직한 실시예에 따른 적층 커패시터를 유리하게 이용할 수 있다. 적층 커패시터의 제 1 외부단자전극에 상기 전원회로의 고온측이 접속되는 것이 바람직하다. 상기의 독특한 배선접속 구조를 가지고, 제 2 외부단자전극 및 제2 관통도체를 통하여 전원회로의 접지측을, 예를 들어 모기판 위의 접지측 전도성 랜드에 전기적으로 접속할 수 있는 상태를 얻을 수 있다. 제 1 외부단자전극이 제 1 주면 위 및 제 2 주면 위의 쌍방에 위치되는 경우에는, 제 1 외부단자전극 및 제 1 관통도체를 통하여 전원회로의 고온측을, 예를 들어 모기판 위의 고온측 전도성 랜드에 전기적으로 접속할 수 있는 상태도 얻을 수 있다.
본 발명의 바람직한 실시예는, 또한 마이크로 프로세싱 유닛에 설치하는 MPU 칩이 탑재되는 배선기판에 적용된다. 배선기판은 이 MPU 칩을 위한 전원을 공급하기 위한 고온측 배선도체와 접지측 배선도체를 포함한다. 상기 본 발명의 바람직한 실시예에 따른 적층 커패시터는 상기 배선기판 위에 패키징되어, 제 1 주면은 배선기판 쪽으로 향하고 제 2 주면은 패키지의 바깥쪽을 향하게 된다. 제 1 주면측의 제 1 외부단자전극은 전원용 고온측 배선도체에 전기적으로 접속되며, 또한 제 1 주면측의 제 2 외부단자전극은 패키지의 접지측 배선도체에 전기적으로 접속된다.
이러한 배선기판에서, 제 1 외부단자전극이 제 1 주면 및 제 2 주면 위의 쌍방에 위치되어 있는 적층 커패시터가 이용되는 경우에는, 적층 커패시터가 실장될 때 제 1 주면측의 제 1 외부단자전극이 전원용 고온측 배선도체에 전기적으로 접속되고, 또한 제 1 주면측의 제 2 외부단자전극이 접지측 배선도체에 전기적으로 접속되기만 하는 것이 아니라, 제 2 주면측의 제 1 외부단자전극으로부터 전원을 공급하도록 할 수 있다.
상기와 같이 배선기판으로 향한 본 발명의 바람직한 실시예에서, 바람직하게는, MPU 칩은 이 배선기판의 제 1 기판면 위에 탑재되고, 배선기판에는 제 1 기판면과는 반대의 제 제 2 기판면에 따라서 개구를 위치시키고 있는 공동이 설치된다. 적층 커패시터는 제 2 주면을 공동의 개구측에 향한 상태로 공동 안에 수용되고, 제 2 주면과 제 2 기판면과는 동일면 위에 위치된다.
또한, 본 발명의 바람직한 실시예에 따른 배선기판에 있어서, MPU 칩에 포함되는 복수개의 단자가 적층 커패시터의 제 1 및 제 2 외부단자전극의 배열 피치( arrangement pitch)와 동일한 배열 피치를 얻도록 되어도 좋다.
[실시예]
도 1 내지 도 3은 본 발명의 한 실시예에 따른 커패시터 41을 나타내고 있다. 여기서, 도 1 및 도 2는, 적층 커패시터 41의 내부구조를 나타내는 평면도이고, 도 1과 도 2는 서로 다른 단면을 나타내고 있다. 또한, 도 3은, 도 1 및 도 2에 나타낸 III-III 단면도이다.
적층 커패시터 41은 복수개의 유전체층 42를 포함하는 커패시터 본체 43을 포함하고 있다. 유전체층 42는, 예를 들면 세라믹 유전체 또는 다른 적당한 재료로 구성된다.
커패시터 본체 43의 내부에는, 특정의 유전체층 42를 통하여 서로 대향하는 적어도 1 쌍의 제 1 및 제 2 내부전극 44 및 45가 설치되어 있다. 본 실시예에서는, 복수개 쌍의 제 1 및 제 2 내부전극 44 및 45가 설치되어 있다.
커패시터 본체 43의 내부에는, 또한 제 2 내부전극 45에 대하여 전기적으로 절연되면서 제 1 내부전극 44에 전기적으로 접속된 상태로, 특정한 유전체층 42를 관통하는 복수개의 제 1 관통도체 46이 설치되어 있다. 또한, 제 1 내부전극 44에대하여 전기적으로 절연되면서 제 2 내부전극 45에 전기적으로 접속된 상태로, 커패시터 본체 43을 관통하는 복수개의 제 2 관통도체 47이 설치되어 있다.
커패시터 본체 43의, 내부전극 44 및 45와 평행하게 연장되는 제 1 주면 48 위에는, 복수개의 제 1 관통도체 46에 각각 전기적으로 접속된 상태로 각각의 제 1 관통도체 46에 각각 대응하는 복수개의 제 1 외부단자전극 49가 설치되어 있다.
커패시터 본체 43의, 제 1 주면 48 위에는, 복수개의 제 2 관통도체 47에 각각 전기적으로 접속된 상태로, 각각의 제 2 관통도체 47에 각각 대응하는 복수개의 제 2 외부단자전극 51a가 설치된다. 제 1 주면 48에 대향하는 제 2 주면 50 위에는, 복수개의 제 2 관통도체 47에 각각 전기적으로 접속된 상태로, 각각의 제 2 관통도체 47에 각각 대응하는 복수개의 제 2 외부단자전극 51b가 설치된다.
본 바람직한 실시예에서는, 각각 복수개의 제 1 및 제 2 내부전극 44 및 45가 설치되고, 제 1 및 제 2 내부전극 44 및 45의 각 사이에 형성되는 정전용량이 제 1 및 제 2 관통도체 46 및 47에 의해 병렬접속되며, 또한 상기와 같이 병렬접속된 정전용량이, 제 1 외부단자전극 49와 제 2 외부단자전극 51a 및 51b의 사이에 인출된다.
상기 제 1 관통도체 46과 제 2 관통도체 47은 내부전극 44 및 45를 흐르는 전류에 의해 유도되는 자기장을 서로 상쇄하도록 배치되어 있다. 즉, 본 바람직한 실시예에서 전류흐름 경로의 길이를 짧게 하는 것에 더해서 내부전극 44와 45를 통해서 흐르는 전류의 방향을 다양화시키기 위하여, 제 1 및 제 2 관통도체 46 및 47은 서로 인접하도록 배치된다. 결과적으로 ELS 값은 대폭 줄어든다.
본 바람직한 실시예에서는, 제 1 외부전극 49 및 제 2 외부전극 51a, 51b에는, 전도성 패드(pad) 52, 53 및 땜납 범프 54, 55가 형성된다. 전도 패드 52와 53은, 예를 들면, Cr/Ni/Cu 증착막으로 이루어지고, 또한 내부전극 44 및 45 또한 관통도체 46 및 47은, 예를 들어, Ni를 포함하는 전도성 페이스트를 구움으로써 형성된다.
도 4는 도 9에 대응하는 그림인데, 상기와 같은 실시예에 의한 적층 커패시터 41을 감결합 커패시터로서 이용하고 있는 MPU 61을 나타내고 있다.
도 4를 참조하면, MPU 61은 배선기판 62를 포함하고, 배선기판 62의 위쪽인 제 1 기판 63의 표면에는 MPU 칩(베어칩) 64가 실장되어 있다.
배선기판 62의 아랫면측인 제 2 기판면 65측에는 공동 66이 설치되어 있다. 공동 66은 그 개구를 제 2 기판면 65에 따라 위치시키고 있다.
상기 적층 커패시터 41은 그 커패시터 본체 43의 제 2 주면 50을 공동 66의 개구측에 향한 상태로 공동 66 안에 수용되어 있다. 커패시터 본체 43의 제 2 주면 50은 배선기판 62의 제 2 기판면 65와 동일한 높이에 위치하고 있다.
상기 배선기판 62는 모기판 67 위에 표면실장되어 있다.
배선기판 62의 표면 및 내부에는, 개략적으로 도시된 것처럼, MPU 61에 있어서 필요한 배선도체가 형성되어 있고, 이들 배선도체에 의해 도 8에 나타낸 것과같은 접속이 달성된다.
대표적인 예에서, 배선도체 62의 내부에는, 전원용 고온측 전극 68 및 접지전극 69가 형성되어 있다.
전원용 고온측 전극 68은, 전원용의 고온측에서 관통공 도체 70을 통하여, 적층 커패시터 41의 제 1 외부단자전극 49에 전기적으로 접속되고, 또한 전원용 고온측 관통공 도체 71을 통하여 MPU 칩 64의 특정 단자 72에 전기적으로 접속되며, 또한 전원용 고온측 관통공 도체 73을 통하여 모기판 67에 접속되어야 하는 고온측 전도성 랜드 74에 전기적으로 접속되어 있다.
상기 고온측의 접속부분에 관하여 도 4에서는 상세하게는 도시하지 않지만, 전원용 고온측 관통공 도체 70과 제 1 외부단자전극 49 와의 접속 및 전원용 고온측 관통공 도체 71과 단자 72과의 접속에는 범프를 통한 접속이 적용되고, 또한, 고온측 전도성 랜드 74에는 땜납 범프가 형성된다.
한편, 접지전극 69는 접지용 관통공 도체 75를 통하여 적층 커패시터 41의 제 1 주면 48측의 제 2 외부단자전극 51a에 전기적으로 접속되고, 또한 접지용 관통공 도체 76을 통하여 MPU 칩 64의 특정 단자 77에 전기적으로 접속된다. 적층 커패시터 41에 있어서, 제 1 주면 48측의 제 2 외부단자전극 51a은 제 2 관통도체 47을 통하여 제 2 주면 50측의 제 2 외부단자전극 51b에 접속되고, 제 2 외부단자전극 51b가 모기판 67 위의 접지측 전도성 랜드에 접속되므로, 접지전극 69는 접지된다.
상기 접지측의 접속부분에 관하여 도 4에는 상세하게는 도시하지 않지만, 접지용 관통공 도체 75와 제 2 외부단자전극 51a의 접속 및 접지용 관통공 도체 76과 단자 77의 접속에는 범프를 통한 접속이 적용되고, 또한 제 2 외부단자전극 51b에는 상기와 같이 땜납 범프 55(도 3 참조)가 형성되어 있다.
본 실시예에 의하면, 접지용 관통공 도체 37 및 접지측 전도성 랜드 38에 각각 대응하는 요소를 생략할 수 있으므로, 배선기판 62에 있어서의 배선을 간략화할 수 있다. 또한, 접지전극 68에 대한 접지접속이 적층 커패시터 41 안의 제 2 관통도체 47을 통하여 달성될 수 있기 때문에 접지측 라인을 비교적 짧게 할 수 있다. 결과적으로, 시스템이 고주파에서 작동할 수 있도록 인덕턴스 성분이나 임피던스 성분은 감소된다.
본 바람직한 실시예에 따른 적층 커패시터 41에 있어서는, 충전 후의 방전단계에서, 제 1 관통도체 46과 제 2 관통도체 47에 있어서의 도 3에 나타낸 단면 위에서의 전류 흐름을 서로 역방향으로 향게 할 수 있다. 따라서, 자기장이 상쇄되고, 그것에 의해 ELS값을 크게 줄일 수 있다.
도 4에서, 도 8에 나타낸 메모리 4에 상당하는 메모리의 도시는 생략되고 있다.
도 5는 도 3에 대응하는 그림이고, 또한 본 발명의 또다른 실시예에 따른 적층 커패시터 41a를 나타낸다. 도 5에 있어서, 도 3에 나타낸 요소에 상당하는 요소에는 동일한 참조부호를 붙이고, 중복되는 설명은 생략한다.
도 5에 나타낸 적층 커패시터 41a는 제 2 외부단자전극 51a 및 51b를 포함하고, 또한 제 1 외부단자전극 49a 및 49b는 커패시터 본체 43의 제 1 주면 48 위 및 제 2 주면 50 위의 쌍방에 위치한다. 즉, 제 1 주면 4 위에 제 1 외부단자전극 49a가 형성되고, 제 2 주면 50에는 제 1 외부단자전극 49b가 형성되어 있다.
본 바람직한 실시예에 따르면, 충전단계 및 방전단계 모두에 있어서, 제 1관통도체 46과 제 2 관통도체 47에 있어서의 도 5에 나타낸 단면에서의 전류의 흐름을 서로 역방향으로 향하게 할 수 있다. 결과적으로, 상기 전류흐름의 방향에 기인하는 자기장의 상쇄효과에 의해, ESL 값은 크게 줄어든다.
도 6은 도 4에 상당하는 그림인데, 감결합 커패시터가 되는 적층 커패시터 41a 가 되는 MPU 61a를 나타내고 있다. 도 6에 있어서, 도 4에 나타낸 요소에 상당하는 요소에는 동일한 참조부호를 붙이고 중복되는 설명은 생략한다.
도 6을 참조하여, 배선기판 62a, MPU 칩 64 및 적층 커패시터 41a에 관하여, 접지전극 69에 접속되는 접지용 관통공 도체 75 및 76, 단자 77, 제 2 외부단자전극 51a 및 51b, 또한 제 2 관통도체 47과 같은 접지측의 배선도체들은 도 4에 나타낸 것과 실질적으로 마찬가지이다.
한편, 전원용 고온측 전극 68에 접속되는 것으로서, 도 4에 나타낸 전원용 고온측 관통공 도체 73 및 고온측 전도성 랜드 74가 생략되고, 적층 커패시터 41a의 제 2 주면 50 측에 있는 제 1 외부단자전극 49a가, 모기판 67 위의 고온측 전도성 랜드에 접속된다.
본 발명의 바람직한 실시예에 따르면, 적층 커패시터 41a에 형성된 관통도체 46 및 47은 MPU 칩 64에 전원을 공급하기 위한 전원용 고온측 배선도체가 되며, 또한 접지측 배선도체가 된다.
따라서, 고온측 라인 및 접지측 라인의 모두의 길이를 매우 짧게 할 수 있고, 그 때문에, 인덕턴스 성분이나 임피던스 성분을 크게 줄일 수 있고, 또한 배선기판 62a에 있어서의 배선을 간략화할 수 있다.
또한, 도 6에서, 도 8에 나타낸 메모리 4에 상당하는 메모리의 도시는 생략되고 있다.
도 7은 본 발명의 또다른 실시예에 의한 MPU 61b를 나타낸다. 도 4는 도 6에 상당하는 그림이다. 도 7에 있어서, 도 4 또는 도 6에 나타낸 요소에 상당하는 요소에는 마찬가지의 참조부호를 붙이고 중복되는 설명은 생략한다.
MPU 칩 64에 형성된 복수개의 단자 72는 그 배열 피치가 적층 커패시터 41b의 제 1 및 제 2 외부단자전극 49a 및 51a의 배열 피치와 동일하도록 배치되는 것이 바람직하다. 제 1 외부단자전극 49a는 전원용 고온측 관통공 도체 78을 통하여 MPU 칩 64의 단자 72에 전기적으로 접속되고, 또한 제 2 외부단자전극 51a는 접지용 관통공 도체 79를 통하여 MPU 칩 64의 단자 77에 전기적으로 접속된다.
상기 바람직한 실시예에 의하면, 배선기판 62b에 있어서, 도 4 또는 도 6에 나타낸 전원용 고온측 전극 68 및 접지전극 69 또한 이들을 통한 관통공 도체에 의한 전기적 접속이 불필요하게 된다. 따라서, 고온측 라인의 길이 및 접지측 라인의 길이를 매우 짧게 하므로, 인덕턴스 성분과 임피던스 성분의 감소를 도모할 수 있음과 동시에, 배선기판 62b 안에 있어서의 배선을 간략화할 수 있다.
도 7에 나타낸 바람직한 실시예에 따르면, 적층 커패시터 41b에 있어서의 제 1 관통도체 46과 제 2 관통도체 47의 사이뿐만이 아니라, 배선기판 62b에 있어서의 전원용 고온측 관통공 도체 78과 접지용 관통공 도체 79의 사이에 있어서, 도 7에 나타낸 단면 위에서의 전류의 흐름을 서로 역방향으로 향하게 할 수 있다. 따라서, 자기장이 효과적으로 상쇄되므로, ELS 값은 크게 줄일 수 있다.
또한, 도 7에 있어서도, 도 8에 나타낸 메모리 4에 상당하는 메모리의 도시는 생략되어 있다.
이상 설명한 적층 커패시터 41, 41a 또는 41b에 있어서, 제 1 주면 48 위 및 제 2 주면 50 위의 쌍방에 위치되는 제 2 외부단자전극 51a 및 51b 에 전기적으로 접속되는 제 2 관통도체 47, 혹은, 적층 커패시터 41a 또는 41b처럼, 제 1 외부단자전극 49a 및 49b가 제 1 주면 48 위 및 제 2 주면 50 위의 쌍방에 위치되는 경우에는, 이들 제 1 외부단자전극 49a 및 49b 에 전기적으로 접속되는 제 1 관통도체 46은 충분한 전류용량을 확보하기 위해 그 단면적이 넓은 편이 바람직하다.
단면적의 바람직한 범위를 결정하기 위해, 도 1 내지 도 3에 나타낸 적층 커패시터 41에 대하여, 제 1 및 제 2 관통도체 46 및 47의 직경 및 단면적을 각각 변화시키고, ESL 및 전류용량을 평가하는 실험을 실시하였다.
이 실험에서는, 시료로서 내부전극 44 및 45 각각의 크기가 2.5mm×2.5mm 이고, 관통도체 46 및 47의 배열 피치가 0.5mm이며, 이들 관통도체 46 및 47이 4×4=16개 배열된, 적층 커패시터 41을 준비하였다.
이와 같은 시료에 있어서, 제 1 및 제 2 관통도체 46 및 47의 직경 및 단면적을 이하의 표 1에 나타내는 것처럼 변화시키고, 각각에 대하여 ESL 및 전류용량(current-carrying capacity)을 구하였다.
표 1에 나타낸 ESL 은, 공진법(resonant method)에 의하여 구하였다. 공진법이라는 것은, 시료가 되는 적층 커패시터에 대하여 임피던스의 주파수 특성을 구하고, 이 주파수 특성에 있어서의 극소점(커패시터의 용량성분 C 와 ESL 과의 사이의직렬공진점)의 주파수 fo으로부터 방정식
ESL = 1/[(2πfo)2×C]
에 의해 ESL 을 구하는 방법이다.
직경(㎛) 단면적(㎜2) ESL(pH) 전류용량(A)
30 7.1×10-4 57.4 7.3
50 2.0×10-3 37.2 12.4
100 7.9×10-3 22.6 24.4
150 1.8×10-2 16.8 36.7
또한, 전류용량은, 1kHz의 교류를 시료에 따른 적층 커패시터 41에 흘리고 이 적층 커패시터 41의 온도가 25℃ 상승하는 데 필요한 전류값으로 표시한 것이다.
표 1에 나타낸 것과 같이, 관통도체 46 및 47의 단면적이 넓게 되면서 관통도체 46 및 47의 배열 피치가 일정해도 적층 커패시터 41으로서의 ESL이 작아지게 된다. 최근의 MPU의 고속화에 따라서 소비전력이 증가하고 있지만, 관통도체 46 및 47의 단면적을 넓게 함으로써 충분한 전류용량을 확보할 수 있음을 알 수 있다.
표 1에 나타낸 결과로부터, 관통도체 46 및 47, 특히 제 1 및 제 2 주면 48 및 50의 쌍방에 닿도록 관통하고 있는 제 2 관통도체 47에 대하여는, 2×10-3mm2이상의 단면적을 갖고 있는 것이 보다 바람직하고, 1.5×10-2mm2이상의 단면적을 갖고 있는 것이 더 바람직한 것을 알 수 있다.
상기와 같이, 본 발명의 바람직한 실시예의 적층 커패시터에 따르면, 서로 대향하는 제 1 및 제 2 내부전극 각각은 복수개의 제 1 및 제 2 관통도체에 의해 접속되고, 복수개의 제 1 관통도체에 각각 전기적으로 접속된 상태로, 커패시터 본체의 표면에는 개별적인 제 1 관통도체에 각각 대응하는 복수개의 제 1 외부단자전극을 설치하며, 또한 복수개의 제 2 관통도체에 각각 전기적으로 접속된 상태로, 개별적인 제 2 관통도체에 각각 대응하는 복수개의 제 2 외부단자전극이 설치된 구성이 되며, 그것에 의해, 적층 커패시터는 매우 낮은 ELS 값을 가질 수 있다. 또한, 제 1 외부단자전극이 커패시터 본체의 적어도 제 1 주면 위에 설치되고, 또한 제 2 외부단자전극이 커패시터 본체의 제 1 주면 위 및 제 2 주면 위의 쌍방에 설치되어 있기 때문에, 적층 커패시터가 배선기판 위에 실장될 경우, 다음과 같은 효과가 얻어진다.
즉, 적층 커패시터가 제 1 주면이 배선기판측에 향하도록 패키징될 경우, 제 1 및 제 2 외부단자전극 각각이 배선기판측의 배선도체와 전기적으로 접속되지만, 제 2 주면 위의 제 2 외부단자전극은 패키지의 바깥쪽을 향하도록 할 수 있다. 따라서, 커패시터 본체의 제 2 주면을, 예를 들어, 모기판 측에 향한 상태로, 적층 커패시터가 실장된 배선기판을 모기판 위에 실장할 경우, 제 2 주면측의 제 2 외부단자전극을 모기판 위의 접지측 전도성 랜드에 직접 접속한 상태를 얻을 수 있다. 결과적으로, 적층 커패시터 및 배선기판에 관련된 접지측 라인의 길이를 짧게 할 수 있어서, 인덕턴스 성분 및 임피던스 성분의 증대를 방지할 수 있다. 결과적으로, 고주파화에 충분하게 대응할 수 있으며 적층 커패시터의 ELS 값을 낮게 하는효과가 감쇄되는 것을 방지할 수 있다. 또한, 적층 커패시터에 대한 접지접속을 위한 배선도체가 불필요하기 때문에, 배선기판 안에 있어서의 배선을 간략화할 수 있다.
또한, 본 발명의 바람직한 실시예에 따른 적층 커패시터에 있어서, 제 1 외부단자전극이 제 1 주면 위 및 제 2 주면 위 모두에 위치되어 있는 경우, 고온측 라인을 짧게 할 수 있으므로, 상기 효과를 더 증대시킬 수 있다.
본 발명의 바람직한 실시예에 따른 적층 커패시터는, 예를 들어, 고주파 회로에 있어서의 바이패스 커패시터나 감결합 커패시터로서 유리하게 이용할 수 있다. 또한, MPU에 포함되는 MPU 칩 등과 조합되어 사용되는 감결합 커패시터는 급속 전원 공급기로서 기능이 요구되지만, 본 발명의 바람직한 실시예에 따른 적층 커패시터는 ESL 값이 낮아서 심각한 인덕턴스 성분을 발생시키기 않으면서 배선기판에 실장을 가능하도록 하기 때문에, 이러한 감결합 커패시터로서 이용되는 경우에, 고속동작에서 아주 유효하다.
마이크로 프로세싱 유닛에 포함하는 MPU 칩을 위한 전원회로에 접속되는 감결합 커패시터의 배선접속구조에 있어서, 감결합 커패시터가 서로 대향하는 제 1 및 제 2 주면을 갖는 커패시터 본체를 포함하고, 또한 커패시터 본체의 내부에 제 1 및 제 2 주면 사이에서 관통하는 관통도체가 형성되며, MPU 칩에 접속되는 전원 라인 및/ 또는 신호라인이, 이 관통도체를 통하여, 모기판에 접지접속 되도록 해도, 상기 경우와 마찬가지의 효과를 얻을 수 있다.
MPU에 설치되는 MPU 칩을 위한 전원회로에 접속되는 감결합 커패시터로서,본 발명의 바람직한 실시예에 따른 적층 커패시터가 사용되는 경우, MPU 칩이 탑재된 배선기판 측에 제 1 주면이 향하면서 제 2 주면이 바깥쪽으로 향해진 자세로 적층 커패시터가 실장되지만, 이 경우, MPU 칩이 배선기판의 제 1 기판면 위에 탑재되고, 이 배선기판에는 제 1 기판면과는 반대의 제 2 기판면에 따라 개구를 위치시키고 있는 공동이 설치되며, 적층 커패시터는 제 2 주면을 공동의 개구측에 향한 상태로 공동 안에 수용되고, 제 2 주면과 제 2 기판면이 동일면 위에 위치되도록 하면, 예를 들어 모기판에의 실장상태를 콤팩트할 수 있는 것과 함께 이러한 실장을 능률적이고 안정적으로 실시할 수 있다.
또한, 본 발명의 바람직한 실시예에 따른 적층 커패시터에 있어서, 제 1 주면 위 및 제 2 주면 위의 쌍방에 위치되는 외부단자전극에 접속되는 관통도체의 단면적을, 2×10-3mm2이상, 보다 바람직하게는 7×10-3mm2이상, 또한 바람직하게는 1.5×10-2mm2이상으로 함으로써, 적층 커패시터의 ESL을 더 작게 할 수 있다. 또한, MPU는 최근의 고속화에 의해 더 큰 전력을 필요로 하지만, 상기 관통도체의 단면적을 넓게 함으로써 관통도체의 전류용량은 증가되기 때문에, 본 발명의 바람직한 실시예에 따른 적층 커패시터는 작동전압을 낮게 함으로써 전류 레벨을 증가시켜야하는 요구를 만족한다.
본 발명의 바람직한 실시예에 따른 적층 커패시터에 있어서, 제 1 및 제 2 외부단자전극에 땜납 범프를 형성하면, 고밀도 실장을 가능하게 함과 동시에, 접속에 있어서의 기생(parasitic) 인덕턴스의 발생을 억제할 수 있다.
이상에서, 본 발명을 특정 실시예들을 참조하여 설명하였지만, 본 발명의 기술적 요지를 벗어나지 않는 다양한 형태들이 첨부한 특허청구범위 내에서 가능하다. 그러므로, 본 발명의 범위는 특허청구범위에 의해서만 제한되지 않는다.

Claims (24)

  1. 제 1 및 제 2 주면을 갖고, 또한 복수개의 유전체층이 적층된 스택(stack) 및 상기 유전체층들 중에서 적어도 한 개의 유전체층을 사이에 두고 서로 대향하는 적어도 한 쌍의 제 1 내부전극 및 제 2 내부전극을 포함하는 커패시터 본체;
    제 2 내부전극과 전기적으로 절연되고 제 1 내부전극에 전기적으로 접속되면서, 상기 커패시터 본체 안에 형성된 유전체층들 중에서 적어도 한 개를 관통하는 복수개의 제 1 관통도체;
    제 1 내부전극과 전기적으로 절연되고 제 2 내부전극에 전기적으로 접속되며, 상기 커패시터 본체 안에 형성되고 상기 커패시터 본체를 관통하며, 제 1 및 제 2 관통도체는 상기 내부전극들을 통하여 흐르는 전류에 의해 유도된 자기장을 상쇄하도록 배열된, 복수개의 제 2 관통도체;
    각각 제 1 관통도체에 대응하도록 배열되고 제 1 관통도체에 각각 전기적으로 접속된 복수개의 제 1 외부단자전극; 및
    각각 제 2 관통도체에 대응하도록 배열되고 제 2 관통도체에 각각 전기적으로 접속된 복수개의 제 2 외부단자전극을 포함하고, 또한
    제 1 외부단자전극은 상기 커패시터 본체의 적어도 제 1 주면에 위치하고 상기 내부전극과 실질적으로 평행하게 연장되며, 제 2 외부단자전극은 제 1 주면 및 제 1 주면에 대향하는 제 2 주면에 위치하는 것을 특징으로 하는 적층 커패시터.
  2. 제 1 항에 있어서, 제 2 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 2 ×10-3mm2인 것을 특징으로 하는 적층 커패시터.
  3. 제 1 항에 있어서, 제 2 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 7 ×10-3mm2인 것을 특징으로 하는 적층 커패시터.
  4. 제 1 항에 있어서, 제 2 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 1.5 ×10-2mm2인 것을 특징으로 하는 적층 커패시터.
  5. 제 1 항에 있어서, 제 1 외부단자전극은 커패시터 본체의 제 1 주면 및 제 2 주면 양쪽에 설치되는 것을 특징으로 하는 적층 커패시터.
  6. 제 5 항에 있어서, 제 1 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 2 ×10-3mm2인 것을 특징으로 하는 적층 커패시터.
  7. 제 5 항에 있어서, 제 1 관통도체 중에서 적어도 한 개는 단면적이 적어도약 7 ×10-3mm2인 것을 특징으로 하는 적층 커패시터.
  8. 제 5 항에 있어서, 제 1 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 1.5 ×10-2mm2인 것을 특징으로 하는 적층 커패시터.
  9. 제 1 항에 있어서, 땜납 범프는 제 1 및 제 2 외부단자전극에 형성되는 것을 특징으로 하는 적층 커패시터.
  10. 제 1 항에 있어서, 적층 커패시터는 감결합 커패시터가 되는 것을 특징으로 하는 적층 커패시터.
  11. 마이크로 프로세싱 유닛에 설치되는 MPU 칩을 위한 전원회로에 접속되는 감결합 커패시터의 배선접속구조에 있어서, 상기 감결합 커패시터는
    서로 대향하는 제 1 주면과 제 2 주면을 갖는 커패시터 본체; 및
    커패시터 본체 내부에 설치되고 제 1 주면으로부터 제 2 주면까지 관통하도록 배열되는 관통도체를 포함하며, 또한
    MPU 칩에 접속되는 전원라인 및 신호라인 중에서 적어도 한 개는 관통도체를 통하여 모기판(mother board)에 접지되는 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  12. 제 11 항에 있어서, 감결합 커패시터는
    제 1 및 제 2 주면을 갖고, 또한 복수개의 유전체층이 적층된 스택(stack), 및 상기 유전체층들 중에서 적어도 한 개의 유전체층을 사이에 두고 서로 대향하는 적어도 한 쌍의 제 1 내부전극 및 제 2 내부전극을 포함하는 커패시터 본체;
    제 2 내부전극과 전기적으로 절연되고 제 1 내부전극에 전기적으로 접속되면서, 상기 커패시터 본체 안에 형성된 유전체층들 중에서 적어도 한 개를 관통하는 복수개의 제 1 관통도체;
    제 1 내부전극과 전기적으로 절연되고 제 2 내부전극에 전기적으로 접속되며, 상기 커패시터 본체 안에 형성되고 상기 커패시터 본체를 관통하며, 제 1 및 제 2 관통도체는 상기 내부전극들을 통하여 흐르는 전류에 의해 유도된 자기장을 상쇄하도록 배열된, 복수개의 제 2 관통도체;
    각각 제 1 관통도체에 대응하도록 배열되고 제 1 관통도체에 각각 전기적으로 접속된 복수개의 제 1 외부단자전극; 및
    각각 제 2 관통도체에 대응하도록 배열되고 제 2 관통도체에 각각 전기적으로 접속된 복수개의 제 2 외부단자전극을 포함하고, 또한
    제 1 외부단자전극은 상기 커패시터 본체의 적어도 제 1 주면에 위치하고 상기 내부전극과 실질적으로 평행하게 연장되며, 제 2 외부단자전극은 제 1 주면 및 제 1 주면에 대향하는 제 2 주면에 위치하는 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  13. 제 12 항에 있어서, 제 2 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 2 ×10-3mm2인 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  14. 제 12 항에 있어서, 제 2 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 7 ×10-3mm2인 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  15. 제 12 항에 있어서, 제 2 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 1.5 ×10-2mm2인 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  16. 제 12 항에 있어서, 제 1 외부단자전극은 커패시터 본체의 제 1 주면과 제 2 주면 양쪽에 설치되는 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  17. 제 16 항에 있어서, 제 1 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 2 ×10-3mm2인 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  18. 제 16 항에 있어서, 제 1 관통도체 중에서 적어도 한 개는 단면적이 적어도약 7 ×10-3mm2인 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  19. 제 16 항에 있어서, 제 1 관통도체 중에서 적어도 한 개는 단면적이 적어도 약 1.5 ×10-2mm2인 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  20. 제 12 항에 있어서, 땜납 범프는 제 1 및 제 2 외부단자전극에 형성되는 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  21. 제 11 항에 있어서, 전원회로의 고온측은 제 1 외부단자전극에 접속되는 것을 특징으로 하는 감결합 커패시터의 배선접속구조.
  22. 배선기판;
    상기 배선기판에 실장되는 마이크로 프로세싱 유닛의 MPU 칩;
    상기 MPU 칩에 전원을 공급하도록 배열되는 전원용 고온측 배선도체 및 접지측 배선도체; 및
    적층 커패시터를 포함하는 배선기판 패키지 장치에 있어서,
    상기 적층 커패시터는
    제 1 및 제 2 주면을 갖고; 복수개의 유전체층이 적층된 스택 및 상기 유전체층들 중에서 적어도 한 개의 유전체층을 사이에 두고 서로 대향하는 적어도 한 쌍의 제 1 내부전극과 제 2 내부전극을 포함하는 커패시터 본체; 제 2 내부전극과 전기적으로 절연되고 제 1 내부전극에 전기적으로 접속되면서, 상기 커패시터 본체 안에 형성된 유전체층들 중에서 적어도 한 개를 관통하는 복수개의 제 1 관통도체; 제 1 내부전극과 전기적으로 절연되고 제 2 내부전극에 전기적으로 접속되며, 상기 커패시터 본체 안에 형성되고 상기 커패시터 본체를 관통하며, 제 1 및 제 2 관통도체는 상기 내부전극들을 통하여 흐르는 전류에 의해 유도된 자기장을 상쇄하도록 배열된, 복수개의 제 2 관통도체; 각각 제 1 관통도체에 대응하도록 배열되고 제 1 관통도체에 각각 전기적으로 접속된 복수개의 제 1 외부단자전극; 및 각각 제 2 관통도체에 대응하도록 배열되고 제 2 관통도체에 각각 전기적으로 접속된 복수개의 제 2 외부단자전극을 포함하고; 또한 제 1 외부단자전극은 상기 커패시터 본체의 적어도 제 1 주면에 위치하고 상기 내부전극과 실질적으로 평행하게 연장되며, 또한 제 2 외부단자전극은 제 1 주면 및 제 1 주면과 대향하는 제 2 주면에 위치하며; 상기 적층 커패시터는 제 1 주면이 배선기판측으로 향하고 제 2 주면이 패키지의 바깥쪽으로 향하도록 배선기판에 배열되고, 제 1 주면측의 제 1 외부단자전극은 전원용 고온측의 배선도체에 전기적으로 접속되며, 제 1 주면측의 제 2 외부단자전극은 접지측 배선도체에 전기적으로 접속되는 것을 특징으로 하는 배선기판 패키지 장치.
  23. 제 22 항에 있어서, MPU 칩은 배선기판의 제 1 기판면 위에 실장되고, 상기배선기판에는 제 1 기판면과 대향하는 제 2 기판면을 따라 개구를 갖는 공동이 설치되며, 제 2 주면은 상기 공동의 개구측을 향하고, 또한 상기 제 2 주면은 상기 제 2 기판면과 동일한 높이인 것을 특징으로 하는 배선기판 패키지 장치.
  24. 제 22 항에 있어서, MPU 칩은, 적층 커패시터의 제 1 및 제 2 외부단자전극의 배열피치와 실질적으로 같은 피치를 갖도록 배열된 복수개의 단자를 포함하는 것을 특징으로 하는 배선기판.
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