JP3651925B2

JP3651925B2 - 積層コンデンサ基板の製造方法

Info

Publication number: JP3651925B2
Application number: JP09017494A
Authority: JP
Inventors: 晃井本; 将文久高; 譲松本; 聡浩坂ノ上; 弘末永; 和雅古橋
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1994-04-27
Filing date: 1994-04-27
Publication date: 2005-05-25
Anticipated expiration: 2020-05-25
Also published as: JPH07297077A

Description

【０００１】
【産業上の利用分野】
本発明は、第１の電極層と第２の電極層とで誘電体セラミック層を挟んで成る積層コンデンサ基板の製造方法に関するものである。
【０００２】
【従来の技術】
従来、積層チップコンデンサは、チップ形状となる領域に、内部電極層となる導体膜を形成したセラミックとなる誘電体セラミックグリーンシートを複数積層して、チップ領域に対応して切断した後、焼成処理を行い、積層体の対向する両端面に端子電極を形成していた。尚、内部電極層は、積層体の一方端面にその端辺が露出するように一方端面側よりに形成した第１の内部電極層と積層体の他方端面にその端辺が露出するように他方端面側よりに形成した第２の内部電極層とからなり、夫々がセラミック層を介して交互に積層配置されている。
【０００３】
通常、積層チップコンデンサは、内部電極層と端子電極との接続が内部電極層の厚み（例えば２〜３μｍ）によって行われているため、この接続部分での接続抵抗が大きくなってしまう。特にこのような積層チップコンデンサを高速で動作するスイッチング回路などに用いると、内部電極と端子電極との接続部分で、インダクタンス成分が大きくなってしまい（例えば、０．８ｎＨ）、高速動作に追従しないものであった。
【０００４】
そこで、インダクタンス成分を小さくするための構造として、図４の一部透視した平面図のように、セラミック層４０と第１の内部電極層４２ａ又は第２の内部電極層４２ｂとが交互に積層するとともに、前記セラミック層４０に、第１の内部電極層４２ａどうしを接続する第１のビアホール導体４３ａ及び第２の内部電極層４２ｂどうしを接続する第２のビアホール導体４３ｂを形成して成る積層チップコンデンサが提案されている。そして、この積層チップコンデンサの主面に、第１及び第２のビアホール導体４３ａ、４３ｂと接続する島状の端子電極４４ａ、４４ｂを形成し、この端子電極４４ａ、４４ｂで外部の回路と接続していた。尚、この構造において、ビアホール４３ａ、４３ｂの径を例えば２５０μｍ程度にすると、インダクタンス成分が０．１ｎＨ程度まで低下させることができ、高速で動作するスイッチング回路などに用いるとことが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図４に示す積層チップコンデンサを製造するにあたり、セラミック層４０となる誘電体グリーンシートには、例えば直径２５０μｍのビアホール導体４３ａ、４３ｂとなるスルーホールを形成しなくてはならず、しかもこのスルーホール内に導電性ペーストを安定的に充填・保持させなくてはならない。
【０００６】
しかし、セラミック層４０となる誘電体グリーンシートの厚みは、積層数の増加に伴い部品の高さが増加しないように極力薄く（２０〜３０μｍ）している。また、このように薄いグリーンシートに形成した例えば直径２５０μｍのスルーホール内に導電性ペーストを充填・保持することは非常に困難なものとなってしまう。一般に、生産性を考慮した場合、直径１２０μｍ程度である。
【０００７】
また、インダクタンス値が低い積層チップコンデンサは、例えばスイッチング回路を成す回路と直接接続する必要があり、積層チップコンデンサの単体をプペリント配線基板上に搭載することは、インダクタンス値の低いコンデンサとしての作用が充分に奏することが困難である。
【０００８】
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、ビアホール導体の直径に係わらず、簡単にインダクタンス値が低い積層コンデンサ基板を製造する方法を提供することである。
【０００９】
また、別の目的は、低インダクタンスの積層コンデンサ基板の作用を充分に奏するために他の回路と直接接続することが可能な積層コンデンサ基板を製造する方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明によれば、第１の絶縁体セラミック層と第２の絶縁体セラミック層の間に複数の誘電体セラミック層を有し、該誘電体セラミック層を挟んだ第１の電極層と第２の電極層を交互に多数積層するとともに、該第１の電極層どうし及び第２の電極層どうしを前記複数の誘電体セラミック層に形成した第１及び第２のビアホール導体を介して接続してなる容量部と、該容量部と接続し、且つ前記複数の誘電体セラミック層を挟んだ複数の内部配線と、該複数の内部配線を接続する前記複数の誘電体セラミック層及び第２の絶縁体セラミック層に形成した第３のビアホール導体と、前記第２の絶縁体セラミック層上に形成した表面配線と、該表面配線に接続した電子部品とからなる回路部とを有する積層コンデンサ基板の製造方法であって、
前記積層コンデンサ基板の形成方法が
支持基板上に、光硬化可能なモノマーを含有するセラミックスリップ材を塗布して前記第１の絶縁体セラミック層となる絶縁膜を形成する工程と、
該第１の絶縁体セラミック層となる絶縁膜の表面に導電性ペーストを印刷して前記第１又は第２の電極層となる導電膜を形成するとともに、前記内部配線となる導電膜を形成する工程とを順次行った後、
（１）光硬化可能なモノマーを含有するセラミックスリップ材を塗布して前記誘電体セラミック層となる絶縁膜を形成する工程と
（２）前記誘電体セラミック層となる絶縁膜を選択的に露光・現像処理して、第３のビアホール導体となる位置に、第３の貫通孔を形成するとともに、第１及び第２のビアホール導体となる位置に、第１及び第２の貫通孔を形成する工程、
（３）前記誘電体セラミック層となる絶縁膜の各貫通孔に導電性ペーストを充填して前記第１乃至第３のビアホール導体となる導体とを形成する工程と、
（４）前記誘電体セラミック層となる絶縁膜の表面に導電性ペーストを、一部が前記第１または第２の貫通孔に充填した導体と接続するように印刷して前記第１又は第２の電極層となる導体膜を形成するとともに、前記第３の貫通孔に充填した導体と接続するように印刷して前記内部配線となる導体膜を形成する工程、
の上述の（１）乃至（４）の各工程を順次繰り返した後、
光硬化可能なモノマーを含有するセラミックスリップ材を塗布して前記第２の絶縁体セラミック層となる絶縁膜を形成する工程と、
該第２の絶縁体セラミック層となる絶縁膜を選択的に露光・現像処理して、第３のビアホール導体となる位置に第３の貫通孔を形成する工程と、
該第３の貫通孔に導電性ペーストを充填して第３のビアホール導体となる導体を形成する工程とを順次行った後、
前記支持基板を分離して、絶縁膜、導体及び導体膜が一体化された積層体を形成する工程と、
該積層体を焼成処理して、前記第１及び第２の絶縁体セラミック層、前記誘電体セラミック層、前記第１乃至第３のビアホール導体、前記第１及び第２の電極層及び内部配線を形成する工程と、
前記第２の絶縁体セラミック層の表面に、一部が第３のビアホール導体と接続するように前記表面配線を形成する工程と、
前記表面配線に前記電子部品を接続する工程と
を有することを特徴とする積層コンデンサ基板の製造方法である。
【００１１】
尚、貫通孔は、その絶縁膜を貫通するものであるが、その貫通孔の下開口部は、絶縁膜を形成する前に、既に形成された導体膜や導体によって閉塞され、全体としては「凹部」形状となるので、特に従来のグリーンシートを用いる製造方法のスルーホールと区別するため、本発明の製造方法では「貫通凹部」と表現する。
【００１２】
【作用】
本発明では、誘電体セラミック層となる絶縁膜が光硬化可能なモノマーを含有するセラミックスリップ材を塗布し、乾燥して形成されるため、セラミック層の膜厚の制御が極めて容易となる。
【００１３】
また、セラミック層となる絶縁膜に形成される第１及び第２のビアホール導体となる貫通凹部が、絶縁膜の選択的な露光・現像処理により形成されるため、任意の形状・寸法、例えば２５０μｍで、精度の高い貫通凹部を簡単に作成できる。
【００１４】
また、第１及び第２のビアホール導体となる導体が、上述の貫通凹部に充填して形成するため、安定的に導体を形成することができ、従来のようなグリーンシートに形成した貫通孔に充填した導電性ペーストが充填抜けすることが一切ない。
【００１５】
また、第１又は第２の電極層を形成するにあたり、形成面となる絶縁膜がスリップ材の塗布・乾燥によって形成されるため、常に形成面を平坦な面となることができるため、第１又は第２の電極層を安定的に形成することができる。
【００１６】
従って、上述の（１）〜（４）の工程を順次繰り返して行うが、ビアホール導体の位置決めが、実際には、精度の高い露光・現像処理で規定されるため、従来のグリーンシートを積層した際の位置ずれによるビアホール導体間の導通不良が発生せず、ます、第１又は第２の電極層が比較的大きなビアホール導体によって接続され、外部に導出できるため、低インダクタンスの積層コンデンサ基板となる。
【００１７】
また、上述の積層コンデンサ基板を形成するにあたり、このコンデンサと接続する外部回路を積層コンデンサ基板に簡単に形成することができる。即ち、第１又は第２の電極層を形成する際にこの容量成分と接続する外部の回路を構成する所定配線パターンを、同時に第１及び第２のビアホールを形成する際にこの配線パターン間を接続するビアーホール導体も同時に形成することができる。
【００１８】
従って、低インダクタンスの積層コンデンサの作用を充分に奏することができる回路一体型の積層コンデンサ基板とすることが可能となる。
【００１９】
【実施例】
以下、本発明を図面に基づいて説明する。
【００２０】
図１は、本発明に係る積層コンデンサ基板１０の断面図である。尚、図において、容量成分を発生するコンデンサ部と該コンデンサ部と接続する回路部とを並設した例で説明する。
【００２１】
図１において、１は積層セラミック基板であり、２は電子部品である。
【００２２】
積層セラミック基板１には、コンデンサ部Ｘと多層回路部Ｙとが並設されておいる。また、積層セラミック基板１は、絶縁体セラミック層１ａ、誘電体セラミック層１ｂ〜１ｆ、絶縁体セラミック層１ｇ（総称してセラミック層という）と、セラミック層１ａ〜１ｇの各層間には、前記容量部Ｘを構成する第１又は第２の電極層３ａ、３ｂが配置され、また、回路部Ｙを構成する内部配線４が配置されている。また、セラミック層１ａ〜１ｇには、前記容量部Ｘを構成する第１及び第２のビアホール導体５ａ、５ｂが形成され、また、また、回路部Ｙを構成するビアホール導体６が形成されている。
【００２３】
また、積層セラミック基板１の主面には、コンデンサ部Ｘの端子電極７を含む回路部Ｙの表面配線（端子電極を含む）８が形成されている。図には示していないが、さらに、必要に応じて、厚膜抵抗体膜が形成されており、さらに、絶縁保護膜が電子部品２、端子電極７などを露出するように形成されている。
【００２４】
ここで、積層セラミック基板１の表裏両主面となるセラミック層１ａ、１ｇをアルミナなどの絶縁体セラミック層で形成している。本来であれば、セラミック層１ａ〜１ｇを誘電体セラミック層とすべきであるが、例えば、積層セラミック基板１の主面に厚膜抵抗体膜を形成した場合、誘電体材料の一部（例えばチタニア成分、鉛成分など）が厚膜抵抗体膜に拡散して抵抗特性が不安定になりやすい。このため、厚膜抵抗体膜の抵抗特性を安定化するために絶縁体セラミック層を積層セラミック基板１の表裏両主面となるセラミック層１ａ、１ｇに用いている。また、基板の強度を考慮した場合にも有利となる。
【００２５】
絶縁体セラミック層１ａ、１ｇは、比較的低い温度で焼成可能にするガラス−セラミック材料からなる。具体的なセラミック材料としては、クリストバライト、石英、コランダム（αアルミナ）、ムライト、コージライトなどが例示できる。また、ガラス材料として複数の金属酸化物を含むガラスフリットであり、焼成処理することによってコージェライト、ムライト、アノーサイト、セルジアン、スピネル、ガーナイト、ウイレマイト、ドロマイト、ペタライトやその置換誘導体の結晶を少なくとも１種類を析出するものであればよい。
【００２６】
また、誘電体セラミック層１ｂ〜１ｆは、セラミック材料としては、誘電率が高いＢａＴｉＯ₃やＰｂ₄Ｆｅ₂Ｎｂ₂Ｏ₁₂などの誘電体セラミック材料が例示できる。これらセラミック層１ａ〜１ｇの厚みは例えば１０〜１００μｍ程度である。
【００２７】
第１及び第２の電極層３ａ、３ｂ、内部配線４、第１及び第２のビアホール導体５ａ、５ｂ、ビアホール導体６は、Ａｇ系（Ａｇ単体、Ａｇ−ＰｄなどのＡｇ合金）、Ｃｕ系（Ｃｕ単体、Ｃｕ合金）など導体からなり、第１及び第２の電極層３ａ、３ｂ、内部配線４の厚みは８〜１５μｍ程度である。尚、第１及び第２のビアホール導体５ａ、５ｂ、ビアホール導体６の直径は任意な値とすることができるが、例えば第１及び第２のビアホール導体５ａ、５ｂの直径は２５０μｍ、ビアホール導体６の直径は、８０μｍである。
【００２８】
端子電極７や表面配線８は、Ａｇ系（Ａｇ単体、Ａｇ−ＰｄなどのＡｇ合金）、Ｃｕ系（Ｃｕ単体、Ｃｕ合金）など導体からなる。
【００２９】
銅系の端子電極７、表面配線８は、マイグレーションなどが発生しないため高密度化にとっては重要な導体材料である。尚、銅系導体の場合には、焼きつけの条件が還元性雰囲気または中性雰囲気で行う必要があるが、積層セラミック基板１の焼成時に同時に焼きつけ処理するために、銀系導体を用いても構わない。
【００３０】
電子部品２は、ＩＣベアチップ、チップ抵抗器、チップコンデンサなどのチップ部品の他に、既に容器に収納されたＩＣ、トランジスタ、発振部品などが挙げられる。尚、基板全体の高さを低くするために、基板表面に、電子部品２を収納するキャビティーを形成して、キビティー内に電子部品２を収納・配置してもよい。
【００３１】
以上の構成では、例えば誘電体セラミック層１ｄを挟んで互いに対向する第１の電極層３ａと第２の電極層３ｂとの間で所定容量成分が発生し、また誘電体セラミック層１ｅを挟んで互いに対向する第１の電極層３ａと第２の電極層３ｂとの間で容量成分が発生する。そして、複数の第１の電極層３ａは第１のビアホール導体５ａによって共通的に接続され、複数の第２の電極層３ｂを第２のビアホール導体５ｂによって共通的に接続され、この容量部Ｘで発生した容量を端子電極７と第２ビアホール導体５ｂの一端と多層回路部Ｙとの接続部分との間で所定容量成分が導出することができる。
【００３２】
この時、各電極３ａ、３ｂは直径が２５０μｍと非常に大きい第１のビアホール導体５ａ、第２のビアホール導体体５ｂに接続され、この第１のビアホール導体５ａ、第２のビアホール導体体５ｂを介して所定容量が得られることになるため、各第１の電極層３ａと第１のビアホール導体５ａと接続の抵抗が、また、第２の電極層３ｂと第２のビアホール導体５ｂとの接続の抵抗が非常に小さくなり、また、端子電極７や多層回路部Ｙとの接続部分での接触抵抗が低下して、インダクタン値が非常に小さくなる。
【００３３】
次に、積層セラミック基板１の製造方法を図２の工程の流れ図、図３（ａ）〜図３（ｆ）の主要工程における断面図に基づいて説明する。
【００３４】
まず、図２に示すように、予め、支持基板１５を用意し、また、セラミック層１ａ〜１ｇとなるセラミックスリップ材を用意し、さらに電極層３ａ、３ｂ、内部導体４、ビアホール導体５ａ、５ｂ、６となる導電性ペーストを用意しておく。
【００３５】
支持基板１５は、例えば耐熱性樹脂、ガラス、セラミックなどなどが例示できる。
【００３６】
セラミックスリップ材は、図１においては２種類のスリップ材が必要であり、例えば、焼成した後絶縁体セラミック層１ａ、１ｇとなる絶縁膜１０ａ、１０ｇを形成するためのスリップ材は、セラミック粉末、ガラス材料、光硬化可能なモノマー、バインダー、溶剤を均質混練して形成する。
【００３７】
セラミック粉末は、クリストバライト、石英、コランダム（αアルミナ）、ムライト、コージライトなどの絶縁セラミック材料が例示できる。その平均粒径１．０〜６．０μｍ、好ましくは１．５〜４．０μｍに粉砕したものを用いる。尚、セラミック材料は２種以上混合して用いられてもよい。特に、コランダムを用いた場合、コスト的に有利となる。
【００３８】
ガラス材料として複数の金属酸化物を含むガラスフリットであり、焼成処理することによってコージェライト、ムライト、アノーサイト、セルジアン、スピネル、ガーナイト、ウイレマイト、ドロマイト、ペタライトやその置換誘導体の結晶を少なくとも１種類を析出するものであればよく、例えば、Ｂ₂Ｏ₃、ＳｉＯ₂、Ａｌ₂Ｏ₃、ＺｎＯ、アルカリ土類酸化物を含むガラスフリットが挙げられる。この様なガラスフリットは、ガラス化範囲が広くまた屈伏点が６００〜８００℃付近にあるため、８５０〜１０５０℃程度の低温焼成に適し、内部導体３となる導体膜との焼結挙動が近似しているためである。尚、このガラスフリットの平均粒径は、１．０〜５．０μｍ、好ましくは１．５〜３．５μｍである。
【００３９】
上述のセラミック材料とガラス材料との構成比率は、８５０〜１０５０℃の比較的低温で焼成する場合には、セラミック材料が１０〜６０ｗｔ％、好ましくは３０〜５０ｗｔ％であり、ガラス材料が９０〜４０ｗｔ％、好ましくは７０〜５０ｗｔ％である。
【００４０】
光硬化可能なモノマーは、比較的低温で且つ短時間の焼成工程で消失できるように熱分解性に優れたものであり、また、スリップ材の塗布・乾燥後の露光によって、光重合される必要があり、遊離ラジカルの形成、連鎖生長付加重合が可能で、２級もしくは３級炭素を有したモノマーが好ましく、例えば少なくとも１つの重合可能なエチレン系基を有するブチルアクリレート等のアルキルアクリレートおよびそれらに対応するアルキルメタクリレートが有効である。また、テトラエチレングリコールジアクリレート等のポリエチレングリコールジアクリレートおよびそれらに対応するメタクリレートなどが挙げられる。尚、光硬化可能なモノマーは、露光処理後の現像処理によって露光部分以外の部分が容易に除去できるように所定量添加される。例えば、固形成分（セラミック材料及びガラス材料) に対して５〜１５ｗｔ％以下である。
【００４１】
バインダーは、光硬化可能なモノマー同様に熱分解性の良好なものでなくてはならない。同時にスリップの粘性を決めるものである為、固形分との濡れ性も重視せねばならず、アクリル酸もしくはメタクリル酸系重合体のようなカルボキシル基、アルコール性水酸基を備えたエチレン性不飽和化合物が好ましい。添加量としては固形分に対して２５ｗｔ％以下が好ましい。
【００４２】
溶剤として、有機系溶剤、水系溶剤を用いることができる。尚、水系溶剤の場合、光硬化可能なモノマー及びバインダーは、水溶性である必要があり、モノマー及びバインダには、親水性の官能基、例えばカルボキシル基が付加されている。その付加量は酸価で表せば２〜３００あり、好ましくは５〜１００である。
【００４３】
付加量が少ない場合は水への溶解性、固定成分の粉末の分散性が悪くなり、多い場合は熱分解性が悪くなるため、付加量は、水への溶解性、分散性、熱分解性を考慮して、上述の範囲で適宜付加される。
【００４４】
何れの系のスリップ材においても光硬化可能なモノマー及びバインダは上述したように熱分解性の良好なものでなくてはならないが、具体的には６００℃以下で熱分解が可能でなくてはならない。更に好ましくは５００℃以下である。
【００４５】
また、スリップ材には、増感剤、光開始系材料等を必要に応じて添加しても構わない。例えば、光開始系材料としては、ベンゾフェノン類、アシロインエステル類化合物などが挙げられる。
【００４６】
また、焼成した後誘電体セラミック層１ｂ〜１ｆとなる絶縁膜１０ｂ〜１０ｆを形成するためのスリップ材は、誘電体セラミック粉末、光硬化可能なモノマー、バインダー、溶剤を均質混練して形成する。
【００４７】
上述のセラミックスリップ材との相違点は、固形成分として、誘電体セラミック材料、例えば、ＢａＴｉＯ₃、Ｐｂ₄Ｆｅ₂Ｎｂ₂Ｏ₁₂、ＴｉＯ₂などの誘電体セラミック材料を用いた点である。
【００４８】
焼成した後、電極層３ａ、３ｂ、内部導体４、ビアホール導体５ａ、５ｂ、６となる導体膜、導体を形成する導電性ペーストは、Ａｇ系（Ａｇ単体、Ａｇ−ＰｄなどのＡｇ合金）、Ｃｕ系（Ｃｕ単体、Ｃｕ合金）など導体材料粉末、例えば銀系粉末と、低融点ガラス成分と、有機バインダーと有機溶剤とを均質混練したものが用いられる。尚、上述の導電性ペースト中に、セラミックスリップ材に用いた光硬化モノマーを添加し、各導体膜を印刷し、乾燥した後、露光処理によって光硬化させても構わない。これは、後述するように、導体膜上にセラミック層となる絶縁膜上の全面に塗布して、この絶縁膜に貫通凹部を形成するべく、露光、現像処理した時に、絶縁膜の貫通凹部の下部開口から露出する既に形成した導体膜もが除去されないようにするためである。尚、絶縁膜の現像処理に用いる現像液が、露光処理されていない絶縁膜のみを除去し、既に形成した導体や導体膜などを除去しないようにその成分や濃度を制御すれば、導電性ペーストに光硬化モノマーを用いる必要がなく、且つ導体、導体膜に対する露光処理を省略できる。
【００４９】
上述のように、支持基板１５、セラミック層１ａ〜１ｇとなるセラミックスリップ材、内部導体３となる導電性ペーストの準備を施した後、積層セラミック基板１となる積層体を形成する工程となる。
【００５０】
まず、図３（ａ）に示すように、（１）の工程として、支持基板１５上に絶縁体セラミック層１ａとなる絶縁膜１０ａを形成する。具体的には、セラミックスリップ材を４０〜１２０μｍ程度になるように塗布、乾燥して形成する。
【００５１】
スリップ材の塗布方法として、例えば、ドクターブレード法（ナイフコート法）、ロールコート法、印刷法などが挙げられる。特に塗布後の絶縁膜の表面が平坦化することが容易なドクターブレード法などが好適である。尚、塗布方法に応じて溶剤の添加量が調整され、所定粘度に調整される。
【００５２】
乾燥方法としては、バッチ式乾燥炉、インライン式乾燥炉を用いて行われ、乾燥条件は、１２０℃以下が望ましい。また、急激な乾燥は、表面にクラックを発生される可能性があるため、急加熱を避けることが重要となる。
【００５３】
次に、図３（ｂ）に示すように、（２）の工程の前工程であるスリップ材を塗布・乾燥した絶縁膜１０ａを選択的な露光処理して、絶縁膜１０ａの所定位置、即ち、第１及び第２のビアホール導体５ａ、５ｂとなる位置に、貫通凹部５０（実際には、支持基体１５の存在のため凹部形状となる）となる溶化部５０’を形成する。尚、この基板内に回路部を構成する図１の場合、この工程で同時に、ビアホール６となる位置に、貫通凹部６０となる溶化部６０’を形成する。
【００５４】
具体的には、絶縁膜１０ａ中に含まれる光硬化モノマーが、光重合されるネガ型であるため、貫通凹部５０、６０となる溶化部５０’、６０’のみが露光光が照射されないような所定パターンを有するフォトターゲットを、絶縁膜１０ａ上に載置、又は近接配置して、低圧、高圧、超高圧の水銀灯系の露光光を照射する。尚、露光条件は、１５〜２０Ｊ／ｃｍ²の露光光を約１５〜３０秒程度照射して行う。これにより、絶縁膜１０ａの第１及び第２のビアホール導体５ａ、５ｂ、ビアホール導体６となる部分以外は、光硬化可能なモノマーの光重合反応を起し、光硬化されることになる。尚、露光装置は所謂写真製版技術に用いられる一般的なものでよい。
【００５５】
そして、図３（ｃ）に示すように、（２）の工程の後工程として、露光処理した絶縁膜１０ａを現像処理し、溶化部５０’、６０’を除去して、貫通凹部５０、６０を形成する。これにより、貫通凹部５０、６０の下部開口には、支持基板１５の一部が露出することになる。
【００５６】
具体的には、現像処理として、クロロセン、１，１，１−トリクロロエタン、アルカリ現像溶剤を例えばスプレー現像法やパドル現像法によって、溶化部４０’に噴射したり、接触したりして、現像処理を行う。その後、必要に応じて洗浄及び乾燥を行なう。
【００５７】
次に、図３（ｄ）に示すように、（３）の工程として、現像処理して絶縁膜１０ａの貫通凹部５０、６０内に、第１、第２のビアホール導体５ａ、５ｂとなる導体５１ａ、５１ｂ、ビアホール導体６となる導体６１を導電性ペーストの充填によって形成する。
【００５８】
続いて、（４）の工程として、絶縁膜１０ａ上に、セラミック層１ａとセラミック層１ｂとの間に配置される第１の電極層３ａとなる導体膜３１ａを形成する。尚、この基板内に回路部を構成する図１の場合、この工程で同時に、内部配線４となる導体膜４１を導電性ペーストの印刷によって形成する。
【００５９】
上述の（３）のビアホール導体となる導体を形成する工程と（４）の電極層となる導体膜、内部配線となる導体膜を形成する工程を同一のスクリーン印刷で同時に行うこともできる。
【００６０】
以上で、一連の（１）〜（４）の各工程が終了する。
【００６１】
次に、セラミックスリップ材を誘電体セラミック層となるセラミックスリップ材に代えて、上述の（１）の工程を繰り返して、誘電体セラミック層１ｂとなる絶縁膜１０ｂを形成し、続いて、（２）の工程を行って、絶縁膜１０ｂに第１、第２のビアホール導体５ａと貫通凹部５０、ビアホール導体６と貫通凹部６０を形成し、続いて、（３）（４）の工程を行って、貫通凹部５０及び貫通凹部６０に導電性ペーストを充填して導体５１ａ、５１ｂ、６１を形成するとともに、絶縁膜１０ｂ上に誘電体セラミック層１ｂと誘電体セラミック層１ｃとの間に配置される電極層３ｂとなる導体膜３１ｂ、内部配線４となる導体膜４１を形成する。
【００６２】
同様に、誘電体セラミック層１ｃ〜誘電体セラミック層１ｆとなる絶縁膜１０ｃ〜１０ｆ、絶縁膜１０ｃ〜１０ｆに形成される導体５１ａ、５１ｂ、６１、絶縁膜１０ｃ〜１０ｆ上に形成される導体膜３１ａ、３１ｂ、４１を形成する。
【００６３】
最後に、また、スリップ材を代えて、（１）の工程を行って、最上層の絶縁体セラミック層１ｇとなる絶縁膜１０ｇを形成し、続いて（２）の工程を行って、絶縁膜１０ｇ中にビアホール導体６となる貫通凹部６０を形成し、（３）工程のみを行って、貫通凹部６０内にビアホール導体６となる導体６１を形成する。絶縁膜１０ｇのビアホール導体６は基板の表面に露出するものであるため、その後現像処理されることがない場合は、光硬化を行う露光処理は省略される。
【００６４】
次に、図３（ｅ）に示すように、支持基板１５を分離して、積層コンデンサ基板１０の寸法で分割できるようにプレス成型によって分割溝を形成し、一体的な焼結を行う。
【００６５】
焼結は、脱バインダ過程と焼成過程からなる。脱バインダ過程は、絶縁膜１０ａ〜１０ｇ、第１の電極層３ａとなる導体膜３１ａ、第２の電極層３ｂとなる導体膜３１ｂ、内部配線４となる導体膜４１、第１のビアホール導体５ａとなる導体５１ａ、第２のビアホール導体５ｂとなる導体５１ｂ、ビアホール導体６となる導体６１に含まれる有機成分を焼失するためのものであり、焼結過程の例えば６００℃以下の温度領域で行われる。
【００６６】
また、焼成過程は、絶縁膜１０ａ〜１０ｇのガラス成分を充分に軟化させて、セラミック粉末の粒界に均一に分散させ、積層セラミック基板１に一定強度を与え、同時に、導体膜３１ａ、３１ｂ、４１、各ビアホール導体となる導体５１ａ、５１ｂ、６１の銀系粉末を粒成長させて、低抵抗化させるとともに、絶縁層１ａ〜１ｇと一体化させるものであり、酸化性雰囲気又は中性雰囲気でピーク温度８５０〜１０５０℃で行われる。
【００６７】
これにより、絶縁膜１０ａ〜１０ｇはセラミック層１ａ〜１ｇとなり、導体膜導体膜３１ａ、３１ｂ、４１は夫々、第１の電極層３ａ、第２の電極層３ｂ、内部配線４となり、導体５１ａ、５１ｂ、６１は第１のビアホール導体導体５ａ、第２のビアホール導体５ｂ、ビアホール導体６となる。
【００６８】
尚、支持基板１５として、セラミック基体を用いる場合は、そのまま積層セラミック基板１の一部として用いることができる。この時、支持基板１５上に内部配線を形成しておいてもよい。
【００６９】
次に、図３（ｆ）に示すように、基板の両主面に、銅系導電性ペーストで端子端子電極７、表面配線８となる各導体膜を印刷形成し、その後、乾燥・焼成を行う。
【００７０】
ここで、銅系の端子電極７、表面配線８と銀系導体のビアホール導体６とが接合することになる。このため、銀と銅との共晶温度を考慮して、銅系の表面配線７として、低温（例えば７８０℃以下）焼成可能な銅系導電性ペーストをスクリーン印刷して、銅の酸化を防止するため、還元性雰囲気や中性雰囲気中で行うことが重要である。
【００７１】
その後、必要に応じて、厚膜抵抗膜や保護膜などを焼きつけを行い、分割溝にそって個々の基板の大きさに分割を行い、積層セラミック基板１が達成される。
【００７２】
さらに、電子部品２を、積層セラミック基板１の表面に半田接合する。
【００７３】
以上のように、上述の製造方法によれば、複数の第１の電極層３ａを共通的に接続する第１のビアホール導体５ａ、複数の第２の電極層３ｂを共通的に接続する第２のビアホール導体５ｂは、セラミック層１ａ〜１ｇとなる絶縁膜１０ａ〜１０ｇに露光・現像処理によって形成された貫通凹部５０に導電性ペーストを充填して形成される。このため、従来、非常に困難とされていたグリーンシートのスルーホールへの導電性ペーストの充填保持が不要となりため、特に、２５０μｍ程度の径であっても安定したビアホール導体５ａ、５ｂを形成することができる。
【００７４】
しかも、第１のビアホール導体５ａ、第２のビアホール導体５ｂを直径、形状・また異なるセラミック層に形成されたビアホール導体５ａ、５ｂとの接続位置も、上述の精度の高い露光処理によってのみ決まるため、直径、形状を任意とすることができ、ビアホール導体５ａ、５ｂの接続位置ずれなどのが一切発生せず、ビアホール導体での接続抵抗が低く、且つ信頼性の高い、即ち、インダクタンス値の非常に低いコンデンサを簡単に形成することが可能となる。
【００７５】
また、各絶縁膜１０ａ〜１０ｇの形成が、スリップ材の塗布によって行われるため、その膜厚の制御が容易であり、セラミック層１ａ〜１ｇの誘電率に応じたもっとも最適な膜厚とすることができる。
【００７６】
また、この絶縁膜１０ａ〜１０ｇを形成した時の表面は、下部に配置された電極層３ａ、３ｂや内部配線４のパターン形状、積層数の関わらず、常に均一な平坦面となる。このため、この絶縁膜１０ａ〜１０ｅの表面に電極層３ａ、３ｂとなる導体膜３１ａ、３１ｂや内部配線４となる導体膜４１、表面配線８などを形成するにあたり、確実に行えることになる。
【００７７】
また、インダクタンス値の低い容量部Ｘと同一の基板内に、この容量部Ｘの形成工程と同時に、容量部Ｘと接続する回路部Ｙを形成することができるため、特に高速動作の回路と一体化することにより、インダクタンス値の低い容量部Ｘの特性を充分に奏することができる。
【００７８】
尚、回路部Ｘにおいても、ビアホール導体６の直径、形状は任意に設定できるため、回路の電源ライン、アースラインなど大電流の流れるビアホール導体６の低抵抗化が容易に行えることになる。
【００７９】
尚、上述の実施例において、第１の電極層３ａと第２の電極層３ｂ、内部配線４、第１、第２のビアホール導体５ａ、５ｂ、ビアホール導体６の導体材料と、基板表面の表面配線８、端子電極７の導体材料とが異種の導体材料で形成されているが、少なくとも同一条件で焼成できる導体材料を用いることにより、端子電極７、表面配線８の焼きつけ工程を、積層セラミック基板１の焼成工程前に行い、絶縁膜１０ａ〜１０ｇと全ての導体とを同時に焼成することもできる。
【００８０】
また、図１に示す積層コンデンサ基板１０においては、基板の裏面側主面には端子電極７や表面配線８を形成しているため、（１）の工程である最下部のセラミック層１ａとなる絶縁膜１０ａの形成工程を行った後に、（２）の工程であるビアホール導体となる貫通凹部５０、６０を形成するための露光・現像処理工程をおこなっているが、基板の裏面側主面には端子電極７や表面配線８を形成しない場合は、絶縁膜１０ａを形成した後、（２）の工程を省略して、（３）の工程である導体膜の形成工程を行っても構わない。
【００８１】
さらに、セラミック層の積層数は７層構造であるが、容量値に応じて、積層数を任意に設定することができ、また、容量部Ｘが１つだけではなしに、複数発生するようにしても構わない。
【００８２】
実施例では、積層コンデンサ基板１０内に容量部Ｘと回路部Ｙとを並設しているが、１つ又は複数の容量部Ｘのみで積層コンデンサ基板１０を構成、即ち、積層コンデンサとしても構成しても構わない。この時、セラミック層として全て誘電体セラミック層のみで構成し、その積層セラミック基板１の主面には、第１及び第２のビアホール導体５ａ、５ｂと接続する島状の端子電極を形成する。
【００８３】
【発明の効果】
以上のように本発明によれば、セラミック層となる絶縁膜を光硬化モノマーを含有するスリップ材を用いて、順次塗布によって形成し、ビアホール導体となる貫通孔を絶縁膜の選択的な露光・現像処理によって形成し、ビアホール導体となる導体、電極層となる導体膜を導電性ペーストの印刷などで形成している。従って、特にビアホール導体の直径を任意に設定することができるため、インダクタンス値が低く、且つ接続信頼性が高い積層コンデンサ基板が非常に簡単に形成できる。
【００８４】
また、積層コンデンサ基板内にこのコンデンサと接続する回路を、コンデンサの形成工程と同時に形成することができるため、積層コンデンサ基板内に回路部を並設することにより、インダクタンス値が低い、即ち高速動作する回路に対応することができるというコンデンサの特性を充分に引き出すことができる。
【図面の簡単な説明】
【図１】本発明に係る積層コンデンサ基板の断面図である。
【図２】本発明の積層コンデンサ基板の製造を説明するための工程図である。
【図３】（ａ）〜（ｆ）は本発明の積層コンデンサ基板の製造の主要工程における断面図である。
【図４】従来の低インダクタン型積層コンデンサの概略平面図である。
【符号の説明】
１０・・・・・積層コンデンサ基板
１・・・・・・・積層セラミック基板
１ａ〜１ｇ・・・セラミック層
１０ａ〜１０ｇ・・・絶縁膜
２・・・・・・・電子部品
３ａ・・・・・・第１の電極層
３ｂ・・・・・・第２の電極層
４・・・・・・・内部配線
５ａ・・・・・・第１のビアホール導体
５ｂ・・・・・・第２のビアホール導体
６・・・・・・・ビアホール導体
７・・・・・・・端子電極
８・・・・・・・表面配線
３１ａ・・・・・・第１の電極層となる導体膜
３１ｂ・・・・・・第２の電極層となる導体膜
４１・・・・・・・内部配線となる導体膜
５１ａ・・・・・・第１のビアホール導体となる導体
５１ｂ・・・・・・第２のビアホール導体となる導体
６１・・・・・・ビアホール導体となる導体

Claims

第１の絶縁体セラミック層と第２の絶縁体セラミック層の間に複数の誘電体セラミック層を有し、該誘電体セラミック層を挟んだ第１の電極層と第２の電極層を交互に多数積層するとともに、該第１の電極層どうし及び第２の電極層どうしを前記複数の誘電体セラミック層に形成した第１及び第２のビアホール導体を介して接続してなる容量部と、該容量部と接続し、且つ前記複数の誘電体セラミック層を挟んだ複数の内部配線と、該複数の内部配線を接続する前記複数の誘電体セラミック層及び第２の絶縁体セラミック層に形成した第３のビアホール導体と、前記第２の絶縁体セラミック層上に形成した表面配線と、該表面配線に接続した電子部品とからなる回路部とを有する積層コンデンサ基板の製造方法であって、
前記積層コンデンサ基板の形成方法が
支持基板上に、光硬化可能なモノマーを含有するセラミックスリップ材を塗布して前記第１の絶縁体セラミック層となる絶縁膜を形成する工程と、
該第１の絶縁体セラミック層となる絶縁膜の表面に導電性ペーストを印刷して前記第１又は第２の電極層となる導電膜を形成するとともに、前記内部配線となる導電膜を形成する工程とを順次行った後、
（１）光硬化可能なモノマーを含有するセラミックスリップ材を塗布して前記誘電体セラミック層となる絶縁膜を形成する工程と
（２）前記誘電体セラミック層となる絶縁膜を選択的に露光・現像処理して、第３のビアホール導体となる位置に、第３の貫通孔を形成するとともに、第１及び第２のビアホール導体となる位置に、第１及び第２の貫通孔を形成する工程、
（３）前記誘電体セラミック層となる絶縁膜の各貫通孔に導電性ペーストを充填して前記第１乃至第３のビアホール導体となる導体とを形成する工程と、
（４）前記誘電体セラミック層となる絶縁膜の表面に導電性ペーストを、一部が前記第１または第２の貫通孔に充填した導体と接続するように印刷して前記第１又は第２の電極層となる導体膜を形成するとともに、前記第３の貫通孔に充填した導体と接続するように印刷して前記内部配線となる導体膜を形成する工程、
の上述の（１）乃至（４）の各工程を順次繰り返した後、
光硬化可能なモノマーを含有するセラミックスリップ材を塗布して前記第２の絶縁体セラミック層となる絶縁膜を形成する工程と、
該第２の絶縁体セラミック層となる絶縁膜を選択的に露光・現像処理して、第３のビアホール導体となる位置に第３の貫通孔を形成する工程と、
該第３の貫通孔に導電性ペーストを充填して第３のビアホール導体となる導体を形成する工程とを順次行った後、
前記支持基板を分離して、絶縁膜、導体及び導体膜が一体化された積層体を形成する工程と、
該積層体を焼成処理して、前記第１及び第２の絶縁体セラミック層、前記誘電体セラミック層、前記第１乃至第３のビアホール導体、前記第１及び第２の電極層及び内部配線を形成する工程と、
前記第２の絶縁体セラミック層の表面に、一部が第３のビアホール導体と接続するように前記表面配線を形成する工程と、
前記表面配線に前記電子部品を接続する工程と
を有することを特徴とする積層コンデンサ基板の製造方法。