JP3297532B2

JP3297532B2 - 積層コンデンサ基板

Info

Publication number: JP3297532B2
Application number: JP14828194A
Authority: JP
Inventors: 洋一牧野; 晃井本; 正和安井
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 2002-07-02
Anticipated expiration: 2017-07-02
Also published as: JPH0817676A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積層体内に、所定回路
を構成する内部配線パターン及び互いに対向しあう複数
の容量電極層を配置して成る積層コンデンサ基板に関し
て、特にコンデンサ領域の平面的占有面積を小さくする
ことができる積層コンデンサ基板に関するものである。

【０００２】

【従来の技術】従来、典型的な積層コンデンサ基板は、
複数のセラミック層が積層されて成る積層体に、各セラ
ミック層間に互いに対向する容量電極層を形成した容量
部を内蔵していた。尚、各セラミック層を挟んで互いに
対向しあう容量電極層の内、一方側の容量電極層を電気
的に接続して、また、他方側の容量電極層を電気的に接
続して、同一積層体に形成された内部配線パターンから
なる所定回路に接続したり、積層体の主面に導出してい
た。

【０００３】図６は、従来の積層コンデンサ基板の断面
図である。積層体６１は、例えば７層のセラミック層６
１ａ〜６１ｇからなり、その７つの層間には、容量電極
層６２ｂ〜６２ｆ、所定回路を構成する内部配線パター
ン６３が形成されている。

【０００４】また、セラミック層６１ａ〜６１ｇには、
その厚み方向を貫通するビアホール導体６４ａ、６４
ｂ、６５が形成されている。

【０００５】ここで、容量電極層６２ａは、セラミック
層６１ｂを挟んで容量電極層６２ｂと対向しており、容
量電極層６２ｂは、セラミック層６１ｃを挟んで容量電
極層６２ｃと対向しており、容量電極層６２ｃは、セラ
ミック層６１ｄを挟んで容量電極層６２ｄと対向してお
り、容量電極層６２ｄは、セラミック層６１ｅを挟んで
容量電極層６２ｅと対向しており、容量電極層６２ｅ
は、セラミック層６１ｆを挟んで容量電極層６２ｆと対
向しており、容量電極層６２ａ、６２ｃ、６２ｅは、ビ
アホール導体６４ａによって接続されており、また、容
量電極層６２ｂ、６２ｄ、６２ｆは、ビアホール導体６
４ｂによって接続されている。これにより、容量電極層
６２ａと容量電極層６２ｂとの対向部分、容量電極層６
２ｂと容量電極層６２ｃとの対向部分、容量電極層６２
ｃと容量電極層６２ｄとの対向部分、容量電極層６２ｄ
と容量電極層６２ｅとの対向部分、容量電極層６２ｅと
容量電極層６２ｆとの対向部分によって発生する各容量
成分は互いに並列的に合成され、ビアホール導体６４
ａ、６４ｂより導出されることになる。尚、図では、ビ
アホール導体６４ａは、内部配線パターン６３に接続さ
れ、ビアホール導体６４ｂは積層体６１の裏面側に導出
されている。

【０００６】また、積層体６１の両主面には、電子部品
の搭載用パッド、外部端子を含む表面配線パターン６
６、６７が形成され、例えば表面配線パターン６７の所
定電子部品の搭載用パッドには電子部品６８が搭載され
ている。尚、この主面には必要に応じて、厚膜抵抗体
膜、保護膜などが形成される。

【０００７】

【発明が解決しようとする課題】従来の積層コンデンサ
基板の容量成分は、１つのセラミック層、例えば６１ｂ
を挟むように対向配置された容量電極層６２ａ、６２ｂ
の対向面積、セラミック層６１ｂの層厚み、セラミック
層６１ｂの誘電率などによって、その特性が決定され
る。

【０００８】近時、電子機器などの小型化によって、積
層コンデンサ基板の小型化が要求されているが、上述の
構造においては、小型化（容量電極の対向面積を小さ
く）するとともに容量特性の維持のため、一般に、高誘
電率系のセラミック材料を用いたり、セラミック層の層
厚みを薄型化したりしていた。高誘電率系のセラミック
材料を用いると、セラミック層を形成するためのコスト
が上昇してしまい、また、薄型化したセラミック層を用
いると機械的な強度の低下などが発生してしまい、その
限界があった。

【０００９】即ち、上述の構造において、積層コンデン
サ基板を平面視した時の容量部分の面積（以下、平面占
有面積という）の小型化には限界があり、市場の要求に
充分に対応できないものであった。

【００１０】さらに、この積層コンデンサ基板のセラミ
ック層間に、所定回路網を形成する内部配線パターン６
３を形成する場合、容量特性によるセラミック層の積層
数の制約によって、内部配線を形成しないセラミック層
間が発生したり、また、内部配線パターンの設計の自由
度が抑制され、その結果、小形、高密度化の配線が達成
できなくなる。

【００１１】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は、容量部分の平面占有面積を
小さくすることができ、内部配線パターンを形成するに
あたり、積層数の制約が緩和される積層コンデンサ基板
を提供するものである。

【００１２】

【課題を解決するための手段】本発明は、複数のセラミ
ック層を積層した積層体内に、所定回路を構成する内部
配線パターン及び互いに対向しあう複数の容量電極層を
配置して成る積層コンデンサ基板であって、前記容量電
極層の対向方向が、セラミック層の厚み方向に対して直
交する積層コンデンサ基板である。

【００１３】

【作用】以上、本発明ではセラミック層を積層してはじ
めて、所定面積の容量電極層が形成されることになり、
複数の容量電極層の対向方向が積層体の厚み方向（積層
方向）に対して直交している。

【００１４】従って、最も簡単な容量構成、即ち、２枚
の容量電極層において、平面占有面積は、容量電極層の
層厚みの２倍とその間の対向間隔との合計に、容量電極
層の幅を積算した値となり、従来に比較して大幅に小さ
くすることができる。

【００１５】また、容量特性の向上のために、容量電極
間の間隔を狭くすればよく、従来のように薄型化したセ
ラミック層を用いる必要がなく、基板の強度の低下させ
ることがない。

【００１６】このように積層体の厚み方向（積層方向）
に対して直交する方向に容量電極層の対向方向を配置す
るには、１層以上のセラミック層があればよく、例え
ば、セラミック層間に内部配線を形成する場合であって
も、容量を形成するための積層数が所定内部配線を形成
するに必要な積層数の制限を与えることがなく、内部配
線での設計の自由度が向上する。

【００１７】

【実施例】以下、本発明を図面に基づいて詳説する。

【００１８】図１は、本発明の積層コンデンサ基板の一
例を示す側面図であり、図２は容量部分の斜視図であ
る。

【００１９】図において、１０は積層コンデンサ基板で
あり、積層コンデンサ基板１０は、積層体１、その主面
に形成した表面配線パターン６、７が形成され、必要に
応じて抵抗導体膜８が形成され、電子部品９が搭載され
ている。

【００２０】積層体１は、例えば５層のセラミック層１
ａ〜１ｅが積層して構成されており、各セラミック層１
ａ〜１ｅの４つの層間に所定回路を構成する内部配線パ
ターン２が形成されおり、この内部配線パターン２は、
各セラミック層１ａ〜１ｅに形成したビアホール導体３
によって接続されている。尚、セラミック層１ａ、１ｅ
に形成したビアホール導体３は、内部配線パターン２と
表面配線パターン６、７とを接続するためのビアホール
導体となる。

【００２１】また、セラミック層１ｂ〜１ｅには、その
積層方向に延びる平板状の容量電極層４ａ〜４ｇが形成
されている。具体的には、容量電極層４ａ、４ｃ、４
ｅ、４ｇは、セラミック層１ｃ〜１ｅの３層に渡り形成
されており、この３層分の高さを有する平板状の容量電
極層であり、容量電極層４ｂ、４ｄ、４ｆは、セラミッ
ク層１ｂ〜１ｄの３層に渡り形成されており、この３層
分の高さを有する平板状の容量電極層である。

【００２２】また、容量電極層４ａ、４ｃ、４ｅ、４ｇ
の一端部は、積層体１の裏面側の主面に露出しており、
表面配線パターン６の一部によって互いに接続されお
り、また、容量電極層４ｂ、４ｄ、４ｆの一端は、セラ
ミック層１ａと１ｂとの層間に形成した接続導体膜５に
よって互いに接続されいる。尚、この接続導体膜５は積
層体の内部に延出し、例えば内部配線パターン２や図の
ように表面配線パターン７などに接続する。

【００２３】セラミック層１ａ〜１ｅは、アルミナセラ
ミック、ガラス−セラミック、チタン酸バリウムなどの
誘電体材料などから構成され、セラミック層の層厚みは
４０〜１２０μｍであり、内部配線パターン２、ビアホ
ール導体３、容量電極層４ａ〜４ｇは、金系、銀系、銅
系導体材料から成る。

【００２４】以上のように、本発明において、容量成分
を発生する互いに対向する容量電極層４ａ〜４ｇが、積
層体１の積層方向に平面的に広がり、それらの対向方向
が積層体の積層方向と直交するようになっている。

【００２５】即ち、容量電極層４ａと容量電極層４ｂと
の対向部分、容量電極層４ｂと容量電極層４ｃとの対向
部分、容量電極層４ｃと容量電極層４ｄとの対向部分、
容量電極層４ｄと容量電極層４ｅとの対向部分、容量電
極層４ｅと容量電極層４ｆとの対向部分によって発生す
る各容量成分は互いに並列的に合成され、表面配線パタ
ーン６の一部と、接続導体膜５より導出されることにな
る。

【００２６】従って、容量電極層４ａ〜４ｇから成る容
量部は、積層体１のセラミック層１ａ〜１ｅの積層数な
どに全く影響されることなく構成することができる。即
ち図に示すように、７つの対向電極の容量電極層４ａ〜
４ｇを５層のセラミック層１ａ〜１ｅが積層する積層体
１内に形成することができる。これにより、従来のよう
に、所定回路を達成するための内部配線パターンを、容
量電極層の積層数によって規制される所定積層数を有す
る積層体に形成しなければならないという内部配線パタ
ーンの設計の制約を、大幅に緩和するものであり、内部
配線パターン２の高密度の配線パターンが可能である。

【００２７】また、容量電極層４ａ〜４ｇから成る容量
部の平面占有面積は、容量電極層４ａ〜４ｇの厚み及び
その容量電極層４ａ〜４ｇ間の間隔の和と容量電極層４
ａ〜４ｇの幅との積に相当し、従来、容量電極層自身の
平面面積に相当していたのに対して、大幅な削減とな
り、積層コンデンサ基板の小型化に大きく寄与できる。

【００２８】さらに、高容量化のために、従来のように
セラミック層の厚みを薄膜化する必要がなく、単に、容
量電極層４ａ〜４ｇの間隔を制御すればよく、セラミッ
ク層の厚みとは関係がないため、積層体１自身の基板の
強度の低下などが一切発生しない。

【００２９】さらに、各容量電極層４ａ〜４ｇ間の接続
が、比較的に幅広い接続導体膜５や表面配線パターン６
の一部で行われるため、従来のようにビアホール導体６
４ａ、６４ｂによって接続する場合に比較して、導体の
損失が少なく、安定した特性を導出することができる。

【００３０】次に、本発明の積層コンデンサ基板の積層
体の製造方法を説明する。

【００３１】図３の工程図、図４（ａ）〜図４（ｊ）の
主要工程における断面図に基づいて説明する。

【００３２】積層セラミック回路基板１の製造方法は、
大きく分けて積層前工程（図３の（ａ）の工程）、積層
工程（図３の（ｂ）の工程〜（ｇ）の工程）、剥離工程
（図３の（ｈ）の工程）、焼成工程（図３の（ｉ）の工
程）、表面処理工程（図３の（ｊ）の工程）とからな
る。

【００３３】積層前工程は、支持基板１５、セラミック
層１ａ〜１ｅとなるセラミック塗布膜のスリップ材、内
部配線パターン２、ビアホール導体３、接続導体膜５、
表面配線パターンとなる導体膜や導体の導電性ペースト
を準備する工程である。

【００３４】〔支持基板〕図４（ａ）に示すように、支
持基板１５は、セラミック、ガラス、耐熱性樹脂などの
基板からなり、支持基板１５の積層体を積層する側の表
面には、基板平滑層１６が形成される。

【００３５】基板平滑層１６は、光硬化可能なモノマ
ー、バインダー、溶剤を均質混練したスリップ材を塗布
・乾燥して塗布膜を形成し、その後、塗布膜の全面に露
光処理して硬化することによって形成する。基板平滑層
１６の厚みは、少なくとも支持基板１５の凹凸を吸収し
得る程度の厚み、例えば２０μｍ以上である。

【００３６】ここで、光硬化可能なモノマーは、比較的
低温で且つ短時間の焼成工程で焼失できるように熱分解
性に優れたものであり、また、スリップ材の塗布・乾燥
後の露光によって、光重合される必要があり、遊離ラジ
カルの形成、連鎖生長付加重合が可能で、２級もしくは
３級炭素を有したモノマーが好ましく、例えば少なくと
も１つの重合可能なエチレン系基を有するブチルアクリ
レート等のアルキルアクリレートおよびそれらに対応す
るアルキルメタクリレートが有効である。また、テトラ
エチレングリコールジアクリレート等のポリエチレング
リコールジアクリレートおよびそれらに対応するメタク
リレートなどが挙げられる。

【００３７】バインダーは、光硬化可能なモノマー同様
に熱分解性の良好なものでなくてはならない。同時にス
リップの粘性を決めるものである為、アクリル酸もしく
はメタクリル酸系重合体のようなカルボキシル基、アル
コール性水酸基を備えたエチレン性不飽和化合物が好ま
しい。

【００３８】尚、光硬化可能なモノマーとバインダーと
の比率は、１〜３：５程度に添加される。

【００３９】溶剤として、有機系溶剤、水系溶剤を用い
ることができる。尚、水系溶剤の場合、光硬化可能なモ
ノマー及びバインダーは、水溶性である必要があり、モ
ノマー及びバインダーには、親水性の官能基、例えばカ
ルボキシル基が付加されている。その付加量は酸価で表
せば２〜３００あり、好ましくは５〜１００である。

【００４０】上述のスリップ材は、光硬化可能なモノマ
ー及びバインダが上述したように積層体の焼成の過程で
完全に熱分解しなくてはならないが、特に、６００℃以
下、好ましくは５００℃以下で分解する材料を選択す
る。

【００４１】また、スリップ材には、増感剤、光開始系
材料等を必要に応じて添加しても構わない。例えば、光
開始系材料としては、ベンゾフェノン類、アシロインエ
ステル類化合物などが挙げられる。

【００４２】スリップ材の塗布方法としては、例えば、
ドクターブレード法（ナイフコート法）、ロールコート
法、印刷法などが挙げられる。特に基板平滑層１６の表
面が平坦化することが容易なドクターブレード法などが
好適である。尚、塗布方法に応じて溶剤の添加量が調整
され、所定粘度に調整される。

【００４３】乾燥方法としては、バッチ式乾燥炉、イン
ライン式乾燥炉を用いて行われ、乾燥条件は、１２０℃
以下が望ましい。また、急激な乾燥は、表面にクラック
を発生される可能性があるため、急加熱を避けることが
重要となる。

【００４４】露光処理としては、塗布膜中に含まれる光
硬化可能なモノマーが光重合されるネガ型であるため、
塗膜全面に低圧、高圧、超高圧の水銀灯系の露光光を照
射する。尚、露光条件は、１０〜２０ｍＷ／ｃｍ²の露
光光を約５〜３０秒程度照射して行う。これにより、塗
布膜は、光硬化可能なモノマーの光重合反応を起し、光
硬化されることになる。

【００４５】〔セラミックスリップ材〕セラミックスリ
ップ材は、セラミック粉末、必要に応じてガラスフリッ
ト、光硬化可能なモノマー、バインダー、溶剤を均質混
練して形成する。

【００４６】セラミック粉末は、クリストバライト、石
英、コランダム（αアルミナ）、ムライト、コージライ
トなどの絶縁セラミック材料、ＢａＴｉＯ₃、Ｐｂ₄Ｆ
ｅ₂Ｎｂ₂Ｏ₁₂、ＴｉＯ₂などの誘電体セラミック材料
などが挙げられ、その平均粒径１．０〜６．０μｍ、好
ましくは１．５〜４．０μｍに粉砕したものを用いる。
尚、セラミック材料は２種以上混合して用いられてもよ
い。特に、コランダムを用いた場合、コスト的に有利と
なる。

【００４７】ガラスフリットは、焼成処理することによ
ってコージェライト、ムライト、アノーサイト、セルジ
アン、スピネル、ガーナイト、ウイレマイト、ドロマイ
ト、ペタライトやその置換誘導体の結晶やスピネル構造
の結晶相を析出するものであればよく、例えば、Ｂ₂Ｏ
₃、ＳｉＯ₂、Ａｌ₂Ｏ₃、ＺｎＯ、アルカリ土類酸化
物を含むガラスフリットが挙げられる。この様なガラス
フリットは、ガラス化範囲が広くまた屈伏点が６００〜
８００℃付近にあるため、８５０〜１０５０℃程度の低
温焼成に適し、内部配線パターン２となる導体膜との焼
結挙動が近似しているためである。尚、このガラスフリ
ットの平均粒径は、１．０〜６．０μｍ、好ましくは
１．５〜３．５μｍである。

【００４８】上述のセラミック材料とガラス材料との構
成比率は、８５０〜１０５０℃の比較的低温で焼成する
場合には、セラミック材料が１０〜６０ｗｔ％、好まし
くは３０〜５０ｗｔ％であり、ガラス材料が９０〜４０
ｗｔ％、好ましくは７０〜５０ｗｔ％である。

【００４９】尚、セラミック材料として、誘電体セラミ
ック材料や磁性体セラミック材料とともに用いる場合に
は、セラミック材料の固有の特性を低下させることがあ
るため、ガラスフリットは必要に応じて添加する。

【００５０】光硬化可能なモノマーは、基板平滑層１６
に用いた材料ものが使用できる。これは、露光条件を略
同一とするためである。光硬化可能なモノマーは、露光
処理後の現像処理によって露光部分以外の部分が容易に
除去できるように所定量添加される。例えば、固形成分
（セラミック材料及びガラス材料) に対して５〜１５ｗ
ｔ％以下である。バインダーは、固形分との濡れ性も重
視する必要があり、基板平滑層１６に用いた材料ものが
使用できる。添加量としては固形分に対して２５ｗｔ％
以下が好ましい。

【００５１】溶剤として、有機系溶剤、水系溶剤を用い
ることができる。尚、水系溶剤の場合、光硬化可能なモ
ノマー及びバインダーは、水溶性である必要があり、モ
ノマー及びバインダには、親水性の官能基、例えばカル
ボキシル基が付加されている。その付加量は酸価で表せ
ば２〜３００あり、好ましくは５〜１００である。

【００５２】付加量が少ない場合は水への溶解性、固定
成分の粉末の分散性が悪くなり、多い場合は熱分解性が
悪くなるため、付加量は、水への溶解性、分散性、熱分
解性を考慮して、上述の範囲で適宜付加される。

【００５３】また、スリップ材には、増感剤、光開始系
材料等を必要に応じて添加しても構わない。例えば、光
開始系材料としては、ベンゾフェノン類、アシロインエ
ステル類化合物などが挙げられる。

【００５４】〔導電性ペースト〕内部配線パターン２、
ビアホール導体３、容量電極層４ａ〜４ｇ及び接続導体
膜５を形成するための導電性ペーストは、Ａｇ系（Ａｇ
単体、Ａｇ−ＰｄなどのＡｇ合金）、Ｃｕ系（Ｃｕ単
体、Ｃｕ合金）など導体材料粉末、例えば銀系粉末と、
低融点ガラス成分と、光硬化可能なモノマー、バインダ
ーと溶剤とを均質混練したものが用いられる。

【００５５】〔積層工程〕このようにして、支持基板１
５上に基板平滑層１６を形成し、セラミックスリップ
材、導電性ペーストを準備した後、実質的な積層工程
（図３の（ｂ）の工程〜（ｄ）工程）を行う。

【００５６】尚、支持基板１５は、最終的に複数の積層
体が抽出できるよう複数の積層体の領域を同時に形成す
るが、ここでは、１つの積層体の領域について説明す
る。

【００５７】まず、積層工程として、図３の（ｂ）の工
程として、図４（ｂ）に示すように、支持基板１５の基
板平滑層１６上に、セラミック層１ｅとなるセラミック
塗布膜１０ｅを形成する。このセラミック塗布膜１０ｅ
は、基板平滑層１６上に各領域を越えて略全面に形成す
る。具体的には、上述のセラミックスリップ材をドクタ
ーブレード法などで塗布し、乾燥処理（バッチ式乾燥
炉、インライン式乾燥炉で１２０℃以下）を行う。

【００５８】次に、図３の（ｃ）の工程として、図４
（ｃ）に示すように、セラミック塗布膜１０ｅに選択的
な露光処理・現像処理を行い、容量電極層４ａ、４ｃ、
４ｅ、４ｇとなる貫通凹部４０ａ、４０ｃ、４０ｅ、４
０ｇ、ビアホール導体３となる貫通凹部３０を形成す
る。

【００５９】選択的な露光処理・現像処理は、図５
（ａ）〜図５（ｃ）に示す処理を施す。

【００６０】図５（ａ）に示すように、処理対象膜５
１、例えばセラミック塗布膜１０ｅ上に、セラミック層
１ｅの厚みを貫通する容量電極層４ａ、４ｃ、４ｅ、４
ｇとなる部分、ビアホール導体３となる位置に露光光が
照射されないような所定パターンを有するフォトターゲ
ット５２を近接又は載置する。次に、図５（ｂ）に示す
ように、このフォトタゲーット５２を介して、処理対象
膜５１に、低圧、高圧、超高圧の水銀灯系の１０〜２０
ｍＷ／ｃｍ²の露光光Ｘを約５〜３０秒程度照射する。
これにより、容量電極層４ａ、４ｃ、４ｅ、４ｇとなる
部分、ビアホール導体３となる位置は露光処理されず溶
化部５３となり、それ以外の部分は光硬化可能なモノマ
ーが反応して硬化されることになる。次に、図５（ｃ）
に示すように、選択的な露光処理を行った処理対象膜５
１の特に溶化部５３に、有機系のクロロセン、１，１，
１−トリクロロエタン、水系のアルカリ現像溶剤を、例
えばスプレー現像法やパドル現像法によって噴射した
り、接触したりして、溶化部５３を現像除去する。これ
により処理対象膜５１には、所定形状の貫通孔５４が形
成されることになる。尚、実施例では貫通孔５４の底面
開口は、処理対象膜５１の下面に位置する部材によって
隠蔽されているため、貫通凹部という。その後、必要に
応じて洗浄及び乾燥を行なう。

【００６１】この貫通凹部５４は、容量電極層４ａ、４
ｃ、４ｅ、４ｇやビアホール導体３となるが、微細加工
に適したフォトターゲット５２、露光処理によって形成
されるため、容量電極層４ａ、４ｃ、４ｅ、４ｇとなる
貫通凹部４０ａ、４０ｃ、４０ｅ、４０ｇを任意な形状
とすることができ、さらに、貫通凹部４０ａ、４０ｃ、
４０ｅ、４０ｇ間の間隔を非常に微細な精度で形成で
き、ビアホール導体３となる貫通凹部３０の形状・径を
任意に設定できる。

【００６２】次に、図３の（ｄ）の工程として、図４
（ｄ）に示すように、セラミック塗布膜１０ｅに形成し
た貫通凹部３０、貫通凹部４０ａ、４０ｃ、４０ｅ、４
０ｇに導電性ペーストを充填して、ビアホール導体３と
なる導体３１、容量電極層４ａ、４ｃ、４ｅ、４ｇとな
る導体４１ａ、４１ｃ、４１ｅ、４１ｇとなる導体を充
填するとともに、セラミック塗布膜１０ｅ上に、セラミ
ック層１ｅとセラミック層１ｄとの層間の内部配線パタ
ーン２となる導体膜２１を形成する。

【００６３】具体的には、上述の導電性ペーストをスク
リーン印刷法によって、選択的な印刷を行い、塗布膜１
０ｅの各貫通凹部３０、４０ａ、４０ｃ、４０ｅ、４０
ｇ内に充填するとともに、同時に、塗布膜１０ａ上に内
部配線パターン２となる１体膜２１を形成する。その
後、乾燥処理を行い、さらに、導体３１、４１ａ、４１
ｃ、４１ｅ、４１ｇ及び導体膜２１に上述の露光条件で
露光処理して硬化させる。

【００６４】尚、貫通凹部３０、４０ａ、４０ｃ、４０
ｅ、４０ｇの形状によっては、まず、ディスペンサーな
どを用いて導電性ペーストを貫通凹部３０内に充填し、
その後、内部配線パターン２となる導体膜２１を形成し
ても構わない。

【００６５】次に、図３の（ｂ）の工程を繰り返して、
セラミック層１ｅとなる塗布膜１０ｅ上に、セラミック
層１ｄとなる塗布膜１０ｄを形成する。

【００６６】この時、セラミック塗布膜１０ｄの表面
は、塗布膜１０ｄに覆われたビアホール導体３となる導
体３１、容量電極層４ａ、４ｃ、４ｅ、４ｇとなる導体
４１ａ、４１ｃ、４１ｅ、４１ｇ及び内部配線パターン
２となる導体膜２１の形状や積層状況に係わらず、均一
な平坦面とすることができる。

【００６７】次に、図３の（ｃ）の工程を行い、塗布膜
１０ｄに選択的な露光処理・現像処理を行う。これによ
り、塗布膜１０ｄには、ビアホール導体３となる貫通凹
部３０、容量電極層４ａ〜４ｇとなる貫通凹部４０ａ〜
４０ｇが形成される。

【００６８】次に、図３の（ｄ）の工程を行い、塗布膜
１０ｄの貫通凹部３０、４０ａ〜４０ｇに、スクリーン
印刷法によって、上述の導電性ペーストを充填して、ビ
アホール導体３となる導体３１、容量電極層４ａ〜４ｇ
となる導体４１ａ〜４１ｇを形成するとともに、塗布膜
１０ｄ上にセラミック層１ｄとセラミック層１ｃとの間
の内部配線パターン２となる導体膜２１を形成する。

【００６９】さらに、図３の（ｂ）〜（ｄ）の工程を繰
り返して、セラミック層１ｃとなる塗布膜１０ｃ及びビ
アホール導体３となる導体３１、容量電極層４ａ〜４ｇ
となる導体４１ａ〜４１ｇを形成するとともに、塗布膜
１０ｃ上にセラミック層１ｃとセラミック層１ｂとの間
の内部配線パターン２となる導体膜２１を形成する。

【００７０】次に、図３の（ｂ）の工程を繰り返して、
セラミック層１ｃとなる塗布膜１０ｃ上に、セラミック
層１ｂとなる塗布膜１０ｂを形成する。

【００７１】次に、図３の（ｃ）の工程を行い、塗布膜
１０ｂに選択的な露光処理・現像処理を行う。これによ
り、塗布膜１０ｂには、ビアホール導体３となる貫通凹
部３０、容量電極層４ｂ、４ｄ、４ｆとなる貫通凹部４
０ｂ、４０ｄ、４０ｆが形成される。

【００７２】次に、図３の（ｄ）の工程を行い、塗布膜
１０ｄの貫通凹部３０、４０ｂ、４０ｄ、４０ｆに、ス
クリーン印刷法によって、上述の導電性ペーストを充填
して、ビアホール導体３となる導体３１、容量電極層４
ｂ、４ｄ、４ｆとなる導体４１ｂ、４１ｄ、４１ｆを形
成するとともに、塗布膜１０ｄ上にセラミック層１ｄと
セラミック層１ｃとの間の内部配線パターン２となる導
体膜２１及び容量電極層４ｂ、４ｄ、４ｆとなる導体４
１ｂ、４１ｄ、４１ｆの一端を接続するたとの接続導体
膜５となる導体膜５０を形成する。

【００７３】次に、図３の（ｂ）の工程を繰り返して、
セラミック層１ｂとなる塗布膜１０ｂ上に、セラミック
層１ａとなる塗布膜１０ａを形成する。

【００７４】次に、図３の（ｃ）の工程を行い、塗布膜
１０ａに選択的な露光処理・現像処理を行う。これによ
り、塗布膜１０ａには、ビアホール導体３となる貫通凹
部３０を形成される。

【００７５】次に、図３の（ｄ）の工程を行い、塗布膜
１０ａの貫通凹部３０に、スクリーン印刷法によって、
上述の導電性ペーストを充填して、ビアホール導体３と
なる導体３１を形成する。尚、塗布膜１０ａは最表面層
であり、ビアホール導体３となる導体３１の露光処理に
よる光硬化を省略することができる。

【００７６】これにより、図４（ｇ）に示すように、支
持基板１５上に積層体１が形成されることになる。

【００７７】尚、積層工程を終了した後に、各積層体１
の形状に応じて、分割溝をプレス成型などによって形成
する。

【００７８】〔剥離工程〕次に、図３の（ｅ）の工程と
して、図４（ｈ）に示すように、支持基板１５から基板
平滑層１６、セラミック塗布膜１０ｅ〜１０ａ、内部配
線パターン２となる導体膜２１、ビアホール導体３とな
る導体３１、容量電極層４ａ〜４ｇとなる導体４１ａ〜
４１ｇ、接続導体膜５となる導体膜５０から成る積層体
１を剥離する。

【００７９】上述のように剥離界面は、支持基板１５と
基板平滑層１６との界面となり、積層体側に基板平滑層
１６が存在することになる。従って、剥離を機械的に、
例えば支持基板１５を湾曲させてり、剥離界面にカッタ
ー刃を平面状に摺動したりしても、積層体そのものに悪
影響（剥離による亀裂など）がなく安定して剥離するこ
とができる。

【００８０】尚、その他に、支持基板１５と基板平滑層
１６の界面部分に、１２０℃（乾燥処理の温度）以上で
発泡性反応を起こす樹脂層を設けておき、加熱処理した
り、また、有機溶剤によって溶解するシートを介在させ
て、有機溶剤に浸漬したりしても構わない。尚、有機溶
剤によって溶解するシートを用いる場合には、セラミッ
クスリップ材、導電性ペーストにバイダー、光硬化可能
なモノマーに水系を用い、溶剤に純水などを用いること
が重要となる。

【００８１】〔焼成工程〕次に、図３の（ｆ）の工程と
して、図４（ｉ）に示すように、平滑層１６を含む積層
体１を焼成処理する。焼成処理は、脱バインダ過程と焼
結過程からなる。

【００８２】脱バインダ過程は、セラミック塗布膜１０
ａ〜１０ｅ、内部配線パターン２となる導体膜２１、ビ
アホール導体３となる導体３１、容量電極層４ａ〜４ｇ
となる導体４１ａ〜４１ｇ、接続導体膜５となる導体膜
５０に含まれる有機成分、及び基板平滑層１６を焼失す
るためのものであり、例えば６００℃以下の温度領域で
行われる。

【００８３】また、焼結過程は、塗布膜１０ａ〜１０ｅ
のガラス成分を結晶化させて、セラミック粉末の粒界に
均一に分散させ、積層体１に一定強度を与え、同時に、
内部配線パターン２となる導体膜２１、ビアホール導体
３となる導体３１、容量電極層４ａ〜４ｇとなる導体４
１ａ〜４１ｇ、接続導体膜５となる導体膜５０の導電材
料、例えば、銀系粉末を粒成長させて、低抵抗化させる
とともに、セラミック層１ａ〜１ｅと一体化させるもの
である。これは、ピーク温度８５０〜１０５０℃に達す
るまでに行われる。

【００８４】焼成雰囲気は、導電性ペーストの材料など
によって異なり、上述のようにＡｇ系導体の場合は、大
気（酸化性）雰囲気又は中性雰囲気で行われ、Ｃｕ系導
体の場合は、還元性雰囲気又は中性雰囲気で行われる。

【００８５】これにより、セラミック塗布膜１０ａ〜１
０ｅはセラミック層１ａ〜１ｅとなり、その内部には、
内部配線パターン２、ビアホール導体３、容量電極層４
ａ〜４ｇ、接続導体膜５が配置された積層体となる。

【００８６】〔表面処理工程〕次に、図３の（ｇ）の工
程（図４（ｊ）に相当する）として、焼成処理された大
型積層体基板の両主面に表面処理を行う。

【００８７】例えば、大型積層体基板の上面側主面に、
セラミック層１ａに形成したビアホール導体３と接続す
るように、例えば銅系導電性ペーストの印刷・乾燥、焼
きつけにより、表面配線パターン７を形成する。また、
下面側主面には、セラミック層１ｅに形成したビアホー
ル導体３と接続するように、また、容量電極層４ａ、４
ｃ、４ｅ、４ｇの一端と接続するように、例えば銅系導
電性ペーストの印刷・乾燥、焼きつけにより、表面配線
パターン６を形成する。ここで、銅系の表面配線パター
ン６、７と銀系導体のビアホール導体３とが接合するこ
とになる。このため、銀と銅との共晶温度を考慮して、
低温（例えば７８０℃以下）焼成可能にし、しかも、銅
の酸化を防止するために還元性雰囲気や中性雰囲気中で
行うことが重要である。

【００８８】その後、必要に応じて、両主面に、厚膜抵
抗膜６や保護膜などを焼きつけを行い、各種電子部品９
を搭載する。

【００８９】その後、焼成前に形成した分割溝にそっ
て、大型積層体基板を所定形状の積層体に分割する。こ
れによって、図１に示す構造の積層セラミック回路基板
が完成する。

【００９０】以上のように、セラミック層１ａ〜１ｅの
積層方向と直交する方向で対向しあう容量電極層４ａ〜
４ｇは、選択的な露光処理・現像処理、導電性ペースト
の充填によって形成されたセラミック塗布膜１０ｅ〜１
０ｃ中の導体４１ａ〜４１ｇが積層方向に接続し、焼結
により一体化して形成されている。

【００９１】即ち、容量電極層４ａ〜４ｇは、実質的に
フォトターゲットを用いた選択的な露光処理の精度によ
って、容量電極層４ａ〜４ｇの厚み、対向間隔が決定さ
れ、非常に微細な加工が可能となり、セラミック層の厚
みに影響されることなく、対向間隔を狭くして、高容量
の容量成分を達成することができる。

【００９２】従って、セラミック層の厚みや積層数など
に制約されることなく、所定容量特性の容量成分を簡単
に達成することができ、しかも、内部配線パターン２の
設計が制約を受けることがなく、高密度の内部配線パタ
ーン２が可能となる。

【００９３】また、容量部分の平面占有面積を考えて
も、容量電極層４ａ〜４ｇの厚み、対向間隔の合計に、
容量電極層４ａ〜４ｇの幅を積算した値にあり、従来の
ように、容量電極層の一枚の面積に相当していたのに対
して、非常に小型化することができる。

【００９４】また、セラミック層１ａ〜１ｅとなるセラ
ミック塗布膜１０ａ〜１０ｅが、スリップ材の全面塗布
によって形成されるため、その塗布膜１０ａ〜１０ｅに
よって被覆された内部配線パターン２の構成、ビアホー
ル導体３の構成、容量電極層４ａ〜４ｇなどに影響され
ず、塗布面を常に平坦となることができる。これによ
り、その塗布面上の各種処理、例えば内部配線パターン
２となる導体膜２１の形成などが非常に簡単に形成でき
るとともに、積層数の増加による積層歪みなどが一切発
生しない。

【００９５】さらに、ビアホール導体３となる導体３１
は、セラミック塗布膜１０ａ〜１０ｅの選択的な露光処
理・現像処理によって形成された貫通凹部３０に充填す
ることによって形成されるため、回路に流れる電流に応
じて、ビアホール導体の形状・径などを任意とすること
ができる。

【００９６】さらに、ビアホール導体３となる導体３
１、容量電極層４ａ〜４ｇとなる導体４１ａ〜４１ｇ、
内部配線パターン２となる導体膜２１が露光処理される
ことになるため、この導体膜２１など上にセラミック塗
布膜１０ａ〜１０ｅを形成し、塗布膜１０ａ〜１０ｅを
選択的な露光処理・現像処理しても、導体膜２１などが
現像除去されることが一切なく、信頼性の高い内部配線
パターン２が達成される。

【００９７】また、積層体１内の内部配線パターン２、
ビアホール導体３、容量電極層４などの位置精度が、露
光処理時のフォトターゲットの精度によって決定される
ため、内部配線パターン２間のビアホール導体３との位
置合わせの精度が向上し、容量電極層４ａ〜４ｇとなる
導体４１ａ〜４１ｇとの積層結合の精度が向上し、全体
として積層位置ずれがなく、接続信頼性が高く、所定容
量特性を安定的に導出させることができる積層コンデン
サ基板となる。

【００９８】尚、上述の実施例の実施例において、容量
電極層４ａ、４ｃ、４ｅ、４ｇの一端を接続するための
導体膜が、表面配線パターン６の一部として用いられて
いる。これは、表面配線パターン６の一部を順次切断す
ることにより、容量電極層４ｇ、４ｅ、４ｃ・・・を順
次浮き電極層にして、容量特性を変化させることができ
る。しかし、この容量特性の変化を行わない場合には、
他方側の容量電極層４ｂ、４ｄ、４ｅと同様に、積層体
１内部に接続用導体膜を形成しても構わない。

【００９９】即ち、積層体１を６層のセラミック層１ａ
〜１ｆとして、接続用導体膜を、セラミック層１ａと１
ｂとの間と、セラミック層１ｅと１ｆとの間とに形成す
ることも出来る。

【０１００】また、表面配線パターン６、７を焼成した
積層体１の表面処理で、別焼成によって形成したが、積
層工程の始めに表面配線パターン６となる導体膜を形成
し、積層工程の最後に表面配線パターン７となる導体膜
を形成した後、積層体１の剥離を行い、積層体１の焼成
と同時に表面配線パターン６、７を一体的に焼成処理し
ても構わない。

【０１０１】また、積層体１のセラミック層の積層数が
５層であり、容量を発生させるための容量電極層が７層
からなっているが、積層体１のセラミック層の積層数は
内部配線パターンの高密度化を考慮して任意に変化させ
ることが可能であり、また、容量電極層も所望の容量特
性に応じて任意に変化させることが可能である。

【０１０２】また、内部配線パターン２となる導体膜２
１、ビアホール導体３となる導体３１、容量電極層４ａ
〜４ｇとなる導体４１ａ〜４１ｇや接続用導体５となる
導体膜５０は、導電性ペーストの選択的なスクリーン印
刷によって、所定形状となるが、図５（ａ）〜（ｃ）と
同様に、各種貫通凹部を形成したセラミック塗布膜の全
面に、導電性ペーストをドクターブレード法で全面導電
膜を形成し、その後、内部配線パターン２となる導体膜
２１、ビアホール導体３となる導体３１、容量電極層４
ａ〜４ｇとなる導体４１ａ〜４１ｇや接続導体膜５とな
る導体膜５０の形状に応じて選択的な露光処理を行い、
さらに現像処理をおこなって形成しても構わない。

【０１０３】

【発明の効果】以上のように、本発明によれば、容量電
極層が積層体の積層方法に平面的に延び、その容量電極
層の対向方向が積層体の積層方向と直交するように配置
している。従って、容量部分の平面占有面積が、容量電
極層の厚み、その対向間隔の距離の合計と、容量電極層
の幅との積に相当し、従来に比較して大きく低下させる
ことができる。

【０１０４】また、容量電極の対向数、対向間隔が積層
体のセラミック層に積層数やセラミック層の厚みに依存
しないため、任意の容量特性の容量部分が簡単に得られ
る。

【０１０５】従って、容量特性を向上させるために、セ
ラミック層の厚みを薄くする必要がないため、積層体の
強度を維持できる。

【０１０６】さらに、容量部分の特性によるセラミック
層の積層数の制約がないため、実質的に積層数を内部配
線パターンの高密度化による所望積層数とすればよいた
め、内部配線パターンの高密度化が達成できる。

【０１０７】また、容量電極層の形成が、セラミック層
となる塗布膜に選択的な露光処理・現像によって形成さ
れた貫通凹部に導体を充填して形成されるため、電極層
の厚み、対向間隔が選択的な露光処理の精度で決定さ
れ、非常に精度の高い寸法制御が可能である。

【図面の簡単な説明】

【図１】本発明に係る積層コンデンサ基板の断面図であ
る。

【図２】本発明の積層コンデンサ基板の容量部分の斜視
図である。

【図３】本発明の積層コンデンサ基板の製造の主要工程
の工程流れ図である。

【図４】（ａ）〜（ｊ）は本発明の積層コンデンサ基板
の製造の主要工程における断面図である。

【図５】本発明の積層コンデンサ基板の製造に用いる選
択的な露光処理・現像処理を説明するための断面図であ
る。

【図６】従来の積層コンデンサ基板の断面図である。

【符号の説明】

１０・・・・・・積層コンデンサ回路基板１・・・・・・・積層体１ａ〜１ｅ・・・セラミック層１０ａ〜１０ｅ・・・絶縁膜２・・・・・・・内部配線パターン２１・・・・・・内部配線パターンとなる導体膜３・・・・・・・ビアホール導体３０・・・・・・ビアホール導体となる貫通凹部３１・・・・・・ビアホール導体となる導体４ａ〜４ｇ・・・・容量電極層４０ａ〜４０ｇ・・容量電極層となる貫通凹部４１ａ〜４１ｇ・・容量電極層となる導体５・・・・・・・・接続導体膜６、７・・・・・・表面配線パターン８・・・・・・・・抵抗体膜９・・・・・・・・電子部品１５・・・・・・支持基板１６・・・・・・基板平滑層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01G 4/00 - 4/42

Claims

(57)【特許請求の範囲】

【請求項１】複数のセラミック層を積層した積層体内
に、所定回路を構成する内部配線パターン及び互いに対
向しあう複数の容量電極層を配置して成る積層コンデン
サ基板であって、前記容量電極層の対向方向が、セラミック層の厚み方向
に対して直交することを特徴とする積層コンデンサ基
板。