JP6146584B2 - 積層型電子部品およびその製造方法 - Google Patents

Description

本発明は、積層された複数の誘電体層と複数の導体層とを含む積層体を備えた積層型電子部品およびその製造方法に関する。

携帯電話機、無線ＬＡＮ通信機器等の無線通信機器では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。この要求に応えることの可能な電子部品としては、低温同時焼成法によって作製された積層体を用いた積層型電子部品がある。この積層体は、積層された複数の誘電体層と複数の導体層とを含んでいる。低温同時焼成法では、必要に応じて焼成前の導体層や焼成前のスルーホールが形成された複数の焼成前のセラミックシートであるセラミックグリーンシートを積層して、焼成前積層体を作製し、この焼成前積層体を焼成することによって、積層体を作製する。

特許文献１には、電極パターンが形成されたセラミックグリーンシート上に、セラミックスラリーをオーバーコートすることによって形成された電極埋め込みセラミックグリーンシートが記載されている。

特開２００５−２５２２１８号公報

積層型電子部品に用いられる積層体には、複数の誘電体層の中で複数の誘電体層の積層方向の端に位置する最外層における外側の面に、積層体の外部に露出した外部導体層が配置されたものがある。外部導体層は、端子として用いられたり、マークとして用いられたりする。この外部導体層は、積層体の外部に露出していることから、薄くすると剥がれやすくなる。そのため、外部導体層は、比較的厚くする必要がある。

以下、最外層における外側の面に外部導体層が配置された積層体を、低温同時焼成法によって作製する場合における問題点について説明する。低温同時焼成法によって積層体を作製する際には、複数のセラミックグリーンシートを積層してセラミックグリーンシート積層体を作製し、このセラミックグリーンシート積層体に圧力を加えて焼成前積層体を作製する。最外層における外側の面に外部導体層が配置された積層体を、低温同時焼成法によって作製する場合には、セラミックグリーンシート積層体における積層方向の端に、外部導体層となる焼成前の外部導体層が形成されたセラミックグリーンシートが配置されている。このセラミックグリーンシート積層体に圧力を加えると、比較的厚く形成された焼成前の外部導体層が、セラミックグリーンシート積層体の内部に向けて押圧され、その結果、複数のセラミックグリーンシートや焼成前の導体層や焼成前のスルーホールが変位したり変形したりする。すると、実際に作製された積層体の構造が、設計上の積層体の構造と比べて変化し、その結果、積層型電子部品の特性が設計上の特性と比べて変化するおそれがある。

特許文献１に記載された電極埋め込みセラミックグリーンシートは、電極パターンが外部に露出しないため、外部導体層となる焼成前の外部導体層が形成されたセラミックグリーンシートとしては利用することができない。また、特許文献１に記載された電極埋め込みセラミックグリーンシートは、それを製造するために多くの工程を必要とする。そのため、この電極埋め込みセラミックグリーンシートを用いて積層体を作製する場合には、生産性が低くなると共に、コストが増加する。

本発明はかかる問題点に鑑みてなされたもので、その目的は、外部導体層を含む積層体であって、設計上の積層体と比べて構造の変化が少ない積層体を備えた積層型電子部品およびその製造方法を提供することにある。

本発明の積層型電子部品は、積層された複数の誘電体層と複数の導体層とを含む積層体を備えている。複数の誘電体層のうちの１つは、複数の誘電体層の中で複数の誘電体層の積層方向の端に位置する最外層である。最外層は、積層体の外側に向いた第１の面と、第１の面とは反対側の第２の面とを有している。複数の導体層には、最外層に接し且つ積層体の外部に露出した外部導体層が含まれている。最外層は、外部導体層の少なくとも一部を収容する収容部を有している。外部導体層の少なくとも一部は、収容部に収容されている。複数の誘電体層の積層方向について、第２の面における最大の高低差は、外部導体層の厚みの最大値の１／２以下である。本発明の積層型電子部品において、収容部は、最外層を貫通していてもよい。

また、本発明の積層型電子部品において、複数の導体層には、複数の誘電体層の積層方向から見たときに、外部導体層と重なり合うように、積層体の内部に位置する特定の内部導体層が含まれていてもよい。この場合、特定の内部導体層は、複数の誘電体層のうちの、最外層に接する特定の誘電体層に接していてもよい。

また、本発明の積層型電子部品において、積層体は、更に、複数の誘電体層の積層方向から見たときに、外部導体層と重なり合うように、積層体の内部に位置する特定のスルーホールを含んでいてもよい。この場合、特定のスルーホールは、外部導体層に接続されていてもよい。また、複数の導体層には、複数の誘電体層の積層方向から見たときに、外部導体層と重なり合うように、積層体の内部に位置し、且つ特定のスルーホールに接続された特定の内部導体層が含まれていてもよい。

本発明の積層型電子部品の製造方法は、複数の焼成前のセラミックシートと複数の焼成前導体層を積層して、後に焼成されて積層体となる積層体予定部を含む焼成前積層体を作製する工程と、積層体予定部が積層体になるように、焼成前積層体のうちの少なくとも積層体予定部を焼成する工程とを備えている。複数のセラミックシートのうちの１つは、最外層を形成するために用いられる最外層用セラミックシートである。複数の焼成前導体層には、後に焼成されて外部導体層となる焼成前外部導体層が含まれている。最外層用セラミックシートは、後に収容部となる初期収容部を有している。焼成前積層体を作製する工程において、焼成前外部導体層は、焼成前外部導体層の少なくとも一部が初期収容部に収容されるように形成される。本発明の積層型電子部品の製造方法において、初期収容部は、最外層用セラミックシートを貫通していてもよい。

また、本発明の積層型電子部品の製造方法において、焼成前積層体を作製する工程は、複数の焼成前のセラミックシートと、焼成前外部導体層以外の焼成前導体層を積層して初期焼成前積層体を作製する工程と、初期焼成前積層体に対して、焼成前外部導体層を形成して、焼成前積層体を完成させる工程とを含んでいてもよい。

本発明の積層型電子部品およびその製造方法では、積層体において、外部導体層の少なくとも一部は、最外層の収容部に収容される。そのため、本発明によれば、外部導体層に起因して、設計上の積層体と比べて実際に作製された積層体の構造が大きく変化することを防止することができる。従って、本発明によれば、外部導体層を含む積層体であって、設計上の積層体と比べて構造の変化が少ない積層体を備えた積層型電子部品を実現することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る電子部品の斜視図である。 本発明の第１の実施の形態に係る電子部品の積層体の設計上の構造を示す断面図である。 本発明の第１の実施の形態に係る電子部品の製造方法を示すフローチャートである。 本発明の第１の実施の形態に係る電子部品の製造方法における一工程を示す斜視図である。 図４に示した工程に続く工程を示す斜視図である。 図５に示した工程に続く工程を示す斜視図である。 図６に示した工程に続く工程を示す斜視図である。 図７に示した工程に続く工程を示す斜視図である。 図８に示した工程に続く工程を示す斜視図である。 図９に示した工程に続く工程を示す斜視図である。 図１０に示した工程に続く工程を示す斜視図である。 比較例の電子部品の積層体における外部導体層の近傍の部分を示す断面図である。 本発明の第１の実施の形態に係る電子部品の積層体における外部導体層の近傍の部分を示す断面図である。 本発明の第２の実施の形態に係る電子部品の斜視図である。 本発明の第２の実施の形態に係る電子部品の積層体の設計上の構造を示す断面図である。 本発明の第２の実施の形態に係る電子部品の積層体における外部導体層の近傍の部分を示す断面図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１および図２を参照して、本発明の第１の実施の形態に係る電子部品の構成について説明する。図１は、本実施の形態に係る電子部品の斜視図である。図２は、本実施の形態に係る電子部品の積層体の設計上の構造を示す断面図である。

本実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１は、例えば携帯電話機、無線ＬＡＮ通信機器等の無線通信機器に用いられるものである。電子部品１は、例えば、フィルタ、バランまたは方向性結合器の機能を有していてもよい。電子部品１は、積層された複数の誘電体層と複数の導体層とを含む積層体１０を備えている。積層体１０は、外面として、上面１０Ａと底面１０Ｂと４つの側面１０Ｃ〜１０Ｆとを有する直方体形状をなしている。４つの側面１０Ｃ〜１０Ｆは、上面１０Ａと底面１０Ｂを連結している。上面１０Ａと底面１０Ｂは互いに反対側を向き、側面１０Ｃ，１０Ｄも互いに反対側を向き、側面１０Ｅ，１０Ｆも互いに反対側を向いている。側面１０Ｃ〜１０Ｆは、上面１０Ａおよび底面１０Ｂに対して垂直になっている。積層体１０において、上面１０Ａおよび底面１０Ｂに垂直な方向が、複数の誘電体層の積層方向である。図１および図２では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。

本実施の形態では、積層体１０は、底面１０Ｂ側から順に配置された６つの誘電体層２１，２２，２３，２４，２５，２６と、誘電体層２６の上に配置された１つ以上の誘電体層とを含んでいる。以下の説明では、任意の誘電体層に関しては、符号２０を付して表す。

複数の誘電体層２０のうちの１つは、複数の誘電体層２０の中で複数の誘電体層２０の積層方向Ｔの端に位置する最外層である。本実施の形態では、積層体１０において最も底面側１０Ｂに位置する誘電体層２１が上記最外層に対応する。誘電体層２１（最外層）は、積層体１０の外側に向いた第１の面２１ａと、第１の面２１ａとは反対側の第２の面２１ｂとを有している。第１の面２１ａは、積層体１０の底面１０Ｂの一部を構成する。

複数の導体層には、内部導体層と外部導体層が含まれている。内部導体層は、積層体１０の内部において隣接する２つの誘電体層２０の間に配置された導体層である。本実施の形態では、積層体１０は、誘電体層２４と誘電体層２５の間において誘電体層２４の上に配置された３つの内部導体層３１，３２，３３と、誘電体層２５と誘電体層２６の間において誘電体層２５の上に配置された３つの内部導体層３４，３５，３６とを含んでいる。内部導体層３１，３２，３３は、積層体１０の側面１０Ｃから側面１０Ｄに向かう方向にこの順に並んでいる。内部導体層３４，３５，３６は、積層体１０の側面１０Ｃから側面１０Ｄに向かう方向にこの順に並んでいる。内部導体層３１〜３６は、例えば、キャパシタやインダクタを構成する導体層として用いられる。

外部導体層は、最外層に接し且つ積層体１０の外部に露出した導体層である。本実施の形態では、積層体１０は、誘電体層２１（最外層）に接し且つ積層体１０の外部に露出した４つの外部導体層４１，４２，４３，４４を含んでいる。外部導体層４１〜４４は、それぞれ、誘電体層２１の第１の面２１ａと同じ方向に向いた第３の面と、誘電体層２１の第２の面２１ｂと同じ方向に向いた第４の面とを有している。外部導体層４１〜４４のそれぞれの第３の面は、積層体１０の底面１０Ｂの一部を構成する。外部導体層４１〜４４の平面形状は、例えば矩形である。外部導体層４１〜４４は、例えば、端子として用いられる。

誘電体層２１（最外層）は、それぞれ、４つの外部導体層４１，４２，４３，４４の少なくとも一部を収容する４つの収容部２１１，２１２，２１３，２１４を有している。収容部２１１〜２１４の各々は、誘電体層２１を貫通する孔でもよいし、誘電体層２１の第１の面２１ａで開口し誘電体層２１を貫通しない凹部でもよい。以下、主に、収容部２１１〜２１４の各々が、誘電体層２１を貫通する孔である場合について説明する。収容部２１１，２１２は、積層体１０の底面１０Ｂと側面１０Ｅとの間の稜線の近傍に配置され、積層体１０の側面１０Ｃから側面１０Ｄに向かう方向にこの順に並んでいる。収容部２１３，２１４は、積層体１０の底面１０Ｂと側面１０Ｆとの間の稜線の近傍に配置され、積層体１０の側面１０Ｃから側面１０Ｄに向かう方向にこの順に並んでいる。

外部導体層４１の少なくとも一部は、収容部２１１に収容されている。外部導体層４１の厚みは、収容部２１１の深さ以上である。外部導体層４１の厚みが収容部２１１の深さと等しい場合には、外部導体層４１の全体が収容部２１１に収容される。外部導体層４１の厚みが収容部２１１の深さより大きい場合には、外部導体層４１の一部が収容部２１１に収容され、外部導体層４１の残り部分は誘電体層２１の第１の面２１ａから突出する。図２に示した積層体１０の設計上の構造では、外部導体層４１の第４の面は、誘電体層２１の第２の面２１ｂと同一平面上に配置されている。

上記の外部導体層４１と収容部２１１の関係と同様に、外部導体層４２の少なくとも一部は収容部２１２に収容され、外部導体層４３の少なくとも一部は収容部２１３に収容され、外部導体層４４の少なくとも一部は収容部２１４に収容されている。

積層体１０は、更に、積層体１０の内部に位置する１つ以上のスルーホールを含んでいてもよい。本実施の形態では、積層体１０は、少なくとも２つのスルーホール５１，５２を含んでいる。スルーホール５１，５２は、誘電体層２２〜２４を貫通している。スルーホール５１，５２は、いずれも、本発明における「特定のスルーホール」に対応する。すなわち、スルーホール５１は、複数の誘電体層２０の積層方向Ｔから見たときに、外部導体層４１と重なり合うように、積層体１０の内部に位置する。また、スルーホール５２は、複数の誘電体層２０の積層方向Ｔから見たときに、外部導体層４２と重なり合うように、積層体１０の内部に位置する。本実施の形態では、スルーホール５１，５２は、それぞれ、外部導体層４１，４２に接続されている。

内部導体層３１，３３は、いずれも、本発明における「特定の内部導体層」に対応する。すなわち、内部導体層３１は、複数の誘電体層２０の積層方向Ｔから見たときに、外部導体層４１と重なり合うように、積層体１０の内部に位置し、且つ特定のスルーホール５１に接続されている。また、内部導体層３３は、複数の誘電体層２０の積層方向Ｔから見たときに、外部導体層４２と重なり合うように、積層体１０の内部に位置し、且つ特定のスルーホール５２に接続されている。

次に、図３ないし図１１を参照して、本実施の形態に係る電子部品１の製造方法について説明する。この製造方法では、複数の誘電体層２０の材料をセラミックとして、積層体１０を低温同時焼成法によって作製する。また、この製造方法では、複数の積層体１０を同時に作製する。

図３は、本実施の形態に係る電子部品１の製造方法を示すフローチャートである。本実施の形態に係る電子部品１の製造方法では、まず、複数の誘電体層２０に対応する複数の焼成前のセラミックシート１２０を作製する（ステップＳ１０１）。複数の焼成前のセラミックシート１２０は、例えば、図４に示したように、リールに巻かれた焼成前のセラミックシートを、所定の長さで切断することによって作製される。１つの焼成前のセラミックシート１２０は、それぞれ後に同種の誘電体層２０となる複数の誘電体層予定部２０Ｐを含んでいる。図４において、点線は、後に焼成前のセラミックシート１２０が切断される位置を示している。図４において、点線で囲まれた複数の部分の各々が、誘電体層予定部２０Ｐである。複数の誘電体層予定部２０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されている。

複数の焼成前のセラミックシート１２０のうちの１つは、誘電体層２１（最外層）を形成するために用いられる最外層用セラミックシート１２１である。なお、最外層用セラミックシート１２１は、後で説明する図６に示されている。最外層用セラミックシート１２１は、それぞれ後に誘電体層２１となる複数の誘電体層予定部２１Ｐを含んでいる。

図５は、次の工程を示す。この工程では、スルーホールが形成される誘電体層２０を形成するために用いられる焼成前のセラミックシート１２０に、複数のスルーホール用の孔を形成する（図３のステップＳ１０２）。スルーホール用の孔の形成は、例えば、レーザ加工や金型を用いた打抜き加工を用いて行うことができる。

図６は、次の工程を示す。この工程では、最外層用セラミックシート１２１に、後に収容部となる初期収容部を形成する（図３のステップＳ１０３）。初期収容部は、誘電体層予定部２１Ｐ毎に形成される。本実施の形態では、１つの誘電体層予定部２１Ｐに、それぞれ後に収容部２１１，２１２，２１３，２１４となる初期収容部２１１Ｐ，２１２Ｐ，２１３Ｐ，２１４Ｐが形成される。図６には、初期収容部２１１Ｐ〜２１４Ｐが最外層用セラミックシート１２１を貫通している例を示している。初期収容部２１１Ｐ〜２１４Ｐの形成は、例えば、レーザ加工や金型を用いた打抜き加工を用いて行うことができる。なお、ステップＳ１０２とステップＳ１０３の順序は、逆でもよい。

図７は、次の工程を示す。この工程では、最外層用セラミックシート１２１を除く複数の焼成前のセラミックシート１２０に、スクリーン印刷等によって、後に焼成されて内部導体層となる焼成前内部導体層３０Ｐを形成する（図３のステップＳ１０４）。焼成前のセラミックシート１２０に形成される焼成前内部導体層３０Ｐのパターンは、その焼成前のセラミックシート１２０が、どの誘電体層２０を形成するために用いられるものかに応じて異なる。例えば、誘電体層２４を形成するために用いられる焼成前のセラミックシート１２０に形成される焼成前内部導体層３０Ｐは、内部導体層３１〜３３に対応したパターンを有している。また、誘電体層２５を形成するために用いられる焼成前のセラミックシート１２０に形成される焼成前内部導体層３０Ｐは、内部導体層３４〜３６に対応したパターンを有している。また、焼成前のセラミックシート１２０が、ステップＳ１０２において形成したスルーホール用の孔を有する場合には、ステップＳ１０４において、そのスルーホール用の孔内に、後に焼成されてスルーホールを構成する導体部となる焼成前スルーホール用導体部を形成する。

図８は、次の工程を示す。この工程では、複数の焼成前のセラミックシート１２０を、複数の誘電体層２０の積層の順序に対応させて積層して、初期焼成前積層体１００Ｐを形成する（図３のステップＳ１０５）。初期焼成前積層体１００Ｐは、必要に応じて焼成前内部導体層３０Ｐや焼成前スルーホール用導体部が形成された複数の焼成前のセラミックシート１２０を含んでいる。複数の焼成前のセラミックシート１２０のうちの１つである最外層用セラミックシート１２１は、複数の焼成前のセラミックシート１２０の中で複数の焼成前のセラミックシート１２０の積層方向の端に位置する。

図９は、次の工程を示す。この工程では、初期焼成前積層体１００Ｐに対して、後に焼成されて外部導体層となる焼成前外部導体層を形成する（図３のステップＳ１０６）。焼成前外部導体層は、焼成前外部導体層の少なくとも一部が初期収容部に収容されるように形成される。図９には、それぞれ後に焼成されて外部導体層４１，４２，４３，４４となる焼成前外部導体層４１Ｐ，４２Ｐ，４３Ｐ，４４Ｐの一部が初期収容部２１１Ｐ，２１２Ｐ，２１３Ｐ，２１４Ｐに収容され、焼成前外部導体層４１Ｐ，４２Ｐ，４３Ｐ，４４Ｐの残りの部分が誘電体層予定部２１Ｐの表面（最外層用セラミックシート１２１の表面）から突出するように形成された例を示している。この工程で形成される焼成前外部導体層４１Ｐ，４２Ｐ，４３Ｐ，４４Ｐの厚みは、例えば、初期収容部２１１Ｐ，２１２Ｐ，２１３Ｐ，２１４Ｐの深さの１．７〜２．７倍である。焼成前外部導体層４１Ｐ〜４４Ｐが形成されることにより、焼成前積層体１００が完成する。

焼成前積層体１００は、後に焼成されて積層体１０となる積層体予定部１０Ｐを含んでいる。本実施の形態では、焼成前積層体１００は、焼成前積層体１００における複数の焼成前のセラミックシート１２０の積層方向に直交する方向に配列された複数の積層体予定部１０Ｐを含んでいる。焼成前積層体１００は、後に、複数の積層体予定部１０Ｐが互いに分離されるように図９に示した点線の位置で切断される。

図１０は、次の工程を示す。この工程では、焼成前積層体１００に対して、複数の焼成前のセラミックシート１２０の積層方向に圧力を加えて、焼成前積層体１００の構成要素を一体化する（図３のステップＳ１０７）。なお、ステップＳ１０６とステップＳ１０７の順序は、逆でもよい。

図１１は、次の工程を示す。この工程では、まず、複数の積層体予定部１０Ｐが切り出されるように、焼成前積層体１００を切断する（図３のステップＳ１０８）。次に、積層体予定部１０Ｐが積層体１０になるように、積層体予定部１０Ｐを低温同時焼成工程によって焼成する（図３のステップＳ１０９）。これにより、複数の誘電体層予定部２０Ｐは複数の誘電体層２０となり、焼成前内部導体層３０Ｐは内部導体層３１〜３６となり、焼成前外部導体層４１Ｐ〜４４Ｐは外部導体層４１〜４４となり、焼成前スルーホール用導体部はスルーホールを構成する導体部となり、積層体１０が完成する。なお、ステップＳ１０８とステップＳ１０９の順序は、逆でもよい。すなわち、焼成前積層体１００を切断せずに焼成し、その後、複数の積層体１０が切り出されるように、焼成された積層体を切断してもよい。

以上説明したように、本実施の形態に係る電子部品１の製造方法は、複数の焼成前のセラミックシート１２０と複数の焼成前導体層を積層して、後に焼成されて積層体１０となる積層体予定部１０Ｐを含む焼成前積層体１００を作製する工程と、積層体予定部１０Ｐが積層体１０になるように、焼成前積層体１００のうちの少なくとも積層体予定部１０Ｐを焼成する工程とを備えている。複数の焼成前のセラミックシート１２０のうちの１つは、最外層（誘電体層２１）を形成するために用いられる最外層用セラミックシート１２１である。最外層用セラミックシート１２１は、後に収容部２１１〜２１４となる初期収容部２１１Ｐ〜２１４Ｐを有している。複数の焼成前導体層には、後に焼成されて内部導体層となる焼成前内部導体層３０Ｐと、後に焼成されて外部導体層４１〜４４となる焼成前外部導体層４１Ｐ〜４４Ｐが含まれている。焼成前積層体１００を作製する工程において、焼成前外部導体層４１Ｐ〜４４Ｐは、焼成前外部導体層４１Ｐ〜４４Ｐの少なくとも一部が初期収容部２１１Ｐ〜２１４Ｐに収容されるように形成される。

本実施の形態では、焼成前積層体１００を作製する工程は、複数の焼成前のセラミックシート１２０と、焼成前外部導体層４１Ｐ〜４４Ｐ以外の焼成前導体層を積層して初期焼成前積層体１００Ｐを作製する工程と、初期焼成前積層体１００Ｐに対して、焼成前外部導体層４１Ｐ〜４４Ｐを形成して、焼成前積層体１００を完成させる工程とを含んでいる。

次に、比較例の電子部品と比較しながら、本実施の形態に係る電子部品１およびその製造方法の効果について説明する。始めに、比較例の電子部品の構成について説明する。比較例の電子部品は、本実施の形態に係る電子部品１の積層体１０の代わりに積層体３１０を備えている。この積層体３１０では、誘電体層２１（最外層）は、収容部２１１〜２１４を有しておらず、外部導体層４１〜４４は、誘電体層２１の第１の面２１ａの上に配置されている。また、スルーホール５１，５２は、それぞれ、誘電体層２１を貫通して外部導体層４１，４２に接続されている。積層体３１０のその他の構成は、積層体１０と同じである。

以下、比較例の電子部品の問題点について説明する。外部導体層４１〜４４は、積層体３１０の外部に露出していることから、薄くすると剥がれやすくなる。そのため、外部導体層４１〜４４は、比較的厚くする必要がある。比較例の電子部品の積層体３１０を作製する際には、後に焼成されて外部導体層４１〜４４となる焼成前外部導体層４１Ｐ〜４４Ｐは、初期収容部２１１Ｐ〜２１４Ｐを有さない最外層用セラミックシート１２１の表面上に、比較的厚く形成される。その結果、最外層用セラミックシート１２１の表面と焼成前外部導体層４１Ｐ〜４４Ｐの表面（最外層用セラミックシート１２１の表面と同じ方向に向いた面）との間に、比較的大きな段差が形成される。この状態で、図１０に示した焼成前積層体１００に圧力を加える工程（ステップＳ１０７）を実行すると、焼成前外部導体層４１Ｐ〜４４Ｐが、焼成前積層体１００の内部に向けて押圧され、その結果、複数の焼成前のセラミックシート１２０や焼成前内部導体層３０Ｐや焼成前のスルーホール（スルーホール用の孔および焼成前スルーホール用導体部）が変位したり変形したりする。すると、実際に作製された積層体３１０の構造が、図２に示した設計上の積層体１０の構造と比べて変化する。

図１２は、上述のように作製された比較例の電子部品の積層体３１０における外部導体層４１の近傍の部分を示す断面図である。図１２に示したように、誘電体層２１の第１の面２１ａの上に配置された外部導体層４１が、積層体３１０の内部に向けて押し込まれることにより、積層体３１０のうち、外部導体層４１の近傍の部分が変形する。特に、外部導体層４１の近傍の誘電体層２１〜２６やスルーホール５１や内部導体層３１は大きく変位したり変形したりしている。

ここで、複数の誘電体層２０の積層方向Ｔについての、誘電体層２１（最外層）の第２の面２１ｂの最大の高低差を記号ｈで表し、外部導体層４１の厚みの最大値を記号ｔで表す。比較例の電子部品の積層体３１０では、高低差ｈは、外部導体層４１の厚みの最大値ｔに近く、厚みの最大値ｔの１／２よりも大きくなる。

なお、図示しないが、比較例の電子部品の積層体３１０では、外部導体層４１と同様に、誘電体層２１の第１の面２１ａの上に配置された外部導体層４２〜４４が積層体１０の内部に向けて押し込まれることにより、積層体３１０のうち、外部導体層４２〜４４の近傍の部分が変形する。特に、外部導体層４２が押し込まれることにより、外部導体層４２の近傍の誘電体層２１〜２６やスルーホール５２や内部導体層３３は大きく変位したり変形したりする。このように、設計上の積層体１０の構造と比べて、内部導体層３１，３３，３４，３６やスルーホール５１，５２が大きく変位または変形すると、設計上の特性と比べて、電子部品の特性が変化するおそれがある。

図１２には、外部導体層４２〜４４を示していないが、比較例の電子部品の積層体３１０では、誘電体層２１（最外層）の第２の面２１ｂの最大の高低差ｈは、外部導体層４１〜４４の厚みの最大値の１／２よりも大きくなる。

これに対し、本実施の形態では、積層体１０において、外部導体層４１〜４４の少なくとも一部は、誘電体層２１（最外層）の収容部２１１〜２１４に収容され、焼成前外部導体層４１Ｐ〜４４Ｐの少なくとも一部は、それぞれ、最外層用セラミックシート１２１の初期収容部２１１Ｐ〜２１４Ｐに収容される。そのため、本実施の形態によれば、比較例の電子部品の積層体３１０に比べて、最外層用セラミックシート１２１の表面と焼成前外部導体層４１Ｐ〜４４Ｐの表面との間の段差を小さくすることができる。本実施の形態では、焼成前外部導体層４１Ｐ〜４４Ｐを形成した後に、図１０に示した焼成前積層体１００に圧力を加える工程（ステップＳ１０７）を実行しても、積層体３１０を作製する場合に比べて、複数の焼成前のセラミックシート１２０、焼成前内部導体層３０Ｐおよび焼成前のスルーホールの変位または変形を抑制することができる。その結果、本実施の形態によれば、外部導体層４１〜４４に起因して、設計上の積層体１０と比べて実際に作製された積層体１０の構造が大きく変化することを防止することができる。

図１３は、本実施の形態に係る電子部品１の積層体１０における外部導体層４１の近傍の部分を示す断面図である。図１３に示したように、本実施の形態では、外部導体層４１に起因して、積層体１０のうち、外部導体層４１の近傍の部分はほとんど変形しない。特に、本実施の形態によれば、比較例の電子部品の積層体３１０に比べて、誘電体層２１〜２６、スルーホール５１および内部導体層３１の変位または変形を抑制することができる。本実施の形態では、複数の誘電体層２０の積層方向Ｔについての、誘電体層２１（最外層）の第２の面２１ｂの最大の高低差ｈは、０に近く、外部導体層４１の厚みの最大値ｔの１／２以下である。

なお、図示しないが、本実施の形態では、外部導体層４１と同様に、外部導体層４２〜４４に起因して、積層体１０のうち、外部導体層４２〜４４の近傍の部分もほとんど変形しない。特に、本実施の形態によれば、比較例の電子部品に比べて、外部導体層４２に起因する、誘電体層２１〜２６、スルーホール５２および内部導体層３２の変位または変形を抑制することができる。このように、本実施の形態によれば、内部導体層３１，３３，３４，３６やスルーホール５１，５２の変位または変形を抑制することができることから、設計上の特性と比べて、電子部品１の特性が変化することを防止することができる。

図１３には外部導体層４２〜４４を示していないが、誘電体層２１（最外層）の第２の面２１ｂの最大の高低差ｈは、外部導体層４１〜４４の厚みの最大値の１／２以下である。これは、収容部２１１〜２１４の各々が、誘電体層２１を貫通する孔である場合と、誘電体層２１の第１の面２１ａで開口し誘電体層２１を貫通しない凹部である場合の両方に当てはまる。

外部導体層４１〜４４を有する任意の積層体が、本実施の形態における積層体１０を作製する方法によって作製されたものであるか、比較例における積層体３１０を作製する方法によって作製されたものであるかは、誘電体層２１（最外層）の第２の面２１ｂの最大の高低差ｈが外部導体層４１〜４４の厚みの最大値の１／２以下であるか否かによって判別することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品１について説明する。始めに、図１４および図１５を参照して、本実施の形態に係る電子部品１の構成について説明する。図１４は、本実施の形態に係る電子部品１の斜視図である。図１５は、本実施の形態に係る電子部品１の積層体１０の設計上の構造を示す断面図である。

本実施の形態に係る電子部品１の構成は、以下の点で第１の実施の形態と異なっている。本実施の形態に係る電子部品１では、内部導体層３１，３３、外部導体層４１〜４４およびスルーホール５１，５２が設けられていない。また、本実施の形態における積層体１０は、底面側１０Ｂから順に配置された６つの誘電体層２１〜２６と、上面１０Ａ側から順に配置された３つの誘電体層２９，２８，２７と、誘電体層２６と誘電体層２７との間に配置された１つ以上の誘電体層２０とを含んでいる。本実施の形態では、積層体１０において最も上面１０Ａ側に位置する誘電体層２９が、本発明における「最外層」に対応する。誘電体層２９（最外層）は、積層体１０の外側に向いた第１の面２９ａと、第１の面２９ａとは反対側の第２の面２９ｂとを有している。第１の面２９ａは、積層体１０の上面１０Ａの一部を構成する。

また、本実施の形態では、積層体１０は、誘電体層２９（最外層）に接し且つ積層体１０の外部に露出した２つの外部導体層４５，４６を含んでいる。外部導体層４５，４６は、それぞれ、誘電体層２９の第１の面２９ａと同じ方向に向いた第３の面と、誘電体層２９の第２の面２９ｂと同じ方向に向いた第４の面とを有している。外部導体層４５，４６のそれぞれの第３の面は、積層体１０の上面１０Ａの一部を構成する。外部導体層４５の平面形状は、例えば矩形である。外部導体層４６の平面形状は、例えば数字（図１４に示した例では「４」）状の形状である。外部導体層４５，４６は、例えば、ロット識別用のマークとして用いられる。

誘電体層２９（最外層）は、それぞれ、２つの外部導体層４５，４６の少なくとも一部を収容する２つの収容部２９１，２９２を有している。収容部２９１，２９２の各々は、誘電体層２９を貫通する孔でもよいし、誘電体層２９の第１の面２９ａで開口し誘電体層２９を貫通しない凹部でもよい。以下、主に、収容部２９１，２９２の各々が、誘電体層２９を貫通する孔である場合について説明する。収容部２９１，２９２は、積層体１０の側面１０Ｃから側面１０Ｄに向かう方向にこの順に並んでいる。

外部導体層４５の少なくとも一部は、収容部２９１に収容されている。外部導体層４５の厚みは、収容部２９１の深さ以上である。外部導体層４５の厚みが収容部２９１の深さと等しい場合には、外部導体層４５の全体が収容部２９１に収容される。外部導体層４５の厚みが収容部２９１の深さより大きい場合には、外部導体層４５の一部が収容部２９１に収容され、外部導体層４５の残り部分は誘電体層２９の第１の面２９ａから突出する。積層体１０の設計上の構造では、外部導体層４５の第４の面は、誘電体層２９の第２の面２９ｂと同一平面上に配置されている。

上記の外部導体層４５と収容部２９１の関係と同様に、外部導体層４６の少なくとも一部は収容部２９２に収容されている。

積層体１０は、更に、積層体１０の内部において誘電体層２７と誘電体層２８の間に配置された内部導体層３７を含んでいる。内部導体層３７は、本発明における「特定の内部導体層」に対応する。すなわち、内部導体層３７は、複数の誘電体層２０の積層方向Ｔから見たときに、外部導体層４５と重なり合うように、積層体１０の内部に位置する。また、内部導体層３７は、複数の誘電体層２０のうちの、誘電体層２９（最外層）に接する誘電体層２８に接している。誘電体層２８は、本発明における「特定の誘電体層」に対応する。図１５に示した例では、内部導体層３７は、誘電体層２８の誘電体層２９とは反対側の面に接している。しかし、収容部２９１が誘電体層２９を貫通しない凹部の場合には、内部導体層３７は、誘電体層２８の誘電体層２９側の面に接していてもよい。内部導体層３７は、例えば、キャパシタやインダクタを構成する導体層として用いられる。

積層体１０は、更に、外部導体層６１，６２を含んでいる。外部導体層６１，６２は、誘電体層２１の第１の面２１ａの上に配置されている。外部導体層６１，６２は、積層体１０の側面１０Ｃから側面１０Ｄに向かう方向にこの順に並んでいる。外部導体層６１，６２は、例えば、端子として用いられる。

次に、本実施の形態に係る電子部品１の製造方法について簡単に説明する。本実施の形態では、誘電体層２９（最外層）を形成するために用いられる最外層用セラミックシートが作製される。この最外層用セラミックシートは、それぞれ後に誘電体層２９となる複数の誘電体層予定部を含んでいる。本実施の形態では、最外層用セラミックシートに初期収容部を形成する工程（図３のステップＳ１０３）において、１つの誘電体層予定部に、それぞれ後に収容部２９１，２９２となる２つの初期収容部を形成する。また、本実施の形態では、初期焼成前積層体１００Ｐに対して焼成前外部導体層を形成する工程（図３のステップＳ１０６）において、後に焼成されて外部導体層４５，４６となる２つの焼成前外部導体層が、２つの焼成前外部導体層の少なくとも一部がそれぞれ上記２つの初期収容部に収容されるように形成される。

なお、外部導体層６１，６２を形成する方法としては、初期焼成前積層体１００Ｐに対して、後に焼成されて外部導体層６１，６２となる焼成前外部導体を形成する方法がある。外部導体層６１，６２を形成する他の方法としては、積層体予定部１０Ｐを焼成した後に、例えば、スパッタ法等を用いて誘電体層２１の第１の面２１ａに金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって誘電体層２１の第１の面２１ａの上に接着する方法がある。

次に、図１６を参照して、本実施の形態に係る電子部品１およびその製造方法の効果について説明する。図１６は、本実施の形態に係る電子部品１の積層体１０における外部導体層４５の近傍の部分を示す断面図である。本実施の形態に係る電子部品１では、積層体１０において、外部導体層４５，４６の少なくとも一部は、誘電体層２９（最外層）の収容部２９１，２９２に収容されている。本実施の形態に係る電子部品１の製造方法では、後に焼成されて外部導体層４５，４６となる２つの焼成前外部導体層の少なくとも一部は、最外層用セラミックシートの２つの初期収容部に収容される。これにより、本実施の形態によれば、第１の実施の形態と同様に、最外層用セラミックシートの表面と上記２つの焼成前外部導体層の表面との間の段差を小さくして、複数の焼成前のセラミックシート１２０、焼成前内部導体層３０Ｐおよび焼成前のスルーホールの変位または変形を抑制することができる。その結果、本実施の形態によれば、外部導体層４５，４６に起因して、設計上の積層体１０と比べて実際に作製された積層体１０の構造が大きく変化することを防止することができる。本実施の形態では、図１６に示したように、複数の誘電体層２０の積層方向Ｔについての、誘電体層２９（最外層）の第２の面２９ｂの最大の高低差ｈは、外部導体層４５の厚みの最大値ｔの１／２以下である。

また、本実施の形態では、特に、特定の内部導体層３７は、複数の誘電体層２０のうちの、誘電体層２９（最外層）に接する特定の誘電体層２８に接している。もし、誘電体層２９に収容部２９１，２９２が形成されておらず、外部導体層４５，４６が誘電体層２９の第１の面２９ａの上に配置されている場合には、第１の実施の形態で説明した比較例の電子部品の積層体３１０と同様に、誘電体層２８，２９が大きく変形し、その結果、特定の内部導体層３７の変位または変形も大きくなる。これに対し、本実施の形態では、図１６に示したように、外部導体層４５に起因して、積層体１０のうち、外部導体層４５の近傍の部分はほとんど変形しない。これにより、本実施の形態によれば、上記の場合に比べて、誘電体層２８，２９および特定の内部導体層３７の変位または変形を抑制することができる。その結果、本実施の形態によれば、設計上の特性と比べて、電子部品１の特性が変化することを防止することができる。

図１６には外部導体層４６を示していないが、誘電体層２９（最外層）の第２の面２９ｂの最大の高低差ｈは、外部導体層４５，４６の厚みの最大値の１／２以下である。これは、収容部２９１，２９２の各々が、誘電体層２９を貫通する孔である場合と、誘電体層２９の第１の面２９ａで開口し誘電体層２９を貫通しない凹部である場合の両方に当てはまる。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、請求の範囲の要件を満たす限り、外部導体層、内部導体層およびスルーホールの形状および配置は、各実施の形態に示した例に限られず、任意である。

また、本発明の電子部品は、積層体の他に、積層体の１つ以上の側面に配置された１つ以上の導体層や、積層体に搭載された素子等を備えていてもよい。

１…電子部品、１０…積層体、２０〜２９…誘電体層、３１〜３７…内部導体層、４１〜４６…外部導体層、５１，５２…スルーホール。

Claims (10)

1. 積層された複数の誘電体層と複数の導体層とを含む積層体を備えた積層型電子部品であって、
   前記複数の誘電体層のうちの１つは、前記複数の誘電体層の中で前記複数の誘電体層の積層方向の端に位置する最外層であり、
   前記最外層は、前記積層体の外側に向いた第１の面と、前記第１の面とは反対側の第２の面とを有し、
   前記複数の導体層には、前記最外層に接し且つ前記積層体の外部に露出した外部導体層が含まれ、
   前記最外層は、前記外部導体層の一部を収容する収容部を有し、
   前記外部導体層の厚みは、前記収容部の深さより大きく、
   前記外部導体層の一部は、前記収容部に収容され、
   前記外部導体層の残り部分は、前記最外層の前記第１の面から突出し、
   前記外部導体層の平面形状は、前記収容部の平面形状と同じであり、
   前記複数の誘電体層の積層方向について、前記第２の面における最大の高低差は、前記収容部の深さの１／２以下であることを特徴とする積層型電子部品。
2. 前記収容部は、前記最外層を貫通していることを特徴とする請求項１記載の積層型電子部品。
3. 前記複数の導体層には、前記複数の誘電体層の積層方向から見たときに、前記外部導体層と重なり合うように、前記積層体の内部に位置する特定の内部導体層が含まれることを特徴とする請求項１または２記載の積層型電子部品。
4. 前記特定の内部導体層は、前記複数の誘電体層のうちの、前記最外層に接する特定の誘電体層に接していることを特徴とする請求項３記載の積層型電子部品。
5. 前記積層体は、更に、前記複数の誘電体層の積層方向から見たときに、前記外部導体層と重なり合うように、前記積層体の内部に位置する特定のスルーホールを含むことを特徴とする請求項１または２記載の積層型電子部品。
6. 前記特定のスルーホールは、前記外部導体層に接続されていることを特徴とする請求項５記載の積層型電子部品。
7. 前記複数の導体層には、前記複数の誘電体層の積層方向から見たときに、前記外部導体層と重なり合うように、前記積層体の内部に位置し、且つ前記特定のスルーホールに接続された特定の内部導体層が含まれることを特徴とする請求項５または６記載の積層型電子部品。
8. 請求項１記載の積層型電子部品の製造方法であって、
   複数の焼成前のセラミックシートと複数の焼成前導体層を積層して、後に焼成されて前記積層体となる積層体予定部を含む焼成前積層体を作製する工程と、
   前記積層体予定部が前記積層体になるように、前記焼成前積層体のうちの少なくとも前記積層体予定部を焼成する工程とを備え、
   前記複数のセラミックシートのうちの１つは、前記最外層を形成するために用いられる最外層用セラミックシートであり、
   前記複数の焼成前導体層には、後に焼成されて前記外部導体層となる焼成前外部導体層が含まれ、
   前記最外層用セラミックシートは、後に前記収容部となる初期収容部を有し、
   前記焼成前積層体を作製する工程において、前記焼成前外部導体層は、前記焼成前外部導体層の一部が前記初期収容部に収容されるように形成されることを特徴とする積層型電子部品の製造方法。
   
9. 前記初期収容部は、前記最外層用セラミックシートを貫通していることを特徴とする請求項８記載の積層型電子部品の製造方法。
10. 前記焼成前積層体を作製する工程は、
    前記複数の焼成前のセラミックシートと、前記焼成前外部導体層以外の焼成前導体層を積層して初期焼成前積層体を作製する工程と、
    前記初期焼成前積層体に対して、前記焼成前外部導体層を形成して、焼成前積層体を完成させる工程とを含むことを特徴とする請求項８または９記載の積層型電子部品の製造方法。

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